KR100799123B1 - 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 높은 종횡비를 갖는 콘택 플러그 형성 방법 Download PDF

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Abstract

본 발명은 콘택홀이 형성되는 지역의 실리콘질화막을 제거하여 매립 특성을 증가시키는 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 제조방법을 제공하기 위한 것으로, 본 발명은 반도체 기판 상부에 도전막과 하드마스크질화막의 순서로 적층된 배선층을 형성하는 단계, 상기 배선층 상부에 제1절연막을 형성하는 단계, 상기 제1절연막을 하드마스크질화막이 드러날때까지 평탄화시키는 단계, 상기 배선층의 하드마스크질화막을 선택적으로 제거하여 상기 도전막을 노출시키는 단계, 상기 노출된 도전막을 포함한 전면에 제2절연막을 형성하는 단계, 상기 제2절연막을 식각하여 상기 도전막을 노출시키는 콘택홀을 형성하는 단계를 포함하고, 셀영역과 주변영역이 정의된 반도체 기판의 상기 셀영역과 주변영역의 상부에 각각 도전막과 하드마스크질화막의 순서로 적층된 배선층을 형성하는 단계, 상기 배선층을 포함한 전면에 제1절연막을 형성하는 단계, 상기 제1절연막을 상기 주변영역의 배선층의 하드마스크질화막이 드러날때까지 평탄화시키는 단계, 상기 주변영역의 배선층의 하드마스크질화막을 선택적으로 제거하여 상기 도전막을 노출시키는 단계, 상기 노출된 도전막을 포함한 전면에 제2절연막을 형성하는 단계, 상기 제2절연막을 식각하여 상기 주변영역의 배선층의 도전막을 노출시키는 콘택홀을 형성하는 단계를 포함하고, 상기한 본 발명은 패턴 형성의 용이성과 매립 특성의 한계를 극복하는 방법으로 콘택홀이 형성되는 지역만 부분적으로 실리콘질화막을 제거하는 간단한 방법을 적용하여 동일 집적도의 반도체 공정에서 매립 특성이 우수한 콘택홀을 형성 할 수 있는 효과가 있다.
콘택홀, 실리콘질화막, 실리콘 산화막

Description

반도체 소자의 높은 종횡비를 갖는 콘택 플러그 형성 방법{METHOD FOR FABRICATING THE SAME OF SEMICONDUCTOR DEVICE WITH CONTACT PLUG WITH HIGH ASPECT RATIO}
도 1은 종래기술의 반도체 소자의 높은 종횡비를 갖는 콘택홀을 설명하기 위한 단면도,
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 제조방법을 설명하기 위한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명.
31 : 반도체 기판 32 : 제1층간절연막
33 : 배선층 34 : 제2층간절연막
35 : 콘택플러그 36 : 제3층간절연막
37 : 식각장벽층 38 : 제4층간절연막
39 : 하부전극 40 : 유전막
41 : 상부전극 42 : 제5층간절연막
43 : 콘택홀 44 : MLC
45 : 금속배선
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 제조방법에 관한 것이다.
반도체 소자의 집적도가 증가하면서 금속 플러그는 점점 높은 종횡비를 형성하게 되었다. 높은 종횡비의 금속 콘택 플러그 형성 공정은 반도체 소자의 금속 배선 형성 방법 중 가장 어려운 공정중의 하나이다.
DRAM(Dynamic Random Access Memory) 반도체 소자의 일반적인 높은 종횡비의 콘택홀은 실리콘산화막과 실리콘질화막으로 구성된 다층 박막으로 구성되어 있어 패턴 형성에 더욱 어려움이 발생하게 된다.
도 1은 종래기술에 따른 반도체 소자의 높은 종횡비를 갖는 콘택 플러그를 설명하기 위한 단면도이다.
도 1에 도시된 바와 같이, 비트라인 도전막(11) 상에 하드마스크질화막(12)를 형성하고, 하드마스크질화막(12) 상에 제1층간절연막(13)을 형성한다.
제1층간절연막(13) 상에 식각장벽층(14)과 제2층간절연막(15)를 형성한다.
이때, 제1층간절연막(13)과 제2층간절연막(15)은 실리콘산화막으로 형성되고, 식각장벽층(14)은 하드마스크질화막(12)과 같은 실리콘질화막으로 형성된다.
이후에, 상기 제2층간절연막(15), 식각장벽층(14), 제1층간절연막(13)과 하드마스크질화막(12)을 식각하여 콘택홀을 형성한다.
여기서, 콘택홀은 비트라인 하드마스크질화막(12), 제1층간절연막(13), 식각장벽층(14)와 제2층간절연막(15)로 제공되는데, 이는 구조적으로 매우 취약한 구조가 된다. 즉, 콘택홀의 깊이가 깊어지면서 실리콘질화막의 상대적으로 늦은 식각속도에 의해 콘택홀의 직경이 감소된다.
상기와 같이, 실리콘질화막과 실리콘산화막의 여러 다층 구조로 형성되어진 높은 종횡비의 콘택홀 형성 중에 발생하는 취약한 구조는 후속 콘택홀에 전도체 박막을 증착하는 과정 중에 취약한 매립 특성을 갖게 되어 콘택 플러그 매립 불량을 발생하게 된다. 이로 인해, 반도체 소자의 전기적 신뢰성에 치명적인 불량으로 작용하게 된다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 콘택 홀이 형성되는 지역의 실리콘질화막을 제거하여 매립 특성을 증가시키는 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 높은 종횡비를 갖는 콘택 플러그 제조방법은 반도체 기판 상부에 도전막과 하드마스크질화막의 순서로 적층된 배선층을 형성하는 단계, 상기 배선층 상부에 제1절연막을 형성하는 단계, 상기 제1절연막을 하드마스크질화막이 드러날때까지 평탄화시키는 단계, 상기 배선층의 하드마스크질화막을 선택적으로 제거하여 상기 도전막을 노출시키는 단계, 상기 노출된 도전막을 포함한 전면에 제2절연막을 형성하는 단계, 상기 제2절연막을 식각하여 상기 도전막을 노출시키는 콘택홀을 형성하는 단계를 포함하고, 셀영역과 주변영역이 정의된 반도체 기판의 상기 셀영역과 주변영역의 상부에 각각 도전막과 하드마스크질화막의 순서로 적층된 배선층을 형성하는 단계, 상기 배선층을 포함한 전면에 제1절연막을 형성하는 단계, 상기 제1절연막을 상기 주변영역의 배선층의 하드마스크질화막이 드러날때까지 평탄화시키는 단계, 상기 주변영역의 배선층의 하드마스크질화막을 선택적으로 제거하여 상기 도전막을 노출시키는 단계, 상기 노출된 도전막을 포함한 전면에 제2절연막을 형성하는 단계, 상기 제2절연막을 식각하여 상기 주변영역의 배선층의 도전막을 노출시키는 콘택홀을 형성하는 단계를 포함한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 제조방법을 설명하기 위한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(31) 상부에 제1층간절연막(32)을 형성한다.
여기서, 제1층간절연막(32)은 단층 또는 다층일 수 있다.
이어서, 제1층간절연막(32) 상에 도전막(33a)과 하드마스크질화막(33b)이 순차로 적층된 배선층(33)을 형성하고, 배선층(33)의 측벽에 스페이서를 형성한다.
이때, 하드마스크질화막(33b)은 실리콘질화막으로 형성되는데, 셀영역에서는 배선층의 도전막(33a) 상부에 형성되는 후속 캐패시터와의 접촉을 방지하기 위하여 필연적으로 필요하지만, 주변영역 배선층의 하드마스크질화막(33b)은 역할이 없다.
여기서, 배선층(33)은 비트라인 또는 게이트라인을 포함한다. 본 발명의 바람직한 실시예에서는 배선층(33)을 비트라인(33)이라 가정한다.
이하, 배선층(33)을 "비트라인(33)"이라고 한다.
도 2b에 도시된 바와 같이, 상기 셀영역과 주변영역의 비트라인(33)을 포함하는 제1층간절연막(32) 상에 제2층간절연막(34)을 형성한다.
여기서, 제2층간절연막(34)은 비트라인(33)간 절연막 역할을 하기 위한 것으로, 실리콘산화막으로 형성한다.
제2층간절연막(34)은 셀영역이 주변영역보다 더 높게 형성된다. 이는 셀영역이 주변영역과 비교할 경우 패턴 밀도가 높기 때문이다.
도 2c에 도시된 바와 같이, 제2층간절연막(34)를 주변영역의 비트라인 하드마스크질화막(33b)이 드러나도록 평탄화한다.
이때, 평탄화는 주변영역이 셀 영역보다 제2층간절연막(34)의 높이가 낮은 것을 이용하여 주변영역의 비트라인 하드마스크질화막(33b)이 드러나도록 실시하되, 화학적기계적연마(Chemical Mechanical Polishing:CMP) 공정으로 실시한다.
이때, 평탄화는 제2층간절연막(34)과 비트라인 하드마스크질화막(33b)과의 선택비가 없는 평탄화 공정을 적용한다. 이는 주변영역의 비트라인(33)의 하드마스크질화막(33b)을 제거할 목적이므로 주변영역의 비트라인 하드마스크질화막(33b)을 보호할 필요가 없기 때문이고, 이때 셀영역은 제2층간절연막(34)이 있으므로 셀영역 비트라인(33)의 하드마스크질화막(33b)은 손상이 없다.
평탄화 공정이 끝나고 주변영역의 비트라인 하드마스크질화막(33b)이 드러나는 시점에서, 셀영역의 비트라인 하드마스크질화막(33b) 상에는 제2층간절연막(34)이 일정 두께로 남는다.
도 2d에 도시된 바와 같이, 주변영역의 비트라인 하드마스크질화막(33b)을 선택적으로 제거한다.
이를 위해, 습식식각으로 실시할 수 있다. 이때, 습식식각은 인산(H3PO4)용액으로 실시하는데, 인산(H3PO4)은 실리콘질화막질로 된 주변영역의 비트라인 하드마스크 질화막(33b)을 식각하기 위한 것으로, 실리콘산화막질인 제2층간절연막(34)은 식각되지 않는다.
그리고, 습식식각 외에 마스크패턴을 이용한 식각을 실시할 수 있다. 이때, 마스크패턴을 이용한 식각은 주변영역의 비트라인 하드마스크질화막을 오픈시키는 감광막을 패터닝하고, 감광막을 식각마스크로 주변영역의 비트라인 하드마스크질화막을 제거할 수 있다.
도 2e에 도시된 바와 같이, 셀영역의 비트라인 하드마스크질화막(33b)이 드러나도록 평탄화한다. 여기서 평탄화는 화학적기계적연마로 실시한다.
이후에, 상기 셀영역의 비트라인(33) 사이에 콘택홀을 형성하고 폴리실리콘를 매립하여 콘택플러그(35)를 형성한다.
다음으로, 셀영역과 주변영역의 비트라인(33)이 포함된 제2층간절연막(34) 상부에 제3층간절연막(36)을 형성한다.
여기서, 제3층간절연막(36)은 실리콘산화막으로 형성한다.
이어서, 제3층간절연막(36) 상에 식각장벽층(37)과 제4층간절연막(38)을 형성한다. 여기서, 식각장벽층(37)은 실리콘질화막으로 형성한다.
이어서, 셀영역의 제4층간절연막(38), 식각장벽층(37)과 제3층간절연막(36)을 식각하고 도전성 물질을 형성하여 하부전극(39)을 형성한다.
이어서, 상기 하부전극(39) 상에 유전막(40)과 상부전극(41)을 형성한다.
본 발명의 바람직한 실시예로 콘케이브(Concave)형 캐패시터를 형성하여, 캐패시터가 형성되는 시점에서 제4층간절연막(38)은 식각되지 않고 남는다.
도 2f에 도시된 바와 같이, 상부전극(41)과 제4층간절연막(38) 상에 제5층간절연막(42)을 형성한다.
이어서, 주변영역의 제5층간절연막(42)과 제4층간절연막(38)을 식각하여 높은 종횡비를 갖는 콘택홀(43)을 형성한다. 여기서, 높은 종횡비를 갖는 콘택홀(43)은 후속 금속배선과 하단의 비트라인 도전막(33a)을 연결하기 위한 것이다.
이때, 주변영역의 비트라인 하드마스크질화막(33b)을 선택적으로 식각하여서 높은 종횡비를 갖는 콘택홀(43)의 바텀CD가 좁아 지지 않는다.
"Ａ"와 도 1은 종래기술과 본 발명의 높은 종횡비를 갖는 콘택홀을 비교하기 위한 단면도이다.
도 1을 참조하면, 종래기술에 따른 반도체 소자의 콘택홀(16)은 제2층간절연막(15), 식각장벽층(14), 제1층간절연막(13)과 비트라인 하드마스크질화막(12)으로 제공되는데, 실리콘산화막질인 제1,2층간절연막(13,15)에 비하여 실리콘질화막질인 식각장벽층(14)과 특히, 비트라인 하드마스크질화막(12)의 식각속도가 느려서, 제2층간절연막(15)의 선폭(Ｗ1)에 비해 콘택홀(16)의 바텀부분인 하드마스크질화막(12)의 선폭(Ｗ2)이 현저히 줄어들었다.
"Ａ"를 참조하면, 본 발명의 바람직한 실시예에 따른 반도체 소자의 콘택홀(43)은 제4층간절연막(38), 식각장벽층(37)과 제3층간절연막(36)으로 제공되어, 종래기술에서 콘택홀 바텀CD가 작아지는 주요원인인 비트라인 하드마스크질화막을 제거함으로써, 제4층간절연막(38)의 선폭(Ｗ3)과 콘택홀(43)의 바텀부분인 제3층간절연막(36)의 선폭(Ｗ4)이 많이 차이나지 않는다.
따라서, 도 1의 콘택홀(16)의 바텀CD(Ｗ2)와 비교하여 본 발명의 바람직한 실시예에 따른 콘택홀(43)의 바텀CD(Ｗ4)가 많이 넓어진 것을 볼 수 있다.
도 2g에 도시된 바와 같이, 주변영역의 높은 종횡비를 갖는 콘택홀(43)에 후속 금속배선과 하단의 비트라인 도전막(33a)을 연결하기 위한 도전물질을 매립하여 높은 종횡비를 갖는 콘택 플러그(44)를 형성한다.
이어서, 주변영역의 높은 종횡비를 갖는 콘택홀(43)을 포함하는 제5절연막절 연막(42) 상에 금속배선(45)을 형성한다.
상술한 본 발명은, 높은 종횡비를 갖는 콘택홀을 갖는 반도체 소자에서 배선층의 하드마스크로 형성되는 실리콘질화막질의 주변영역의 비트라인 하드마스크질화막을 선택적으로 제거하여 실리콘질화막이 실리콘산화막에 비해 식각속도가 낮아 콘택홀의 바텀CD가 좁아지는 문제점을 해결하는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명에 의한 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 제조방법은 패턴 형성의 용이성과 매립 특성의 한계를 극복하는 방법으로 금속 콘택홀이 형성되는 지역만 부분적으로 실리콘질화막을 제거하는 간단한 방법을 적용하여 동일 집적도의 반도체 공정에서 매립 특성이 우수한 콘택홀을 형성할 수 있는 효과가 있다.

Claims (12)

  1. 반도체 기판 상부에 도전막과 하드마스크질화막의 순서로 적층된 배선층을 형성하는 단계;
    상기 배선층 상부에 제1절연막을 형성하는 단계;
    상기 제1절연막을 상기 배선층의 하드마스크질화막이 드러날때까지 평탄화시키는 단계;
    상기 배선층의 하드마스크질화막을 선택적으로 제거하여 상기 도전막을 노출시키는 단계;
    상기 노출된 도전막을 포함한 전면에 제2절연막을 형성하는 단계;
    상기 제2절연막을 식각하여 상기 도전막을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  2. 제1항에 있어서,
    상기 배선층은,
    비트라인 또는 게이트라인을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제1항에 있어서,
    상기 하드마스크질화막을 선택적으로 제거하는 단계는,
    습식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  4. 제3항에 있어서,
    상기 습식식각은 인산으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  5. 제1항에 있어서,
    상기 하드마스크질화막을 선택적으로 제거하는 단계는,
    상기 배선층의 하드마스크질화막을 오픈시킨 감광막을 패터닝하는 단계;
    상기 감광막을 식각마스크로 상기 하드마스크질화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  6. 제1항에 있어서,
    상기 제1절연막과 제2절연막은 산화막으로 형성하는 것을 특징으로 하는 반 도체 소자의 제조방법.
  7. 셀영역과 주변영역이 정의된 반도체 기판의 상기 셀영역과 주변영역의 상부에 각각 도전막과 하드마스크질화막의 순서로 적층된 배선층을 형성하는 단계;
    상기 배선층을 포함한 전면에 제1절연막을 형성하는 단계;
    상기 제1절연막을 상기 주변영역의 배선층의 하드마스크질화막이 드러날때까지 평탄화시키는 단계;
    상기 주변영역의 배선층의 하드마스크질화막을 선택적으로 제거하여 상기 도전막을 노출시키는 단계;
    상기 노출된 도전막을 포함한 전면에 제2절연막을 형성하는 단계; 및
    상기 제2절연막을 식각하여 상기 주변영역의 배선층의 도전막을 노출시키는 콘택홀을 형성하는 단계
    를 포함하는 반도체 소자의 제조방법.
  8. 제7항에 있어서,
    상기 배선층은,
    비트라인 또는 게이트라인을 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제7항에 있어서,
    상기 하드마스크질화막을 선택적으로 제거하는 단계는,
    습식식각으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제9항에 있어서,
    상기 습식식각은 인산으로 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제7항에 있어서,
    상기 하드마스크질화막을 선택적으로 제거하는 단계는,
    상기 배선층의 하드마스크질화막을 오픈시킨 감광막을 패터닝하는 단계;
    상기 감광막을 식각마스크로 상기 하드마스크질화막을 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제7항에 있어서,
    상기 제1절연막과 제2절연막은 실리콘산화막으로 형성하는 것을 특징으로 하 는 반도체 소자의 제조방법.
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* Cited by examiner, † Cited by third party
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KR20040045051A (ko) * 2002-11-22 2004-06-01 삼성전자주식회사 반도체 장치의 제조방법
KR20040060402A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040045051A (ko) * 2002-11-22 2004-06-01 삼성전자주식회사 반도체 장치의 제조방법
KR20040060402A (ko) * 2002-12-30 2004-07-06 주식회사 하이닉스반도체 반도체소자의 콘택 형성방법

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