KR100345069B1 - 반도체 소자의 폴리실리콘 플러그 형성방법 - Google Patents

반도체 소자의 폴리실리콘 플러그 형성방법 Download PDF

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Abstract

본 발명은 폴리실리콘 플러그의 형성에 따른 CMP 공정을 용이하게 제어함으로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 폴리실리콘 플러그 형성방법을 제공한다,
본 발명에 따라, 상부에 하드 마스크 및 ARC이 순차적으로 적층된 워드라인이 형성된 반도체 기판을 제공하고, 워드라인, 하드 마스크 및 ARC막의 측벽에 절연막 스페이서를 형성한다. 그런 다음, 기판 전면에 층간절연막을 형성하고, 하드 마스크의 표면이 노출되도록 상기 층간절연막을 전면식각하여 기판 표면을 평탄화시킨 후, 하드 마스크 상에 절연막 패턴을 형성한다. 그리고 나서, 제 2 절연막을 제거하여 상기 절연막 스페이서 사이의 기판을 노출시키는 자기정렬 콘택홀을 형성하고, 콘택홀에 매립되도록 기판 전면에 폴리실리콘막을 형성한 다음, 절연막 패턴의 표면이 노출되도록 상기 폴리실리콘막을 전면식각하여 폴리실리콘 플러그를 형성한다. 또한, 층간절연막 및 폴리실리콘막의 전면식각은 화학적기계적연마로 진행하고, 절연막 스페이서 및 절연막 패턴은 질화막으로 형성하고, 층간절연막은 산화막으로 형성한다.

Description

반도체 소자의 폴리실리콘 플러그 형성방법{Method of forming polysilicon plug for semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 반도체 소자의 폴리실리콘 플러그 형성방법에 관한 것이다.
일반적으로, 디램(DRAM; Dynamic Random Access Memory)에서 비트라인의 형성시 콘택에서의 전기적 특성을 향상시키기 위하여 폴리실리콘 플러그를 이용한다. 이러한, 폴리실리콘 플러그를 형성하기 위하여, 2번의 CMP 공정이 진행된다. 즉, 폴리실리콘 플러그의 형성전에 기판 표면을 평탄화시키기 위하여 층간절연막으로서의 산화막에 대하여 제 1 CMP를 진행하고, 폴리실리콘막에 대하여 제 2 CMP를 진행한다.
그러나, 상기한 2번의 CMP 공정시 공정제어가 용이하지 못하여 심한 변동격차가 발생되어, 웨이퍼 및 필드 간 차이가 심해져서 후속 공정에 악영향을 미치게 됨으로써 소자의 신뢰성이 저하되는 문제가 있다.
따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 폴리실리콘 플러그의 형성에 따른 CMP 공정을 용이하게 제어함으로써 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 폴리실리콘 플러그 형성방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 폴리실리콘 플러그 형성방법을 설명하기 위한 단면도.
도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 폴리실리콘 플러그 형성방법을 설명하기 위한 단면도.
(도면의 주요부분에 대한 부호의 설명)
10, 20 : 반도체 기판 11, 21 : 폴리실리콘막
12, 22 : 금속 실리사이드막 13, 23 : 하드 마스크
14, 24 : ARC막 15, 25 : 스페이서
16, 26 : 층간절연막 17A : 질화막 패턴
18, 27 : 포토레지스트막 19A, 28A : 폴리실리콘 플러그
상기한 본 발명의 목적을 달성하기 위하여, 본 발명의 실시예에 따라, 상부에 하드 마스크 및 ARC이 순차적으로 적층된 워드라인이 형성된 반도체 기판을 제공하고, 워드라인, 하드 마스크 및 ARC막의 측벽에 절연막 스페이서를 형성한다. 그런 다음, 기판 전면에 층간절연막을 형성하고, 하드 마스크의 표면이 노출되도록 상기 층간절연막을 전면식각하여 기판 표면을 평탄화시킨 후, 하드 마스크 상에 절연막 패턴을 형성한다. 그리고 나서, 제 2 절연막을 제거하여 상기 절연막 스페이서 사이의 기판을 노출시키는 자기정렬 콘택홀을 형성하고, 콘택홀에 매립되도록 기판 전면에 폴리실리콘막을 형성한 다음, 절연막 패턴의 표면이 노출되도록 상기 폴리실리콘막을 전면식각하여 폴리실리콘 플러그를 형성한다.
또한, 층간절연막 및 폴리실리콘막의 전면식각은 화학적기계적연마로 진행하고, 절연막 스페이서 및 절연막 패턴은 질화막으로 형성하고, 층간절연막은 산화막으로 형성한다.
또한, 본 발명의 다른 실시예에 따라, 상부에 하드 마스크 및 ARC이 순차적으로 적층된 워드라인이 형성된 반도체 기판을 제공하고, 워드라인, 하드 마스크 및 ARC막의 측벽에 절연막 스페이서를 형성한 다음, 기판 전면에 층간절연막을 형성한다. 그런 다음, ARC막의 표면이 노출되도록 층간절연막을 전면식각하여 기판 표면을 평탄화시키고, 층간절연막을 제거하여 절연막 스페이서 사이의 기판을 노출시키는 자기정렬 콘택홀을 형성한 후, 콘택홀에 매립되도록 기판 전면에 폴리실리콘막을 형성한다. 그리고 나서, ARC막의 표면이 노출되도록 상기 폴리실리콘막을 전면식각하여 폴리실리콘 플러그를 형성한다.
또한, 층간절연막 및 상기 폴리실리콘막의 전면식각은 화학적기계적연마로 진행하고, 절연막 스페이서는 질화막으로 형성하고 층간절연막은 산화막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 1a 내지 도 1e는 본 발명의 실시예에 따른 반도체 소자의 폴리실리콘 플러그 형성방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 도핑된 폴리실리콘막(11)과 금속 실리사이드막(12)의 적층구조로 이루어지고, 그의 상부에 절연막의 하드 마스크(13) 및 ARC(Anti-Reflective Coating)막(14)이 순차적으로 적층된 워드라인(100)이 형성된 반도체 기판(10) 상에 제 1 질화막을 증착하고 블랭킷 식각하여 워드라인(100), 하드 마스크(13) 및 ARC막(14)의 측벽에 스페이서(15)를 형성한다. 그런 다음, 기판 전면에 층간절연막으로서 산화막(16)을 형성하고, 하드 마스크(13)의 표면이 노출되도록 CMP로 산화막(16)을 전면식각하여 도 1b에 도시된 바와 같이, 기판 표면을 평탄화시킨다.
도 1c를 참조하면, 평탄화된 기판 전면에 제 2 질화막(17)을 증착하고, 하드 마스크(13) 상의 제 2 질화막(17) 상부에 포토레지스트 패턴(18)을 형성한다. 도 1d를 참조하면, 포토레지스트 패턴(18)을 식각 마스크로하여 제 2 질화막(17)을 식각하여, 하드 마스크(13) 상에 질화막 패턴(17A)을 형성한다. 그런 다음, 공지된 방법으로 포토레지스트 패턴(18)을 제거하고, 질화막 패턴(17A) 및 질화막으로 이루어진 스페이서(15)를 식각 마스크로하여 습식식각으로 산화막(16)을 제거하여, 스페이서(15) 사이의 기판을 노출시키는 자기정렬 콘택홀을 형성한다.
그리고 나서, 상기 콘택홀에 매립되도록 기판 전면에 폴리실리콘막(19)을 증착하고, 질화막 패턴(17A)의 표면이 노출되도록 폴리실리콘막(19)을 CMP로 전면식각하여, 도 1e에 도시된 바와 같이, 폴리실리콘 플러그(19A)를 형성한다.
상기 실시예에 의하면, 산화막(16) 및 폴리실리콘막(19)에 대한 CMP를 하드마스크(13) 및 질화막 패턴(17A)을 식각 정지층으로하여 각각 진행하므로, CMP가 용이해진다.
또한, 상기한 방법과는 달리 별도의 질화막 패턴을 이용하는 것 없이 ARC막을 식각 정지층으로 하여 산화막 및 폴리실리콘막에 대한 CMP를 진행할 수 있다.
즉, 도 2a 내지 도 2e는 본 발명의 다른 실시예에 따른 반도체 소자의 폴리실리콘 플러그 형성방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 도핑된 폴리실리콘막(21)과 금속 실리사이드막(22)의 적층구조로 이루어지고, 그의 상부에 절연막의 하드 마스크(23) 및 ARC(Anti-Reflective Coating)막(24)이 순차적으로 적층된 워드라인(200)이 형성된 반도체 기판(20) 상에 제 1 질화막을 증착하고 블랭킷 식각하여 워드라인(200), 하드 마스크(23) 및 ARC막(24)의 측벽에 스페이서(25)를 형성한다. 그런 다음, 기판 전면에 층간절연막으로서 산화막(26)을 형성하고, ARC막(24)의 표면이 노출되도록 CMP로 산화막(26)을 전면식각하여, 도 2b에 도시된 바와 같이, 기판 표면을 평탄화시킨다.
도 2c를 참조하면, ARC막(24) 상에 포토레지스트 패턴(27)을 형성하고, 포토레지스트 패턴(27)을 식각 마스크로하여 산화막(26)을 제거하여 스페이서(25) 사이의 기판을 노출시키는 자기정렬 콘택홀을 형성한다. 그리고 나서, 공지된 방법으로 포토레지스트 패턴을 제거한 후, 도 2d에 도시된 바와 같이, 상기 콘택홀에 매립되도록 기판 전면에 폴리실리콘막(28)을 증착한다. 그 후, ARC막(24)의 표면이 노출되도록 폴리실리콘막(28)을 CMP로 전면식각하여, 도 2e에 도시된 바와 같이, 폴리실리콘 플러그(28A)를 형성한다.
상기 실시예에 의하면, 산화막(26) 및 폴리실리콘막(28)에 대한 CMP를 ARC막(24)을 식각정지층으로하여 진행하므로 CMP 제어가 용이해진다.
상기한 본 발명에 의하면, 산화막 및 폴리실리콘막에 대한 CMP를 소정의 식각정지층을 적용하여 진행함으로써 CMP 제어가 용이하여, 결국 소자의 신뢰성이 향상된다.
또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (7)

  1. 상부에 하드 마스크 및 ARC이 순차적으로 적층된 워드라인이 형성된 반도체 기판을 제공하는 단계;
    상기 워드라인, 하드 마스크 및 ARC막의 측벽에 절연막 스페이서를 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계;
    상기 하드 마스크의 표면이 노출되도록 상기 층간절연막을 전면식각하여 기판 표면을 평탄화시키는 단계;
    상기 하드 마스크 상에 절연막 패턴을 형성하는 단계;
    상기 제 2 절연막을 제거하여 상기 절연막 스페이서 사이의 기판을 노출시키는 자기정렬 콘택홀을 형성하는 단계;
    상기 콘택홀에 매립되도록 상기 기판 전면에 폴리실리콘막을 형성하는 단계; 및
    상기 절연막 패턴의 표면이 노출되도록 상기 폴리실리콘막을 전면식각하여 폴리실리콘 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 플러그 형성방법.
  2. 제 1 항에 있어서, 상기 층간절연막 및 상기 폴리실리콘막의 전면식각은 화학적기계적연마로 진행하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 플러그형성방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 절연막 스페이서 및 절연막 패턴은 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 플러그 형성방법.
  4. 제 1 항에 있어서, 상기 층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 플러그 형성방법.
  5. 상부에 하드 마스크 및 ARC이 순차적으로 적층된 워드라인이 형성된 반도체 기판을 제공하는 단계;
    상기 워드라인, 하드 마스크 및 ARC막의 측벽에 절연막 스페이서를 형성하는 단계;
    상기 기판 전면에 층간절연막을 형성하는 단계;
    상기 ARC막의 표면이 노출되도록 상기 층간절연막을 전면식각하여 기판 표면을 평탄화시키는 단계;
    상기 층간절연막을 제거하여 상기 절연막 스페이서 사이의 기판을 노출시키는 자기정렬 콘택홀을 형성하는 단계;
    상기 콘택홀에 매립되도록 기판 전면에 폴리실리콘막을 형성하는 단계; 및
    상기 ARC막의 표면이 노출되도록 상기 폴리실리콘막을 전면식각하여 폴리실리콘 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 플러그 형성방법.
  6. 제 5 항에 있어서, 상기 층간절연막 및 상기 폴리실리콘막의 전면식각은 화학적기계적연마로 진행하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 플러그 형성방법.
  7. 제 5 항에 있어서, 상기 절연막 스페이서는 질화막으로 형성하고 상기 층간절연막은 산화막으로 형성하는 것을 특징으로 하는 반도체 소자의 폴리실리콘 플러그 형성방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100405933B1 (ko) * 2001-03-20 2003-11-14 주식회사 하이닉스반도체 반도체 소자의 캐패시터 형성 방법
KR100702837B1 (ko) * 2001-06-01 2007-04-03 삼성전자주식회사 반도체소자 제조방법
KR101663049B1 (ko) * 2015-03-31 2016-10-06 주식회사 중앙정밀 자동 얼라인이 가능한 평판 디스플레이 조립장치

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260655A (ja) * 1996-03-22 1997-10-03 Toshiba Corp 半導体装置の製造方法
JPH1126753A (ja) * 1996-05-28 1999-01-29 Nippon Steel Corp 半導体装置及びその製造方法並びに半導体装置を用いた情報の消去方法
JPH1126757A (ja) * 1997-06-30 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
KR20000026138A (ko) * 1998-10-17 2000-05-15 윤종용 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09260655A (ja) * 1996-03-22 1997-10-03 Toshiba Corp 半導体装置の製造方法
JPH1126753A (ja) * 1996-05-28 1999-01-29 Nippon Steel Corp 半導体装置及びその製造方法並びに半導体装置を用いた情報の消去方法
JPH1126757A (ja) * 1997-06-30 1999-01-29 Toshiba Corp 半導体装置及びその製造方法
KR20000026138A (ko) * 1998-10-17 2000-05-15 윤종용 반도체 장치의 자기정렬 콘택 패드 및 그 형성 방법

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