JPH1126753A - 半導体装置及びその製造方法並びに半導体装置を用いた情報の消去方法 - Google Patents

半導体装置及びその製造方法並びに半導体装置を用いた情報の消去方法

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JPH1126753A
JPH1126753A JP9154580A JP15458097A JPH1126753A JP H1126753 A JPH1126753 A JP H1126753A JP 9154580 A JP9154580 A JP 9154580A JP 15458097 A JP15458097 A JP 15458097A JP H1126753 A JPH1126753 A JP H1126753A
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film
insulating film
conductive film
forming
insulating
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JP9154580A
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Tatsuya Kawamata
達哉 川俣
Wataru Yokozeki
亘 横関
Yuichi Egawa
雄一 江川
Shoichi Iwasa
昇一 岩佐
Kohei Eguchi
公平 江口
Hideki Fujikake
秀樹 藤掛
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Nippon Steel Corp
Original Assignee
Nippon Steel Corp
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Abstract

(57)【要約】 【課題】 従来のＬＯＣＯＳ法の欠点である、デバイス
の素子活性領域内へのフィールド酸化物の侵入を抑え
た、フィールドシールド素子分離法、又は、トレンチ素
子分離法を提供する。 【解決手段】 半導体基板に非ＬＯＣＯＳ絶縁デバイス
分離ブロックを設ける。例えば、この非ＬＯＣＯＳ絶縁
デバイス分離ブロックとして、フィールドシールド素子
分離構造、又は、トレンチ型素子分離構造を用いる。一
例として、フィールド領域とアクティブ領域でゲート電
極配線８が同じ高さとなるように形成し、覆うように全
面に形成したパッド多結晶シリコン膜１１を、ゲート電
極配線８のキャップ絶縁膜７をストッパーとして、ＣＭ
Ｐ（化学機械研磨）法により研磨し、ゲート電極配線８
を分断されたパターンに形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法並びに半導体装置を用いた情報の消去方法に
関し、例えば、ソース／ドレイン電極引き出し用のパッ
ド多結晶シリコン膜を備えた半導体装置やＥＥＰＲＯＭ
等の不揮発性の半導体記憶装置及びこれらの製造方法に
適用して特に好適なものである。
【０００２】
【従来の技術】ＭＯＳトランジスタのゲート電極配線を
形成する際の素子分離領域（フィールド領域）と素子形
成領域との間の段差に起因するレジストパタ−ンの露光
異常を防止する方法が特開平６−２１０５４号公報に開
示されている。
【０００３】この特開平６−２１０５４号公報に開示さ
れた方法では、先ず、フィールド酸化膜が形成されたシ
リコン基板上の全面に第１の多結晶シリコン膜を形成し
た後、この第１の多結晶シリコン膜を、フィールド酸化
膜が露出するまで、又は、フィールド酸化膜上に所定膜
厚の第１の多結晶シリコン膜が残るように研磨して、全
体を平坦化する。そして、フィールド酸化膜が露出する
まで第１の多結晶シリコン膜を研磨した場合には、その
上に第２の多結晶シリコン膜を形成し、この第２の多結
晶シリコン膜の上にレジストパタ−ンを形成する。一
方、フィールド酸化膜上に所定膜厚の第１の多結晶シリ
コン膜を残した場合には、その平坦化された第１の多結
晶シリコン膜の上にレジストパタ−ンを形成する。何れ
にしても、レジストパタ−ンは、フィールド領域とこの
フィールド領域に囲まれたアクティブ領域（素子形成領
域）とに渡って平坦な表面上に形成されるので、露光焦
点位置の変動によるレジストパタ−ンの形成異常が防止
され、その結果、ゲート電極配線の幅寸法をほぼ露光限
界まで狭めることが可能となる。
【０００４】また、特開平６−３４９８２６号公報に
は、ゲート電極配線のエッチング加工時に基板までエッ
チングされることを防止するために、前記特開平６−２
１０５４号公報とほぼ同じ手法により、素子形成領域上
のゲート電極の高さとフィールド領域上のゲート配線の
高さとを揃えることが開示されている。
【０００５】また、特開平４−６２８７４号公報には、
ゲート電極の形成時のマスクずれを防止するために、素
子分離用酸化膜を含む半導体基板上の全面にゲート酸化
膜を介してゲート電極を堆積形成し、このゲート電極の
表面を素子分離用酸化膜の表面まで平坦化して、隣接す
る素子分離用酸化膜間に当該ゲート電極を埋め込むこと
が開示されている。
【０００６】また、特開平５−３３５５８６号公報及び
特開平５−１２９６２１号公報には、不揮発性半導体素
子の記憶保持特性を向上させるために、フローティング
ゲートとなる多結晶シリコン膜をフィールド酸化膜を含
む半導体基板の全面に堆積形成し、この多結晶シリコン
膜に表面研磨を施して表面突起を除去した後に、この多
結晶シリコン膜をパターニングして所定形状のフローテ
ィングゲートを形成することが開示されている。
【０００７】また、研磨方法としての、化学機械研磨法
（ＣＭＰ法）が、特開昭６２−１０２５４３号公報や特
開平８−１７８３１号公報に開示されている。
【０００８】また、例えば特開平６−６９３５２号公報
には、ゲート酸化膜上に形成されたゲート電極を絶縁膜
で覆い、各ゲート電極を埋め込むようにポリシリコン層
を厚く形成して、ゲート電極を覆う絶縁膜の上面が露出
するようにポリシリコン層の表面をエッチバックする方
法が開示されている。この場合、ポリシリコン層のエッ
チバックによりゲート電極の幅寸法と等しい分断幅をも
ってポリシリコン層が分断されてポリシリコンパッド
（パッド多結晶シリコン膜）が形成される。即ち、この
ポリシリコンパッドは、隣接するポリシリコンパッドの
分断幅がゲート電極の幅寸法と等しくなるように形成さ
れるため、このゲート電極の幅寸法を露光限界まで狭め
ることが可能となる。
【０００９】また、例えば特開平１−１１４０４１号公
報には、露光限界以下の幅寸法にパターンを形成するた
めのマスクの形成方法が開示されている。具体的には、
先ずパターニングしたいシリコン基板の上に酸化シリコ
ン膜を形成して、この酸化シリコン膜の上に露光限界の
幅寸法のパターンを有するようにフォトレジストを形成
する。続いて、このフォトレジストをマスクとして酸化
シリコン膜を異方性エッチングし、フォトレジストのパ
ターンと同一の幅寸法をもつ酸化シリコン膜を形成す
る。そして、シリコン基板を希フッ酸中に浸すことによ
り酸化シリコン膜の幅を露光限界の幅寸法以下に減少さ
せ、フォトレジストを除去する。しかる後、酸化シリコ
ン膜を埋設するように新たにフォトレジストを形成し、
エッチングにより酸化シリコン膜の上面を露出させて、
再びシリコン基板を希フッ酸中に浸すことにより酸化シ
リコン膜を除去する。このとき、露光限界以下の分断幅
寸法のパターンを有するマスクが完成する。
【００１０】また、例えば特開平８−７０１２０号公報
には、ゲート電極の上面及び側面を覆う酸化膜よりなる
ストッパ部を形成し、このストッパ部をストッパーとし
て、ゲート電極と素子分離領域との間にストッパ部を介
して多結晶シリコンからなる不純物拡散領域を形成する
方法が開示されている。
【００１１】また、例えば特開平６−１３６０６号公報
には、２層以上のシリコン層を有するＳＯＩ構造のＣＭ
ＯＳトランジスタであって、第１の導電型から第２の導
電型に変化する導電型をもつ共通のゲートが設けられ、
このゲートをゲート酸化膜を介して上下にソース／ドレ
インが形成されたシリコン層で挟むＣＭＯＳトランジス
タが開示されている。
【００１２】また、例えば特開平６−２１４７３号公報
には、ＳＲＡＭメモリセルの高集積化を図る技術が開示
されている。この手法においては、ロコス領域（フィー
ルド酸化膜）上を含む素子活性領域上に第１ゲート酸化
膜を介して多結晶シリコン膜を堆積させ、この多結晶シ
リコン膜をロコス領域をストッパーとして研磨し、多結
晶シリコン膜を平坦化して下部ゲートを形成する。続い
て、平坦化されたロコス領域及び多結晶シリコン膜上に
第２ゲート酸化膜及び上部ゲートを順次形成する。
【００１３】また、米国特許５４２２２８９号には、Ｌ
ＯＣＯＳ法によりフィールド酸化膜を形成して素子活性
領域を確定した後に、表面が平坦化されたゲート電極及
びソース／ドレインの引き出し配線を形成する技術が開
示されている。
【００１４】また、米国特許５２９２６８３号及び米国
特許５３９７９０８号には、半導体基板に形成された分
離溝を充填し、上部が基板表面から突出した形状の素子
分離構造を、化学機械研磨（ＣＭＰ）を用いて形成する
技術が開示されている。
【００１５】
【発明が解決しようとする課題】しかしながら、前記ゲ
ート電極を形成するときには、更に以下に示すような問
題がある。
【００１６】特開平６−２１０５４号公報に開示された
方法においては、第１の多結晶シリコン膜を研磨する際
に、フィールド酸化膜上に所定膜厚の第１の多結晶シリ
コン膜を残すことは容易であるとは言い難い。また、フ
ィールド酸化膜をストッパーとして第１の多結晶シリコ
ン膜を研磨した後、その上に第２の多結晶シリコン膜を
形成する場合では、ゲート電極を構成する多結晶シリコ
ン膜が２層となるが、第１の多結晶シリコン膜の表面に
自然酸化膜や研磨時に生じる変成物に起因する突起の発
生により、第２の多結晶シリコン膜との間にこの突起が
残存するという問題がある。しかも、この方法では製造
プロセスに研磨工程が余計に加わるため、半導体装置の
製造に関する重要な要請の一つである工程削減の要請に
反することになる。
【００１７】また、半導体素子の微細化及び高集積化が
進むに従い、主としてＭＯＳトランジスタのソース／ド
レイン上に対するコンタクト孔の位置精度を緩和するた
めに、ＭＯＳトランジスタのソース／ドレイン上にコン
タクト引き出し用のパッド多結晶シリコン膜を形成する
ことが行われている。このパッド多結晶シリコン膜は、
当然のことながら、ソース／ドレイン間で電気的に分離
されるために、ゲート電極上で分断されなければならな
い。
【００１８】ところが、上述のようにゲート電極配線の
幅寸法を露光限界まで狭めてしまうと、パッド多結晶シ
リコン膜をゲート電極上で分断するためのレジストパタ
−ンが露光限界以下になってしまうため、フォトリソグ
ラフィーではパッド多結晶シリコン膜をパターニングす
ることができなかった。即ち、このことから、従来は、
ゲート電極配線の幅寸法を露光限界まで狭めることがで
きず、従って、半導体素子の微細化が妨げられていた。
【００１９】また、特開平１−１１４０４１号公報の手
法を用いて、ゲート電極配線上に形成された多結晶シリ
コン膜の上に前記マスクを形成し、このマスクのパター
ンに倣って露光限界以下の分断幅をもつパッド多結晶シ
リコン膜を形成することは可能であろう。しかしなが
ら、前記マスクを形成するには上述の如く煩雑な諸工程
が必要であり、更にパッド多結晶シリコン膜を形成した
後にはこのマスクを除去する工程も必要となる。即ちこ
の場合、前記マスクの形成及び除去という諸工程が加わ
って製造工程数が大幅に増大するという深刻な問題が招
来される。
【００２０】また、特開平８−７０１２０号公報の手法
を用いる場合、素子活性領域上のゲートと素子間分離領
域との間に自己整合的に多結晶シリコン膜を充填形成す
ることはできるが、実際上ではゲートが素子活性領域か
ら素子間分離領域にわたって形成される場合が多く、こ
の手法では十分な対応は困難である。
【００２１】また、特開平８−７０１２０号公報の手法
を用いる場合、ＳＯＩ構造の半導体装置にのみ適用可能
であるため、広い用途に供することはできない。また、
ＳＯＩ構造であるため、同一導電型のゲートを用いるこ
とは不可能である。
【００２２】また、米国特許５４２２２８９号の手法を
用いる場合、素子分離構造をＬＯＣＯＳ法によるフィー
ルド酸化膜とするため、いわゆるバーズビークの発生
や、デバイスの素子活性領域内へのフィールド酸化物の
侵入等の深刻な問題が招来される。
【００２３】また、米国特許５２９２６８３号及び米国
特許５３９７９０８号の手法を用いる場合、その素子分
離構造の構造から、犠牲層を形成し、これを除去すると
いう煩雑な工程を省略することはできない。
【００２４】本発明の目的は、近接する素子分離構造や
その他の下地段差に影響されることなく、プロセスマー
ジンを拡大させるとともに、所望のゲート電極や各種配
線層が容易且つ確実に形成されてなる半導体装置及びそ
の製造方法を提供することである。
【００２５】また、本発明の更なる目的は、例えばＭＯ
Ｓトランジスタのゲート電極配線の幅寸法を露光限界ま
で狭めた場合でも、パッド多結晶シリコン膜のパターニ
ングを確実に行うことを可能として、更なるゲート電極
の微細化を達成し高集積化の実現を可能とする半導体装
置の製造方法を提供することである。
【００２６】また、本発明の更なる目的は、例えばトラ
ンジスタのゲート電極配線の幅寸法に依存することな
く、パッド多結晶シリコン膜を、露光限界以下の分断幅
となるように、しかも煩雑な工程を経ることなくフォト
リソグラフィーを用いずにパターニングすることを可能
として、更なる半導体装置の微細化を達成し高集積化の
実現を可能とする半導体装置の製造方法を提供すること
である。
【００２７】また、本発明の更なる目的は、不揮発性半
導体メモリであって、通常の記憶消去動作に加えて、フ
ィールドシールド素子分離構造を用いた記憶消去動作を
可能とする半導体装置を提供することである。
【００２８】また、本発明の更なる目的は、不揮発性半
導体メモリであって、素子分離構造と浮遊ゲート電極と
が自己整合的に形成され、セルサイズの大幅な縮小化を
可能とする半導体装置及びその製造方法を提供すること
である。
【００２９】また、本発明の更なる目的は、ＳＯＩ構造
等の特殊な半導体基板を用いることなく、平坦で占有面
積が小さく更なる高集積化を可能とするＣＭＯＳ構造の
半導体装置及びその製造方法を提供することである。
【００３０】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上の非ＬＯＣＯＳ絶縁デバイス分離ブロック
（非ＬＯＣＯＳ型の素子分離構造）により画定された素
子活性領域に、ゲート、ソース及びドレインを備えたト
ランジスタが形成されてなる半導体装置であって、絶縁
膜で覆われた前記ゲートが非ＬＯＣＯＳ絶縁デバイス分
離ブロック上に跨がるように前記素子活性領域上に少な
くとも２つ形成されているとともに、隣接する前記ゲー
ト間を前記絶縁膜を介して充填する引き出し電極が形成
されており、前記ゲートの上面が前記非ＬＯＣＯＳ絶縁
デバイス分離ブロック上から前記素子活性領域上にかけ
て略等しい高さに平坦化されているとともに、前記絶縁
膜の上面と前記引き出し電極の上面とが略等しい高さに
平坦化されている。
【００３１】本発明の半導体装置の一態様例において
は、前記非ＬＯＣＯＳ絶縁デバイス分離ブロックが、絶
縁層内にシールドプレート電極が埋設されてなるフィー
ルドシールド素子分離構造或いはトレンチ型の素子分離
構造である。
【００３２】本発明の半導体装置は、基準層の表面から
所定の高さに形成された第１の段差構造部と、前記第１
の段差構造部上及び前記基準層上にそれぞれ形成され、
前記基準層上では素子活性領域を画定する素子分離構造
として機能する第２の段差構造部と、少なくとも前記基
準層上の前記第２の段差構造部上に跨がるように前記素
子活性領域上にパターン形成された第１の導電膜とを含
み、前記第１の導電膜の上面は、平坦化されており、前
記第１の段差構造部上に存する前記第２の段差構造部の
上面と略等しい高さとされている。
【００３３】本発明の半導体装置の一態様例において
は、前記基準層が半導体基板とされている。
【００３４】本発明の半導体装置の一態様例において
は、前記第１の段差構造部が前記半導体基板のスクライ
ブ線領域上に形成された第１の絶縁膜である。
【００３５】本発明の半導体装置の一態様例において
は、前記基準層が半導体基板とされて当該半導体基板に
溝部が形成されており、当該溝部を囲む前記半導体基板
部位が前記第１の段差構造部とされるとともに、前記溝
部内に前記素子領域が形成されている。
【００３６】本発明の半導体装置の一態様例において
は、前記第１の段差構造部が前記半導体基板のスクライ
ブ線領域上に形成された絶縁膜である。
【００３７】本発明の半導体装置の一態様例において
は、前記各第１の導電膜が多結晶シリコン膜からなり、
当該各第１の導電膜上に高融点金属のシリサイド層が形
成されている。
【００３８】本発明の半導体装置の一態様例において
は、前記基準層が前記半導体基板の上方に積層形成され
た層間絶縁膜であり、前記第１及び第２の段差構造部内
にそれぞれ第１の配線膜が形成されているとともに、前
記第１の導電膜が第２の配線膜として機能する。
【００３９】本発明の半導体装置の一態様例において
は、前記非ＬＯＣＯＳ絶縁デバイス分離ブロックが、ト
レンチ型の素子分離構造である。
【００４０】本発明の半導体装置は、部分的に形成され
てなる段差構造と、前記段差構造上を跨がるように前記
段差構造の非形成領域上にパターン形成されてなる少な
くとも２つの第１の導電膜と、前記各第１の導電膜を覆
う第１の絶縁膜と、隣接する前記第１の導電膜間を前記
第１の絶縁膜を介して充填する第２の導電膜とを含み、
前記第１の導電膜の上面が前記段差構造上から前記段差
構造の非形成領域上にかけて略等しい高さに平坦化され
ているとともに、前記第１の絶縁膜の上面と前記第２の
導電膜の上面とが略等しい高さに平坦化されている。
【００４１】本発明の半導体装置の一態様例において
は、前記各第１の導電膜の上面が略等しい高さとされて
いる。
【００４２】本発明の半導体装置の一態様例において
は、前記段差構造が素子分離構造であるとともに、前記
段差構造の前記非形成領域が前記素子分離構造により画
定された素子活性領域であり、前記素子活性領域上に第
２の絶縁膜を介して前記第１の導電膜がパターン形成さ
れている。
【００４３】本発明の半導体装置は、半導体基板上に素
子形成領域を画定する素子分離構造であって、第１の絶
縁膜内に第１の導電膜が埋設されてなる素子分離構造
と、隣接する前記素子分離構造間の前記半導体基板上に
第２の絶縁膜を介して前記素子分離構造間を充填し、前
記第１の導電膜と前記第１の絶縁膜の側面部位を介して
容量結合するとともに、前記素子形成領域において各々
が島状に分離されてなる第２の導電膜と、前記第２の導
電膜の上に第３の絶縁膜を介して帯状にパターン形成さ
れ、前記各第２の導電膜と容量結合する第３の導電膜と
を含む。
【００４４】本発明の半導体装置の一態様例において
は、前記第２の導電膜の上面が前記素子分離構造の上面
と略同一面とされている。
【００４５】本発明の半導体装置の一態様例において
は、前記素子形成領域において、前記第２の導電膜の両
側の前記半導体基板の表面領域に形成されてなる一対の
不純物拡散層と、前記第３の導電膜と略直交する方向に
帯状にパターン形成されてなる第４の導電膜とを含み、
前記第４の導電膜と一方の前記不純物拡散層とが電気的
に接続されている。
【００４６】本発明の半導体装置の一態様例において
は、前記第３の導電膜が多結晶シリコン膜からなり、当
該第３の導電膜上に高融点金属のシリサイド層が形成さ
れている。
【００４７】本発明の半導体装置の一態様例において
は、前記非ＬＯＣＯＳ絶縁デバイス分離ブロックが、ト
レンチ型の素子分離構造である。
【００４８】本発明の半導体装置は、半導体基板上に素
子形成領域を画定する素子分離構造であって、第１の絶
縁膜内に第１の導電膜が埋設されてなる素子分離構造
と、隣接する前記素子分離構造間の前記半導体基板上に
第２の絶縁膜を介して前記素子分離構造間を充填し、前
記第１の導電膜と前記第１の絶縁膜の側面部位を介して
容量結合する第２の導電膜とを含む。
【００４９】本発明の半導体装置の一態様例において
は、前記第２の導電膜の上面が前記素子分離構造の上面
と略同一面とされている。
【００５０】本発明の半導体装置の一態様例において
は、前記素子形成領域において、前記第２の導電膜の両
側の前記半導体基板の表面領域に形成されてなる一対の
不純物拡散層と、前記第３の導電膜と略直交する方向に
帯状にパターン形成されてなる第４の導電膜とを含み、
前記第４の導電膜と一方の前記不純物拡散層とが電気的
に接続されている。
【００５１】本発明の半導体装置の一態様例において
は、前記第３の導電膜が多結晶シリコン膜からなり、当
該第３の導電膜上に高融点金属のシリサイド層が形成さ
れている。
【００５２】本発明の半導体装置の一態様例において
は、前記非ＬＯＣＯＳ絶縁デバイス分離ブロックが、ト
レンチ型の素子分離構造である。
【００５３】本発明の半導体装置は、共通のゲートを有
する第１のトランジスタ及び第２のトランジスタを備え
てなる半導体装置であって、前記第１のトランジスタ
は、半導体基板上に第１のゲート絶縁膜を介してパター
ン形成された前記ゲートと、前記ゲートの両側の前記半
導体基板の表面領域に形成された第１のソース及び第１
のドレインとを有して構成されており、前記第２のトラ
ンジスタは、前記ゲートと、前記ゲートの上面に形成さ
れた第２のゲート絶縁膜を介して前記ゲート上にパター
ン形成された導電膜において、前記導電膜の前記ゲート
の両側に形成された第２のソース及び第２のドレインと
を有して構成されており、前記ゲート及び前記第２のゲ
ート絶縁膜の側面を覆い、その上面が前記第２のゲート
絶縁膜の上面とほぼ同一平面内に存するように平坦化さ
れた層間絶縁膜が形成され、前記第２のゲート絶縁膜上
を含む前記層間絶縁膜上に前記導電膜が形成されてい
る。
【００５４】本発明の半導体装置の一態様例において
は、前記第１のソース及び前記第１のドレインと前記第
２のソース及び前記第２のドレインとが互いに異なる導
電型とされている。
【００５５】本発明の半導体装置の一態様例において
は、前記第１のソース及び前記第１のドレインと前記第
２のソース及び前記第２のドレインとが同一の導電型と
されている。
【００５６】本発明の半導体装置の一態様例において
は、前記ゲートの表面に高融点金属からなるシリサイド
層が形成されている。
【００５７】本発明の半導体装置は、半導体基板に形成
された溝内を充填する第１の絶縁膜と、前記半導体基板
上の少なくとも前記第１の絶縁膜の非形成領域から前記
第１の絶縁膜上にかけて前記非形成領域上では第２の絶
縁膜を介してパターン形成されてなる第１の導電膜と、
前記第１の導電膜を覆う第３の絶縁膜と、前記第１の導
電膜の両側の前記半導体基板の表面領域に形成された一
対の拡散層と、隣接する前記第１の導電膜間を前記第３
の絶縁膜を介して充填し、前記拡散層と接続されてなる
第２の導電膜とを含み、前記第１の導電膜の上面が前記
非形成領域から前記第１の絶縁膜上にかけて平坦化され
てほぼ同一面内にあるとともに、前記第３の絶縁膜の上
面と前記第２の導電膜の上面とが平坦化されてほぼ同一
面内にある。
【００５８】本発明の半導体装置の一態様例において
は、少なくとも前記溝の内壁面を覆う拡散防止膜が形成
されており、前記拡散防止膜を介して前記第１の絶縁膜
が前記溝内を充填する。
【００５９】本発明の半導体装置の一態様例において
は、前記非ＬＯＣＯＳ絶縁デバイス分離ブロックが、ト
レンチ型の素子分離構造である。
【００６０】本発明の半導体装置は、ゲート、ソース及
びドレインを有するトランジスタが形成されてなる半導
体装置であって、半導体基板に形成された溝内を第１の
絶縁膜が充填して構成され、前記半導体基板上に前記素
子活性領域を画定する素子分離構造と、前記ゲートを覆
う第２の絶縁膜と、隣接する前記ゲート間を前記第２の
絶縁膜を介して充填してその上面が平坦化されて前記第
２の絶縁膜の上面とほぼ同一面内にあり、前記ソース或
いは前記ドレインと接続されてなる引き出し電極とを含
む。
【００６１】本発明の半導体装置の一態様例において
は、少なくとも前記溝の内壁面を覆う拡散防止膜が形成
され、前記拡散防止膜を介して前記第１の絶縁膜が前記
溝内を充填する。
【００６２】本発明の半導体装置は、第１のトランジス
タ及び第２のトランジスタが積層されてなる半導体装置
であって、前記第１のトランジスタは、半導体基板上に
第１のゲート絶縁膜を介してパターン形成された第１の
ゲートと、前記第１のゲートの両側の前記半導体基板の
表面領域に形成された第１のソース及び第１のドレイン
とを有して構成されており、前記第１のゲートを覆い、
上面が平坦化された層間絶縁膜が形成されており、前記
第２のトランジスタは、前記層間絶縁膜上にパターン形
成された導電膜を含み、前記導電膜上に第２のゲート絶
縁膜を介してパターン形成された第２のゲートと、前記
第２のゲートの両側の前記導電膜に形成された第２のソ
ース及び第２のドレインとを有して構成されている。
【００６３】本発明の半導体装置の一態様例において
は、前記第１及び第２のゲートの表面に高融点金属から
なるシリサイド層が形成されている。
【００６４】本発明の半導体装置の一態様例において
は、前記半導体基板上に段差構造が形成され、前記段差
構造は、前記層間絶縁膜内に形成されており、その上面
と前記層間絶縁膜の上面とがほぼ同一平面内に存するよ
うに平坦化されている。
【００６５】本発明の半導体装置の一態様例において
は、前記半導体基板上に段差構造が形成されているとと
もに、前記段差構造上に他の前記第１のゲートの上方部
位がパターン形成されており、前記段差構造及び他の前
記第１のゲートは、前記層間絶縁膜内に形成されてお
り、他の前記第１のゲートの上面と前記層間絶縁膜の上
面とがほぼ同一平面内に存するように平坦化されてい
る。
【００６６】本発明の半導体装置は、半導体基板と、前
記半導体基板上に、前記半導体基板の表面の一部を露出
させる開孔が形成されてなる絶縁膜と、前記開孔を埋め
込むとともに前記絶縁膜上にパターン形成され、その上
面が平坦化されてなる下部電極と、前記下部電極上に誘
電体膜を介してパターン形成され、前記下部電極と容量
結合する上部電極とを含み、前記下部電極、前記誘電体
膜及び前記上部電極の側面を埋め込む絶縁膜が形成さ
れ、前記絶縁膜は、その上面が前記上部電極の上面とほ
ぼ同一の高さとなるように平坦化されている。
【００６７】本発明の半導体装置の製造方法は、基準層
上に第１の絶縁膜をパターン形成する第１の工程と、前
記第１の絶縁膜上及び前記基準層上にそれぞれ段差構造
部を形成する第２の工程と、前記第１の絶縁膜上の前記
段差構造部を含む前記基準層の全面に第１の導電膜を堆
積形成して当該第１の導電膜内に前記各段差構造部を埋
め込む第３の工程と、前記第１の絶縁膜上の前記段差構
造部をストッパーとして前記第１の絶縁膜上の前記段差
構造部の表面が露出するまで前記第１の導電膜を研磨す
る第４の工程と、前記第１の導電膜をパターニングし
て、前記基準層上及び前記段差構造部上に前記第１の導
電膜からなる所定のパターンを形成する第５の工程とを
含む。
【００６８】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、化学機械研磨に
より前記第１の導電膜を研磨する。
【００６９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程において、前記基準層を半
導体基板とし、前記第１の絶縁膜を前記半導体基板のス
クライブ線領域上に形成する。
【００７０】本発明の半導体装置の製造方法の一態様例
においては、前記第２の工程において、前記半導体基板
上に形成する前記段差構造部を素子活性領域を画定する
素子分離構造とする。
【００７１】本発明の半導体装置の製造方法の一態様例
においては、前記第３の工程において、前記第１の導電
膜を多結晶シリコン膜とし、前記第４の工程において、
研磨された前記第１の導電膜の表面に高融点金属からな
るシリサイド層を形成し、前記第１の導電膜及び前記シ
リサイド層からなるポリサイド層を形成する。
【００７２】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程において、前記基準層を半
導体基板の上方に堆積形成した層間絶縁膜とし、前記第
２の工程において、前記段差構造部を、パターン形成さ
れた第２の導電膜及びこの第２の導電膜を覆う第２の絶
縁膜から構成する。
【００７３】本発明の半導体装置の製造方法は、基準層
となる半導体基板に溝部を形成する第１の工程と、前記
溝部内の底面上に当該溝部の深さよりも低い段差構造部
を形成する第２の工程と、前記溝部内を含む前記半導体
基板の全面に第１の導電膜を堆積形成して当該第１の導
電膜内に前記段差構造部を埋め込む第３の工程と、前記
溝部の周囲の前記半導体基板をストッパーとして当該半
導体基板の表面が露出するまで前記第１の導電膜を研磨
する第４の工程と、前記第１の導電膜をパターニングし
て、前記溝部内の前記底面上及び前記段差構造部上に前
記第１の導電膜からなる所定のパターンを形成する第５
の工程とを含む。
【００７４】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、化学機械研磨に
より前記第１の導電膜を研磨する。
【００７５】本発明の半導体装置の製造方法の一態様例
においては、前記第３の工程において、前記第１の導電
膜を多結晶シリコン膜とし、前記第４の工程において、
研磨された前記第１の導電膜の表面に高融点金属からな
るシリサイド層を形成し、前記第１の導電膜及び前記シ
リサイド層からなるポリサイド層を形成する。
【００７６】本発明の半導体装置の製造方法は、半導体
基板上の素子分離領域に素子分離構造を形成する工程
と、前記素子分離構造により囲まれて画定された素子形
成領域の前記半導体基板の表面に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜を含む前記半導体基板の全
面に前記素子分離構造を埋め込む膜厚に第１の導電膜を
形成する工程と、前記素子分離構造の上に所定膜厚の前
記第１の導電膜が残り且つ前記第１の導電膜の表面が平
坦化されるように前記第１の導電膜を研磨する工程と、
平坦化された前記第１の導電膜の上に第２の絶縁膜を形
成する工程と、前記第２の絶縁膜及び前記第１の導電膜
をパターニングして、前記素子形成領域上及び前記素子
分離構造上に前記第２の絶縁膜及び前記第１の導電膜か
らなるパターンを形成する工程と、前記パターンの少な
くとも前記第１の導電膜の側面に第３の絶縁膜を形成す
るとともに、前記パターン間の前記第１の絶縁膜を除去
する工程と、前記第１の絶縁膜が除去された前記パター
ン間を含む前記半導体基板上の全面に前記パターン間を
埋め込む膜厚に第２の導電膜を形成する工程と、前記パ
ターンの前記第２の絶縁膜が露出するまで前記第２の導
電膜を研磨する工程とを含む。
【００７７】本発明の半導体装置の製造方法の一態様例
においては、前記第１及び第２の導電膜を化学機械研磨
により研磨する。
【００７８】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【００７９】本発明の半導体装置の製造方法は、半導体
基板上の素子分離領域に素子分離構造を形成する工程
と、前記素子分離構造により囲まれて画定された素子形
成領域の前記半導体基板の表面に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜を含む前記半導体基板の全
面に前記素子分離構造を埋め込む膜厚に第１の導電膜を
形成する工程と、前記素子分離構造をストッパーとして
用いて前記第１の導電膜の表面が平坦化されるように前
記第１の導電膜を研磨する工程と、前記素子分離構造を
含む前記半導体基板の全面に第２の導電膜を形成する工
程と、前記第２の導電膜の上に第２の絶縁膜を形成する
工程と、前記第２の絶縁膜並びに前記第１及び第２の導
電膜をパターニングして、前記素子形成領域上及び前記
素子分離構造上に前記第２の絶縁膜並びに前記第１及び
第２の導電膜からなるパターンを形成する工程と、前記
パターンの少なくとも前記第１及び第２の導電膜の側面
に第３の絶縁膜を形成するとともに、前記パターン間の
前記第１の絶縁膜を除去する工程と、前記第１の絶縁膜
が除去された前記パターン間を含む前記半導体基板上の
全面に前記パターン間を埋め込む膜厚に第３の導電膜を
形成する工程と、前記パターンの前記第２の絶縁層が露
出するまで前記第３の導電膜を研磨する工程とを含む。
【００８０】本発明の半導体装置の製造方法の一態様例
においては、前記第１及び第３の導電膜を化学機械研磨
により研磨する。
【００８１】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【００８２】本発明の半導体装置の製造方法は、ゲー
ト、ソース及びドレインを有するトランジスタを備えた
半導体装置の製造方法であって、前記ゲートを絶縁膜で
覆う工程と、前記ソース又は前記ドレインの引き出し電
極の一部を構成する導電膜を前記絶縁膜の上方まで覆う
ように形成する工程と、前記導電膜を前記絶縁膜の上部
が露出するまで研磨する工程とを含む。
【００８３】本発明の半導体装置の製造方法の一態様例
においては、前記導電膜を化学機械研磨により研磨す
る。
【００８４】本発明の半導体装置の製造方法は、半導体
基板上の素子分離領域に形成された素子分離構造により
囲まれて画定された素子形成領域の前記半導体基板の表
面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
を含む前記半導体基板の全面に前記素子分離構造を埋め
込む膜厚に第１の導電膜を形成する工程と、前記素子分
離構造の上に所定膜厚の前記第１の導電膜が残り且つ前
記第１の導電膜の表面が平坦化されるように前記第１の
導電膜の一部を除去する工程と、平坦化された前記第１
の導電膜の上に耐酸性を有する第２の絶縁膜を形成する
工程と、前記第２の絶縁膜の上に第３の絶縁膜を形成す
る工程と、前記第２及び第３の絶縁膜並びに前記第１の
導電膜をパターニングして、前記素子形成領域上及び前
記素子分離構造上に前記第２及び第３の絶縁膜並びに前
記第１の導電膜からなるパターンを形成する工程と、前
記パターンの少なくとも前記第１の導電膜の側面に耐酸
性を有する第４の絶縁膜を形成するとともに、前記パタ
ーン間の前記第１の絶縁膜を除去する工程と、前記パタ
ーンの前記第３の絶縁膜を酸性溶液を用いて洗浄して前
記第３の絶縁膜の幅を狭くする工程と、前記第１の絶縁
膜が除去された前記パターン間を含む前記半導体基板上
の全面に前記パターンを埋め込む膜厚に第２の導電膜を
形成する工程と、前記パターンの前記第３の絶縁膜が露
出するまで前記第２の導電膜を研磨する工程とを含む。
【００８５】本発明の半導体装置の製造方法の一態様例
においては、前記第１及び第２の導電膜を化学機械研磨
により研磨する。
【００８６】本発明の半導体装置の製造方法の一態様例
においては、前記パターンの前記第３の絶縁膜が露出す
るまで前記第２の導電膜を研磨した後に、前記第２の導
電膜及び前記第３の絶縁膜の上に第５の絶縁膜を形成す
る工程と、前記第５の絶縁膜を穿って前記第２の導電膜
の表面の一部を露出させるように開孔を形成する工程
と、前記第５の絶縁膜の上に第３の導電膜を形成して前
記開孔内を充填させる工程とを更に含む。
【００８７】本発明の半導体装置の製造方法の一態様例
においては、前記第２の導電膜を多結晶シリコン膜と
し、前記パターンの前記第３の絶縁膜が露出するまで前
記第２の導電膜を研磨した後、少なくとも前記第５の絶
縁膜を形成する前に、前記第２の導電膜に熱処理を施し
て前記半導体基板内に前記第２の導電膜を介して不純物
を拡散させて前記パターンの両側の前記半導体基板の表
面領域に一対の不純物拡散層を形成する工程を更に含
む。
【００８８】本発明の半導体装置の製造方法の一態様例
においては、前記第２及び第３の絶縁膜並びに前記第１
の導電膜からなる前記パターンを形成する工程時から、
少なくとも前記第３の絶縁膜を洗浄する工程を終了させ
るまでの間に、前記パターン間に存する前記第１の絶縁
膜を除去する工程を更に含む。
【００８９】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【００９０】本発明の半導体装置の製造方法は、半導体
基板上の素子分離領域に形成された素子分離構造により
囲まれて画定された素子形成領域の前記半導体基板の表
面に第１の絶縁膜を形成する工程と、前記第１の絶縁膜
を含む前記半導体基板の全面に前記素子分離構造を埋め
込む膜厚に第１の導電膜を形成する工程と、前記素子分
離構造をストッパーとして用いて前記第１の導電膜の表
面が平坦化されるように前記第１の導電膜を研磨する工
程と、前記素子分離構造を含む前記半導体基板の全面に
第２の導電膜を形成する工程と、前記第２の導電膜の上
に耐酸性を有する第２の絶縁膜を形成する工程と、前記
第２の絶縁膜の上に第３の絶縁膜を形成する工程と、前
記第２及び第３の絶縁膜並びに前記第１及び第２の導電
膜をパターニングして、前記素子形成領域上及び前記素
子分離構造上に前記第２及び第３の絶縁膜並びに前記第
１及び第２の導電膜からなるパターンを形成する工程
と、前記パターンの少なくとも前記第１及び第２の導電
膜の側面に耐酸性を有する第４の絶縁膜を形成するとと
もに、前記パターン間の前記第１の絶縁膜を除去する工
程と、前記パターンの前記第３の絶縁膜を酸性溶液を用
いて洗浄して前記第３の絶縁膜の幅を狭くする工程と、
前記第１の絶縁膜が除去された前記パターン間を含む前
記半導体基板上の全面に前記パターンを埋め込む膜厚に
第３の導電膜を形成する工程と、前記パターンの前記第
３の絶縁層が露出するまで前記第３の導電膜を研磨する
工程とを含む。
【００９１】本発明の半導体装置の製造方法の一態様例
においては、前記第１及び第３の導電膜を化学機械研磨
により研磨する。
【００９２】本発明の半導体装置の製造方法の一態様例
においては、前記パターンの前記第３の絶縁膜が露出す
るまで前記第３の導電膜を研磨した後に、前記第３の導
電膜及び前記第３の絶縁膜の上に第５の絶縁膜を形成す
る工程と、前記第５の絶縁膜を穿って前記第３の導電膜
の表面の一部を露出させるように開孔を形成する工程
と、前記第５の絶縁膜の上に第４の導電膜を形成して前
記開孔内を充填させる工程とを更に含む。
【００９３】本発明の半導体装置の製造方法の一態様例
においては、前記第２及び第３の絶縁膜並びに前記第１
及び第２の導電膜からなる前記パターンを形成する工程
時から、少なくとも前記第３の絶縁膜を洗浄する工程を
終了させるまでの間に、前記パターン間に存する前記第
１の絶縁膜を除去する工程を更に含む。
【００９４】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【００９５】本発明の半導体装置の製造方法は、半導体
基板上に第１の絶縁膜を介して第１の導電膜をパターン
形成し、この第１の導電膜を覆うように前記第１の絶縁
膜を形成して前記第１の絶縁膜内に前記第１の導電膜を
埋め込んで、前記半導体基板上に素子形成領域を画定す
る素子分離構造を形成する第１の工程と、前記素子形成
領域の半導体基板上に第２の絶縁膜を形成する第２の工
程と、隣接する前記素子分離構造間の前記半導体基板上
に第２の絶縁膜を介して第２の導電膜を充填形成する第
３の工程と、前記素子分離構造上及び前記第２の導電膜
上の全面に第３の絶縁膜及び第３の導電膜を順次堆積形
成する第４の工程と、前記第３の導電膜、前記第３の絶
縁膜、前記第２の導電膜及び前記第２の絶縁膜をパター
ニングして、前記第３の導電膜及び前記第３の絶縁膜を
帯状に形成するとともに、隣接する前記第３の導電膜間
に存する前記第２の導電膜及び前記第２の絶縁膜を除去
する第５の工程とを含む。
【００９６】本発明の半導体装置の製造方法の一態様例
においては、前記第３の工程において、前記素子分離構
造上及び前記第２の絶縁膜上の全面に前記第２の導電膜
を堆積形成し、この第２の導電膜を前記素子分離構造の
前記第１の絶縁膜をストッパーとして表面研磨して、前
記素子分離構造間に前記第２の導電膜を充填形成する。
【００９７】本発明の半導体装置の製造方法の一態様例
においては、前記第３の工程において、前記第２の導電
膜を化学機械研磨により研磨する。
【００９８】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記第３の導電
膜を多結晶シリコン膜として、当該第３の導電膜の表面
に高融点金属からなるシリサイド層を形成し、前記第３
の導電膜及び前記シリサイド層からなるポリサイド層を
形成し、前記第５の工程において、前記ポリサイド層、
前記第３の絶縁膜、前記第２の導電膜及び前記第２の絶
縁膜をパターニングして、前記ポリサイド層及び前記第
３の絶縁膜を帯状に形成するとともに、隣接する前記ポ
リサイド層間に存する前記第２の導電膜及び前記第２の
絶縁膜を除去する。
【００９９】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、第３の導電膜の
形成後に前記第３の導電膜上に第４の絶縁膜を堆積形成
するとともに、前記第５の工程において、前記第４の絶
縁膜、前記第３の導電膜、前記第３の絶縁膜、前記第２
の導電膜及び前記第２の絶縁膜をパターニングして、前
記第４の絶縁膜、前記第３の導電膜及び前記第３の絶縁
膜を帯状に形成し、前記第５の工程の後に、少なくとも
前記第２の導電膜、前記第３の絶縁膜及び前記第３の導
電膜の側面に第５の絶縁膜を形成する第６の工程と、隣
接する前記第５の絶縁膜間の前記半導体基板上に第４の
導電膜を充填形成する第７の工程とを更に含む。
【０１００】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、前記第３の導電
膜を多結晶シリコン膜として、当該第３の導電膜の表面
に高融点金属からなるシリサイド層を形成して前記第３
の導電膜及び前記シリサイド層をポリサイド層とし、こ
のポリサイド層上に前記第４の絶縁膜を形成し、前記第
５の工程において、前記第４の絶縁膜、前記ポリサイド
層、前記第３の絶縁膜、前記第２の導電膜及び前記第２
の絶縁膜をパターニングして、前記ポリサイド層及び前
記第３の絶縁膜を帯状に形成するとともに、隣接する前
記ポリサイド層間に存する前記第２の導電膜及び前記第
２の絶縁膜を除去し、前記第６の工程において、少なく
とも前記第２の導電膜、前記第３の絶縁膜及び前記ポリ
サイド層の側面に前記第５の絶縁膜を形成する。
【０１０１】本発明の半導体装置の製造方法の一態様例
においては、前記第７の工程において、前記第５の絶縁
膜上を含む前記半導体基板の全面に前記第４の導電膜を
堆積形成し、この第４の導電膜を前記第４の絶縁膜をス
トッパーとして表面研磨して、隣接する前記第５の絶縁
膜間に前記第４の導電膜を充填形成する。
【０１０２】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【０１０３】本発明の半導体装置の製造方法は、段差構
造を有する半導体基板上の前記段差構造の非形成領域に
第１の絶縁膜を形成する工程と、前記段差構造上を含む
全面に第１の導電膜を形成する工程と、前記段差構造の
上面をストッパーとして用いて前記第１の導電膜の表面
が平坦化されるように前記第１の導電膜を研磨する工程
と、平坦化された前記第１の導電膜をパターニングして
前記非形成領域に所定形状に前記第１の導電膜を残す工
程と、前記第１の導電膜の両側の前記半導体基板の表面
領域に第１の不純物を導入して一対の第１の拡散層を形
成する工程と、前記段差構造上及び前記第１の導電膜上
を含む全面に第２の絶縁膜を形成する工程と、前記第１
の導電膜の上面をストッパーとして用いて前記第２の絶
縁膜の表面が平坦化されるように前記第２の絶縁膜を研
磨する工程と、前記第１の導電膜の上面を熱酸化させて
第３の絶縁膜を形成する工程と、前記第３の絶縁膜上を
含む前記第２の絶縁膜上に第２の導電膜をパターン形成
する工程と、前記第３の絶縁膜の上方に位置する前記第
２の導電膜上の所定部位を除き、前記所定部位の両側の
前記第２の導電膜に第２の不純物を導入して一対の第２
の拡散層を形成する工程とを含む。
【０１０４】本発明の半導体装置の製造方法の一態様例
においては、前記第１の導電膜及び前記第２の絶縁膜を
それぞれ化学機械研磨により研磨する。
【０１０５】本発明の半導体装置の製造方法の一態様例
においては、前記第１の導電膜上にシリサイド層が形成
され、前記第１の導電膜及び前記シリサイド層からなる
ポリサイド層が形成される。
【０１０６】本発明の半導体装置の製造方法は、段差構
造を有する半導体基板上の前記段差構造の非形成領域に
第１の絶縁膜を形成する工程と、前記段差構造上を含む
全面に第１の導電膜を形成する工程と、前記段差構造の
上面をストッパーとして用いて前記第１の導電膜の表面
が平坦化されるように前記第１の導電膜を研磨する工程
と、平坦化された前記第１の導電膜上に第２の導電膜を
形成する工程と、前記第１及び第２の導電膜を所定形状
にパターニングし、前記段差構造の前記非形成領域には
前記第１及び第２の導電膜を残すとともに、前記段差構
造上には前記第２の導電膜のみを残す工程と、前記第１
及び第２の導電膜の両側の前記半導体基板の表面領域に
第１の不純物を導入して一対の第１の拡散層を形成する
工程と、前記段差構造上及び前記第２の導電膜上を含む
全面に第２の絶縁膜を形成する工程と、前記第２の導電
膜の上面をストッパーとして用いて前記第２の絶縁膜の
表面が平坦化されるように前記第２の絶縁膜を研磨する
工程と、前記第２の導電膜の上面を熱酸化させて第３の
絶縁膜を形成する工程と、前記第３の絶縁膜上を含む前
記第２の絶縁膜上に第３の導電膜をパターン形成する工
程と、前記第３の絶縁膜の上方に位置する前記第３の導
電膜上の所定部位を除き、前記所定部位の両側の前記第
３の導電膜に第２の不純物を導入して一対の第２の拡散
層を形成する工程とを含む。
【０１０７】本発明の半導体装置の製造方法の一態様例
においては、前記第１の導電膜及び前記第２の絶縁膜を
それぞれ化学機械研磨により研磨する。
【０１０８】本発明の半導体装置の製造方法は、共通の
ゲートを有し、第１のトランジスタ及び第２のソース及
び第２のドレインをもつ第２のトランジスタを備えてな
る半導体装置の製造方法であって、半導体基板上に第１
のゲート絶縁膜を介して前記ゲートをパターン形成した
後、前記ゲートの両側の前記半導体基板の表面領域に第
１の不純物を導入して第１のソース及び第１のドレイン
を形成して、前記第１のトランジスタを構成する工程
と、前記第１のトランジスタを覆うように層間絶縁膜を
形成し、前記ゲートをストッパーとして前記層間絶縁膜
の表面が平坦化されるように前記層間絶縁膜を研磨する
工程と、露出した前記ゲートの上面を熱酸化して第２の
ゲート絶縁膜を形成する工程と、前記第２のゲート絶縁
膜上を含む前記層間絶縁膜上に導電膜をパターン形成
し、前記第２のゲート絶縁膜の上方に位置する前記導電
膜の部位をマスクした状態で、前記導電膜に第２の不純
物を導入して第２のソース及び第２のドレインを形成し
て、第２のトランジスタを構成する工程とを含む。
【０１０９】本発明の半導体装置の製造方法の一態様例
においては、前記層間絶縁膜を化学機械研磨により研磨
する。
【０１１０】本発明の半導体装置の製造方法は、共通の
ゲートを有し、第１のトランジスタ及び第２のソース及
び第２のドレインをもつ第２のトランジスタを備えてな
る半導体装置の製造方法であって、半導体基板上に素子
活性領域を画定する素子分離構造を形成する工程と、前
記素子活性領域の表面に第１のゲート酸化膜を形成する
工程と、前記素子分離構造上を含む全面に第１の導電膜
を形成する工程と、前記素子活性領域では前記第１のゲ
ート絶縁膜を介して所定形状となるように、前記素子分
離構造上ではその上方の部位が残るように前記第１の導
電膜をパターニングして、前記ゲートを形成する工程
と、前記素子活性領域において、前記ゲートの両側の前
記半導体基板の表面領域に第１の不純物を導入して第１
のソース及び第１のドレインを形成して、前記第１のト
ランジスタを構成する工程と、前記第１のトランジスタ
を覆うように層間絶縁膜を形成し、前記ゲートをストッ
パーとして前記層間絶縁膜の表面が平坦化されるように
前記層間絶縁膜を研磨する工程と、露出した前記ゲート
の上面を熱酸化して第２のゲート絶縁膜を形成する工程
と、前記第２のゲート絶縁膜上を含む前記層間絶縁膜上
に第２の導電膜をパターン形成し、前記第２のゲート絶
縁膜の上方に位置する前記第２の導電膜の部位をマスク
した状態で、前記導電膜に第２の不純物を導入して第２
のソース及び第２のドレインを形成して、第２のトラン
ジスタを構成する工程とを含む。
【０１１１】本発明の半導体装置の製造方法の一態様例
においては、前記層間絶縁膜を化学機械研磨により研磨
する。
【０１１２】本発明の半導体装置の製造方法の一態様例
においては、前記ゲートの表面に高融点金属からなるシ
リサイド層が形成される。
【０１１３】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【０１１４】本発明の半導体装置の製造方法は、半導体
基板上に、第１の絶縁膜及び第１の導電膜を順次形成す
る第１の工程と、前記第１の導電膜、前記第１の絶縁膜
及び前記半導体基板をパターニングして、前記第１の導
電膜から前記半導体基板の所定の深さに達する溝を形成
する第２の工程と、前記溝の内壁面を覆うように全面に
第２の絶縁膜を形成する第３の工程と、前記溝内を含む
全面に第３の絶縁膜を形成する第４の工程と、前記第３
の絶縁膜を平坦化するように前記第１の導電膜が露出す
るまで前記第３の絶縁膜を研磨して、前記第３の絶縁膜
を前記溝内に充填させる第５の工程と、平坦化された前
記第３の絶縁膜上を含む全面に第２の導電膜及び第４の
絶縁膜を順次形成する第６の工程と、前記第４の絶縁
膜、前記第２の導電膜、前記第１の導電膜及び前記第１
の絶縁膜をパターニングして、前記半導体基板上の少な
くとも前記溝の非形成領域に所定形状に前記第１の絶縁
膜、前記第１の導電膜、前記第２の導電膜及び前記第４
の絶縁膜からなるパターンを形成する第７の工程と、少
なくとも前記第１及び第２の導電膜の側面に第５の絶縁
膜を形成する第８の工程と、前記第５の絶縁膜を介した
隣接する前記第１及び第２の導電膜間を含む全面に第３
の導電膜を形成する第９の工程と、前記第３の導電膜を
平坦化するように前記第４の絶縁膜が露出するまで前記
第３の導電膜を研磨して、隣接する前記第１及び第２の
導電膜間に前記第５の絶縁膜を介して前記第３の導電膜
を充填させる第１０の工程とを含む。
【０１１５】本発明の半導体装置の製造方法は、半導体
基板の表面に第１のゲート絶縁膜を形成する第１の工程
と、前記第１のゲート絶縁膜上に第１のゲートをパター
ン形成する第２の工程と、前記第１のゲートの両側の前
記半導体基板の表面領域に第１の不純物を導入して一対
の第１の不純物拡散層を形成する第３の工程と、前記第
１のゲートを覆うように層間絶縁膜を形成し、前記層間
絶縁膜の表面が平坦化されるように前記層間絶縁膜を研
磨する第４の工程と、前記層間絶縁膜上に導電膜をパタ
ーン形成する第５の工程と、前記導電膜の表面に第２の
ゲート絶縁膜を形成する第６の工程と、前記第２のゲー
ト絶縁膜上に第２のゲートをパターン形成する第７の工
程と、前記第２のゲートの両側の前記導電膜の表面領域
に第２の不純物を導入して一対の第２の不純物拡散層を
形成する第８の工程とを含む。
【０１１６】本発明の半導体装置の製造方法は、半導体
基板上に素子活性領域を画定する素子分離構造を形成す
る第１の工程と、前記素子活性領域の表面に第１のゲー
ト絶縁膜を形成する第２の工程と、前記素子分離構造上
を含む全面に第１の導電膜を形成する第３の工程と、前
記素子活性領域では前記第１のゲート絶縁膜を介して所
定形状となるように、前記素子分離構造上ではその上方
の部位が残るように前記第１の導電膜をパターニングし
て、第１のゲートをそれぞれ形成する第４の工程と、前
記素子活性領域において、前記第１のゲートの両側の前
記半導体基板の表面領域に第１の不純物を導入して一対
の第１の不純物拡散層を形成する第５の工程と、前記第
１のゲートを覆うように層間絶縁膜を形成し、前記層間
絶縁膜の表面が平坦化されるように前記層間絶縁膜を研
磨する第６の工程と、前記第２のゲート絶縁膜上を含む
前記層間絶縁膜上に第２の導電膜をパターン形成する第
７の工程と、前記第２の導電膜の表面に第２のゲート絶
縁膜を形成する第８の工程と、前記第２のゲート絶縁膜
上に第３の導電膜を形成し、前記第３の導電膜をパター
ニングして第２のゲートを形成する第９の工程と、前記
第２のゲートの両側の前記導電膜の表面領域に第２の不
純物を導入して一対の第２の不純物拡散層を形成する第
１０の工程とを含む。
【０１１７】本発明の半導体装置の製造方法の一態様例
においては、前記層間絶縁膜を化学機械研磨により研磨
する。
【０１１８】本発明の半導体装置の製造方法は、半導体
基板上に絶縁膜を形成する工程と、前記絶縁膜に前記半
導体基板の表面の一部を露出させる開孔を形成する工程
と、前記開孔を埋め込むように前記絶縁膜上に第１の導
電膜を形成する工程と、前記第１の導電膜の表面を研磨
して平坦化させる工程と、平坦化された前記第１の導電
膜上に誘電体膜及び第２の導電膜を順次形成する工程
と、前記第２の導電膜、前記誘電体膜及び前記第１の導
電膜を同時にキャパシタ形状にパターニングする工程
と、キャパシタ形状とされた前記第２の導電膜、前記誘
電体膜及び前記第１の導電膜を被うように絶縁膜を形成
する工程と、前記第２の導電膜をストッパーとして、前
記第２の導電膜の表面が露出するまで前記絶縁膜を研磨
して平坦化する工程とを含む。
【０１１９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の導電膜及び前記絶縁膜の表面を
化学機械研磨により平坦化する。
【０１２０】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【０１２１】本発明の半導体装置の製造方法は、半導体
基板上の素子分離領域に素子分離構造を形成する工程
と、前記素子分離構造により囲まれて画定された素子形
成領域の前記半導体基板の表面に第１の絶縁膜を形成す
る工程と、前記第１の絶縁膜を含む前記半導体基板の全
面に前記素子分離構造を埋め込む膜厚に第１の導電膜を
形成する工程と、前記素子分離構造をストッパーとして
用いて前記第１の導電膜の表面が平坦化されるように前
記第１の導電膜を研磨する工程と、前記素子分離構造を
含む前記半導体基板の全面に高融点金属からなる下地膜
を形成する工程と、前記下地膜の上にシリサイド膜を形
成する工程と、前記シリサイド膜上に第２の絶縁膜を形
成する工程と、前記第２の絶縁膜、前記シリサイド膜、
前記下地膜及び前記第１の導電膜をパターニングして、
前記素子形成領域上及び前記素子分離構造上に前記第１
の導電膜、前記下地膜、前記シリサイド膜及び前記第２
の絶縁膜からなるパターンを形成する工程とを含む。
【０１２２】本発明の半導体装置の製造方法の一態様例
においては、前記パターンの少なくとも前記第１の導電
膜、前記下地膜及び前記シリサイド膜の側面に第３の絶
縁膜を形成するとともに、前記パターン間の前記第１の
絶縁膜を除去する工程と、前記第１の絶縁膜が除去され
た前記パターン間を含む前記半導体基板上の全面に前記
パターン間を埋め込む膜厚に第２の導電膜を形成する工
程と、前記パターンの前記第２の絶縁膜が露出するまで
前記第２の導電膜を研磨する工程とを更に含む。
【０１２３】本発明の半導体装置の製造方法の一態様例
においては、前記第１及び第２の導電膜を化学機械研磨
により研磨して平坦化する。
【０１２４】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【０１２５】本発明の半導体装置の情報の消去方法は、
半導体基板上に素子活性領域を画定する素子分離構造で
あって、第１の絶縁膜内に第１の導電膜が埋設されてな
る素子分離構造と、隣接する前記素子分離構造間の前記
素子活性領域で第２の絶縁膜を介して前記素子分離構造
間を充填するとともに、前記素子活性領域で島状に形成
されてなる第２の導電膜と、前記第２の導電膜上に第３
の絶縁膜を介して前記第２の導電膜と対向する第３の導
電膜とを含み、前記第２の導電膜が、前記第３の絶縁膜
を介して前記第３の導電膜と容量結合するとともに、前
記第１の導電膜と前記第１の絶縁膜の側面部位を介して
容量結合する半導体装置を用いて、前記第１の導電膜に
負値の第１の電圧を、前記第３の導電膜に前記第１の電
圧に比して高い第２の電圧をそれぞれ印加して、前記第
２の導電膜に所定電荷を蓄積させることにより、前記第
３の導電膜からみたしきい値を正方向にシフトさせて情
報を消去するステップを含む。
【０１２６】本発明の半導体装置の製造方法は、半導体
基板上の素子分離領域に非ＬＯＣＯＳ絶縁デバイス分離
ブロックを形成する工程と、前記非ＬＯＣＯＳ絶縁デバ
イス分離ブロックにより囲まれて画定された素子形成領
域の前記半導体基板の表面に第１の絶縁膜を形成する工
程と、前記第１の絶縁膜を含む前記半導体基板の全面に
前記非ＬＯＣＯＳ絶縁デバイス分離ブロックを埋め込む
膜厚に第１の導電膜を形成する工程と、前記非ＬＯＣＯ
Ｓ絶縁デバイス分離ブロックをストッパーとして用いて
前記第１の導電膜の表面が平坦化されるように前記第１
の導電膜を研磨する工程と、前記非ＬＯＣＯＳ絶縁デバ
イス分離ブロックを含む前記半導体基板の全面に高融点
金属からなる下地膜を形成する工程と、前記下地膜の上
にシリサイド膜を形成する工程と、前記シリサイド膜上
に第２の絶縁膜を形成する工程と、前記第２の絶縁膜、
前記シリサイド膜、前記下地膜及び前記第１の導電膜を
パターニングして、前記素子形成領域上及び前記非ＬＯ
ＣＯＳ絶縁デバイス分離ブロック上に前記第１の導電
膜、前記下地膜、前記シリサイド膜及び前記第２の絶縁
膜からなるパターンを形成する工程とを含む。
【０１２７】本発明の半導体装置の製造方法の一態様例
においては、前記パターンの少なくとも前記第１の導電
膜、前記下地膜及び前記シリサイド膜の側面に第３の絶
縁膜を形成するとともに、前記パターン間の前記第１の
絶縁膜を除去する工程と、前記第１の絶縁膜が除去され
た前記パターン間を含む前記半導体基板上の全面に前記
パターン間を埋め込む膜厚に第２の導電膜を形成する工
程と、前記パターンの前記第２の絶縁膜が露出するまで
前記第２の導電膜を研磨する工程とを更に含む。
【０１２８】本発明の半導体装置の製造方法の一態様例
においては、前記シリサイド膜がタングステンシリサイ
ド膜である。
【０１２９】本発明の半導体装置の製造方法の一態様例
においては、前記第１の導電膜を化学機械研磨により研
磨して平坦化する。
【０１３０】本発明の半導体装置の製造方法の一態様例
においては、前記第２の導電膜を化学機械研磨により研
磨して平坦化する。
【０１３１】本発明の半導体装置の製造方法の一態様例
においては、前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
クが、トレンチ型の素子分離構造である。
【０１３２】本発明の半導体装置は、半導体基板上の素
子分離構造により画定された素子活性領域に、ゲート、
ソース及びドレインを備えたトランジスタが形成されて
なる半導体装置であって、前記ゲートが絶縁膜で覆われ
てなるゲート構造が、前記素子分離構造上に跨がるよう
に前記素子活性領域上に少なくとも２つ形成されている
とともに、隣接する前記ゲート構造間を充填する引き出
し電極が形成されており、前記ゲート構造の上面が前記
素子分離構造上から前記素子活性領域上にかけて略等し
い高さに平坦化されているとともに、前記絶縁膜の上面
と前記引き出し電極の上面とが略等しい高さに平坦化さ
れている。
【０１３３】本発明の半導体装置の一態様例において
は、前記ゲートの上面、前記絶縁膜の上面及び前記引き
出し電極の上面が化学機械研磨により平坦化されてい
る。
【０１３４】本発明の半導体装置の一態様例において
は、前記素子分離構造が、シールドゲート絶縁膜を介し
てパターン形成されたシールドプレート電極と、前記シ
ールドプレート電極を覆うキャップ絶縁膜とを有し、前
記半導体基板の前記シールドプレート電極の下部に位置
する部位を所定電位に固定するフィールドシールド素子
分離構造である。
【０１３５】本発明の半導体装置の一態様例において
は、前記素子分離構造が、トレンチ型の素子分離構造で
ある。
【０１３６】本発明の半導体装置の一態様例において
は、前記ゲート上に形成されたキャップ絶縁膜の上面と
前記引き出し電極の上面とが略等しい高さに平坦化され
ている。
【０１３７】本発明の半導体装置は、半導体基板の表面
から所定の高さに形成されたシリコン膜からなる第１の
段差構造部と、前記第１の段差構造部上及び前記半導体
基板上にそれぞれ形成され、前記半導体基板上では素子
活性領域を画定するフィールド酸化膜として機能する第
２の段差構造部と、少なくとも前記半導体基板上の前記
第２の段差構造部上に跨がるように前記素子活性領域上
にパターン形成された導電膜とを含み、前記導電膜の上
面は、平坦化されており、各々略等しい高さとされてい
る。
【０１３８】本発明の半導体装置の一態様例において
は、前記導電膜の上面が化学機械研磨されて平坦化され
ている。
【０１３９】本発明の半導体装置の一態様例において
は、前記第１の段差構造部が前記半導体基板のスクライ
ブ線領域上に形成されている。
【０１４０】本発明の半導体装置の製造方法は、半導体
基板上にシリコン膜をパターン形成する第１の工程と、
前記シリコン膜上及び前記半導体基板上にフィールド酸
化を施して、それぞれフィールド酸化膜を形成する第２
の工程と、前記シリコン膜上の前記フィールド酸化膜を
含む前記半導体基板の全面に導電膜を堆積形成し、前記
導電膜内に前記各フィールド酸化膜を埋め込む第３の工
程と、前記シリコン膜上の前記フィールド酸化膜をスト
ッパーとして前記シリコン膜上の前記フィールド酸化膜
の表面が露出するまで前記導電膜を研磨する第４の工程
と、前記導電膜をパターニングして、前記半導体基板上
及び前記半導体基板に形成された前記フィールド酸化膜
上に前記導電膜からなる所定のパターンを形成する第５
の工程とを含む。
【０１４１】本発明の半導体装置の製造方法の一態様例
においては、前記第４の工程において、化学機械研磨に
より前記導電膜を研磨する。
【０１４２】本発明の半導体装置の製造方法の一態様例
においては、前記第１の工程において、前記シリコン膜
を前記半導体基板のスクライブ線領域上に形成する。
【０１４３】
【作用】本発明の半導体装置の製造方法においては、先
ず、第１の工程にて基準層（例えば半導体基板）上に第
１の絶縁膜をパターン形成する。この第１の絶縁膜とし
ては、例えば基準層を半導体基板とした場合には当該半
導体基板の表面領域にウェルを形成する際に半導体基板
上にパターン形成する絶縁層を兼用すればよい。この場
合には、第１の絶縁膜は半導体基板のスクライブ線を含
む領域に形成されることになる。続いて、第２の工程に
て、基準層上に段差構造部（例えば素子分離構造）を形
成することを利用して、基準層上とともに第１の絶縁膜
上にも段差構造部を形成する。続いて、第３の工程にて
各段差構造部を埋め込むように第１の導電膜を堆積形成
した後、第４の工程にて、第１の絶縁膜上の段差構造部
をストッパーとして当該段差構造部の表面が露出するま
で第１の導電膜を研磨し、第１の導電膜の上面を第１の
絶縁膜上の段差構造部の上面と等しくさせる。このと
き、各段差構造部を覆う導電膜は第１の導電膜の１層か
らなる。そして、第５の工程にて、フォトリソグラフィ
ーによりレジストを用いて第１の導電膜のパターンを形
成する際に、第１の導電膜の周囲には段差部が存しない
ため、段差部に起因するレジストの細り等の不都合が生
じることなく、しかも第１の導電膜が１層の導電膜であ
るため、容易且つ確実に所望形状にパターニングするこ
とができる。
【０１４４】更に、本発明の半導体装置の製造方法にお
いては、前記基準層を半導体基板とし、第１の絶縁膜を
半導体基板のスクライブ線領域上に形成することによ
り、通常では半導体素子の形成に寄与しないスクライブ
線領域を利用して多結晶シリコン膜を平坦化し、この平
坦化された多結晶シリコン膜をパターニングする。従っ
て、パターニングの際に周囲に段差が存しないため、レ
ジストの細り等の不都合が防止され、容易且つ確実に所
望形状のゲート電極をパターン形成することができる。
【０１４５】本発明の半導体装置の製造方法において
は、先ず、上述した特開平６−２１０５４号公報及び特
開平８−３４９８２６号公報に開示されたと同様の手法
を用いて、素子形成領域と素子分離領域とで高さの揃っ
た例えばゲート電極配線となる第２の絶縁膜及び第１の
導電膜（又は第１及び第２の導電膜）のパタ−ンを形成
する。続いて、このパタ−ンを埋め込むように全面に形
成した例えばパッド多結晶シリコン膜となる第２の導電
膜（又は第３の導電膜）を、当該パタ−ンのキャップ絶
縁膜である第２の絶縁膜をストッパーとしてこの第２の
絶縁膜が露出するまで研磨することにより、例えばゲー
ト電極配線である当該パタ−ンの上で確実に分断された
例えばパッド多結晶シリコン膜である第２の導電膜（又
は第３の導電膜）のパタ−ンを形成することができる。
【０１４６】このように、本発明の半導体装置の製造方
法においては、例えばパッド多結晶シリコン膜である第
２の導電膜（又は第３の導電膜）を例えばゲート電極配
線である第２の絶縁膜及び第１の導電膜（又は第１及び
第２の導電膜）のパタ−ンの上で分断する際にフォトリ
ソグラフィーを用いないので、例えばゲート電極配線で
ある第２の絶縁膜及び第１の導電膜（又は第１及び第２
の導電膜）のパターンの幅寸法をフォトリソグラフィー
における実質的な露光限界まで狭めることが可能とな
る。
【０１４７】本発明の半導体装置の製造方法において
は、第２及び第３の絶縁膜並びに第１の導電膜（又は、
第２及び第３の絶縁膜並びに第１及び第２の導電膜）か
らなり、例えばゲート電極配線となるパターンを形成し
た後に、このパターンのうち少なくとも第１の導電膜
（又は第１及び第２の導電膜）の部分の側壁に第４の絶
縁膜を形成する。このとき、第１の導電膜（又は第１及
び第２の導電膜）の部分は第２及び第４の絶縁膜で囲ま
れたかたちとされる。続いて、このパターンのうちの第
２の絶縁膜の上に存する第３の絶縁膜を酸性溶液を用い
て洗浄してこの第３の絶縁膜の幅を第２の絶縁膜及び第
１の導電膜（又は、第２の絶縁膜並びに第１及び第２の
導電膜）の幅より狭くする。しかる後、第１の絶縁膜が
除去されたパターン間を含む半導体基板上の全面にこの
パターンを埋め込む膜厚に例えばパッド多結晶シリコン
膜となる第２の導電膜（又は第３の導電膜）を形成し、
このパターンの第３の絶縁膜が露出するまで前記第２の
導電膜（又は第３の導電膜）を研磨することにより、前
記第３の絶縁膜によって確実に分断された例えばパッド
多結晶シリコン膜である第２の導電膜（又は第３の導電
膜）のパタ−ンを形成することができる。
【０１４８】即ちこの場合、第２及び第３の絶縁膜並び
に第１の導電膜（又は、第２及び第３の絶縁膜並びに第
１及び第２の導電膜）からなるパターンを例えばその幅
寸法が露光限界値程度となるように形成した場合、酸性
溶液により洗浄された第３の絶縁膜はその幅寸法が露光
限界値以下となる。従って、第３の絶縁層によって分断
され所定のパターンとされた第２の導電膜（又は第３の
導電膜）は、その分断幅が露光限界値以下となる。
【０１４９】このように、本発明の半導体装置の製造方
法においては、例えばゲート電極配線であるパターンの
幅寸法をフォトリソグラフィーにおける実質的な露光限
界まで狭めたときでも、フォトリソグラフィーを用いず
に第２の導電膜（又は第３の導電膜）を分断して露光限
界値以下の分断幅をもつ例えばパッド多結晶シリコン膜
を形成することが可能となる。
【０１５０】本発明の半導体装置においては、隣接する
素子分離構造間を充填してなる第２の導電膜が、素子分
離構造内に埋設されてシールドプレート電極として機能
する第１の導電膜と当該第１の導電膜を覆う第１の絶縁
膜の側面部位を介して対向配置されるとともに、その上
方に第３の絶縁膜を介して第３の導電膜が形成されてい
る。ここで、第１の導電膜は、シールドプレート電極と
して機能する際には電位が０（Ｖ）とされて素子分離構
造部位の半導体基板が０（Ｖ）に固定されて素子分離が
なされるが、第１の導電膜に０（Ｖ）以下の電圧を印加
することは可能である。そこで、第２の導電膜を浮遊ゲ
ート電極、第３の導電膜を制御ゲート電極（ワード線）
して機能させる場合に、第１の絶縁膜の側面部位を介し
て第１の導電膜と第２の導電膜との間にトンネル電流が
流れるように第１の導電膜に所定の負値の電圧を印加す
ることにより、第１の導電膜をシールドプレート電極の
みならず書き込み／消去用電極として利用することがで
きる。
【０１５１】本発明の半導体装置の製造方法において
は、第１の工程及びそれに続く第２の工程において、
（フィールドシールド）素子分離構造及び当該素子分離
構造間の半導体基板上に例えばトンネル絶縁膜となる第
２の絶縁膜をそれぞれ形成した後に、第３の工程におい
て、隣接する前記素子分離構造間の前記半導体基板上に
第２の絶縁膜を介して例えば浮遊ゲート電極となる第２
の導電膜を充填形成する。そして、第４の工程において
素子分離構造上及び第２の導電膜上の全面に例えば誘電
体膜となる第３の絶縁膜及び例えば制御ゲート電極（ワ
ード線）となる第３の導電膜を順次堆積形成した後に、
第５の工程において、第３の導電膜、第３の絶縁膜、第
２の導電膜及び第２の絶縁膜をパターニングする。この
とき、第２の導電膜は、第３の絶縁膜を介して第３の導
電膜と対向配置されるとともに、第１の絶縁膜の側壁部
位を介して第１の導電膜とも対向配置されることにな
る。
【０１５２】本発明の半導体装置の製造方法において
は、第３の工程において、堆積形成された第２の導電膜
を前記素子分離構造の前記第１の絶縁膜をストッパーと
して表面研磨するため、素子分離構造の第１の絶縁膜に
よって確実に分断された例えば浮遊ゲート電極が自己整
合的に形成される。
【０１５３】このように、本発明の半導体装置の製造方
法においては、例えば浮遊ゲート電極である第２の導電
膜を素子分離構造のパタ−ンの上で分断する際にフォト
リソグラフィーを用いないので、素子分離構造のシール
ドプレート電極である第１の導電膜のパターンの幅寸法
をほぼフォトリソグラフィーにおける実質的な露光限界
まで狭めることが可能となる。
【０１５４】
【発明の実施の形態】
（第１の実施形態）初めに、第１の実施例について説明
する。この第１の実施例では、本発明をＭＯＳトランジ
スタに適用した例について説明する。第１の実施形態で
は、ＭＯＳトランジスタの構成を製造方法とともに述べ
る。図１〜図４（ａ）は、ＭＯＳトランジスタの製造方
法を工程順に示す概略断面図である。
【０１５５】先ず、Ｐ型シリコン半導体基板の上に、い
わゆるフィールドシールド素子分離法により素子分離領
域に素子分離構造を形成して素子形成領域を画定する。
【０１５６】即ち、図１（ａ）に示すように、Ｐ型シリ
コン半導体基板１の上に、シリコン酸化膜２，多結晶シ
リコン膜３及びシリコン酸化膜４を、それぞれ膜厚を例
えば５０ｎｍ，２００ｎｍ，２００ｎｍ程度に順次形成
する。更に、ＣＶＤ法によりシリコン酸化膜４上の全面
にシリコン窒化膜３１６を膜厚２００ｎｍ程度に形成し
てもよい。
【０１５７】続いて、図１（ｂ）に示すように、これら
多結晶シリコン膜３及びシリコン酸化膜４（及びシリコ
ン窒化膜３１６）をフォトリソグラフィー及びそれに続
くドライエッチング等によりパターニングしてそれぞれ
選択的に除去して素子形成領域２１を画定する。
【０１５８】そして、図１（ｃ）に示すように、シリコ
ン酸化膜２と残存した多結晶シリコン膜３及びシリコン
酸化膜４（及びシリコン窒化膜３１６）を覆うように全
面にシリコン酸化膜２３を成膜した後に、図２（ａ）に
示すように、当該シリコン酸化膜２３の全面をＲＩＥ等
により異方性ドライエッチングしてシリコン酸化膜２，
多結晶シリコン膜３及びシリコン酸化膜４（及びシリコ
ン窒化膜３１６）の側壁にのみシリコン酸化物を残し、
側壁保護膜５を形成する。これにより、フィールド領域
に、シリコン酸化膜により囲まれた多結晶シリコン膜か
らなるシールドプレート電極を備えたフィールドシール
ド素子分離構造２２が形成される。
【０１５９】次いで、フィールドシールド素子分離構造
２２により互いに分離されて相対的に画定された素子形
成領域２１上のシリコン半導体基板１の表面に熱酸化を
施して膜厚１５ｎｍ程度のゲート酸化膜６を形成する。
続いて、フィールドシールド素子分離構造２２を含む全
面にＣＶＤ法により多結晶シリコン膜２４を成膜する。
ここで、この多結晶シリコン膜２４内にフィールドシー
ルド素子分離構造２２が埋め込まれるような膜厚に当該
多結晶シリコン膜２４を堆積形成することが必要であ
り、ここではフィールドシールド素子分離構造２２の高
さが約４５０ｎｍであることを考慮して多結晶シリコン
膜２４の膜厚を５００ｎｍ〜１０００ｎｍとする。
【０１６０】続いて、図２（ｂ）に示すように、多結晶
シリコン膜２４に表面研磨、ここでは化学機械研磨（Ｃ
ＭＰ）を施して表面を平坦化する。ここでは、図示のよ
うに、フィールドシールド素子分離構造２２の上に所定
膜厚の多結晶シリコン膜２４を残した状態で平坦化す
る。ＣＭＰ研磨法は、所定の薬液と研磨剤とのスラリー
を用いる研磨法であり、研磨される膜の初期膜厚が段差
以上であればミリメートルのオーダーの段差でさえも解
消して高精度な平坦化、例えば表面の段差を０．０５μ
ｍ程度に抑えることができるという利点を有している。
【０１６１】次に、図２（ｃ）に示すように、平坦化さ
れた多結晶シリコン膜２４の表面にＣＶＤ法によりシリ
コン酸化膜７を膜厚１００ｎｍ〜３００ｎｍに堆積形成
する。ここで、シリコン酸化膜７を形成する前に平坦化
された多結晶シリコン膜２４上にタングステン（Ｗ）等
の高融点金属のシリサイド層を形成し、多結晶シリコン
膜２４及びシリサイド層からなるポリサイド層を形成す
ることも好適である。
【０１６２】続いて、図３（ａ）に示すように、多結晶
シリコン膜２４及びシリコン酸化膜７をフォトリソグラ
フィー及びそれに続くドライエッチング等によりパター
ニングし、素子形成領域２１上及びフィールドシールド
素子分離構造２２上にそれぞれ上面が略同一平面内にあ
る、すなわち上面の高さが略等しいゲート電極（ゲート
配線）８を所定形状に形成する。
【０１６３】次いで、図３（ｂ）に示すように、素子形
成領域２１上及びフィールドシールド素子分離構造２２
上の各ゲート電極（ゲート配線）８を覆うようにＣＶＤ
法により全面にシリコン酸化膜を堆積形成し、続いて当
該シリコン酸化膜の全面をＲＩＥ等により異方性ドライ
エッチングして、素子形成領域２１におけるゲート電極
８間のゲート酸化膜６を除去するとともに各ゲート電極
８の側壁にのみ前記シリコン酸化膜を残して側壁保護膜
９を形成する。
【０１６４】続いて、図３（ｃ）に示すように、ＣＶＤ
法によりリン（Ｐ）がドープされてなる多結晶シリコン
膜２５をフィールドシールド素子分離構造２２上を含む
全面に堆積形成する。このとき、多結晶シリコン膜２５
からＰ型シリコン半導体基板１の素子形成領域２１にお
けるゲート電極８の両側に当該多結晶シリコン膜２５内
のリン（Ｐ）が拡散し、ＭＯＳトランジスタのソース／
ドレインとなる各拡散層１０が形成される。
【０１６５】次いで、図４（ａ）に示すように、今度は
多結晶シリコン膜２５にフィールドシールド素子分離構
造２２のキャップ絶縁膜であるシリコン酸化膜４をスト
ッパーとして用い当該シリコン酸化膜４が露出するまで
表面研磨、ここでは化学機械研磨（ＣＭＰ）を施して表
面を平坦化する。
【０１６６】ここで、多結晶シリコン膜２５の研磨のみ
では、多結晶シリコン膜２５が各素子活性領域間に跨が
って各拡散層１０と接触されてしまう。従って、多結晶
シリコン膜２５を各拡散層１０毎に分離する必要があ
る。そこで、図４（ｂ）（この図４（ｂ）の線分Ａ−
Ａ’による断面が図４（ａ）に相当する。）に示すよう
に、フォトリソグラフィー及びそれに続くドライエッチ
ングにより、平坦化された多結晶シリコン膜２５を各拡
散層１０に対応するようにフィールドシールド素子分離
構造２２上で分断する。なお、多結晶シリコン膜２５の
分断幅はフォトリソグラフィーの露光限界よりも大きい
値としてよい。このとき、シリコン酸化膜４により多結
晶シリコン膜２５が拡散層１０毎に分離されて各パッド
多結晶シリコン膜１１が形成される。各パッド多結晶シ
リコン膜１１は、それぞれ１つの拡散層１０とのみ電気
的に接続されることになる。
【０１６７】しかる後、図示は省略したが、層間絶縁膜
の形成、コンタクト孔の形成やそれに続く金属配線の形
成等の工程を経て、ＭＯＳトランジスタを完成させる。
【０１６８】上述のように、第１の実施形態に係る半導
体装置の製造方法においては、多結晶シリコン膜２４に
ＣＭＰを施して平坦化した後に、当該多結晶シリコン膜
２４をパターニングするため、素子形成領域２１及びフ
ィールドシールド素子分離構造２２には上面の高さが略
等しくなるように多結晶シリコン膜２４が残存してゲー
ト電極（ゲート配線）８がそれぞれ形成される。しかる
後、多結晶シリコン膜２５を形成し、ＣＭＰ研磨を施す
ことにより、素子形成領域２１における各拡散層１０と
電気的に接続したパッド多結晶シリコン膜１１がゲート
電極８（ゲート配線）に対して自己整合的に形成され
る。したがって、ゲート電極８（ゲート配線）の幅はパ
ッド多結晶シリコン膜１１の設計寸法に依存することな
く、例えばフォトリソグラフィーの露光限界にまで狭め
ることが可能となり、ゲート電極８（ゲート配線）の微
細化及び高集積化が可能となる。
【０１６９】（第２の実施形態）続いて、第２の実施形
態について説明する。ここでは、第１の実施形態と同様
にＭＯＳトランジスタの構成をその製造方法とともに例
示するが、表面研磨の仕方が若干異なる。なお、第１の
実施形態において説明した工程と同一の工程については
説明を省略し、さらに第１の実施形態のＭＯＳトランジ
スタの構成要素と同一の部位には同符号を付して説明を
省略する。
【０１７０】この第２の実施形態においては、上述した
第１の実施形態の図２（ｂ），図２（ｃ）の工程におい
て、多結晶シリコン膜２４の研磨制御を容易且つ確実に
行うために、フィールドシールド素子分離構造２２のキ
ャップ絶縁膜であるシリコン酸化膜４をストッパーとし
て用いる。ここで、キャップ絶縁膜をシリコン酸化膜４
とシリコン窒化膜３１６の多層絶縁膜とする場合には、
シリコン窒化膜３１６をストッパーとして用いる。
【０１７１】即ち、図５（ａ）に示すように、フィール
ドシールド素子分離構造２２上を含む全面に堆積形成さ
れた多結晶シリコン膜２４に、フィールドシールド素子
分離構造２２のシリコン酸化膜４が露出するまで（シリ
コン酸化膜４，シリコン窒化膜３１６からなる多層絶縁
膜とする場合には、シリコン窒化膜３１６が露出するま
で）表面研磨、ここではＣＭＰを施して表面を平坦化す
る。
【０１７２】次に、図５（ｂ）に示すように、露出した
フィールドシールド素子分離構造２２上及び多結晶シリ
コン膜２４上に所定膜厚の多結晶シリコン膜２６をＣＶ
Ｄ法により堆積形成してフィールドシールド素子分離構
造２２を多結晶シリコン膜２４，２６により埋め込む。
【０１７３】次に、平坦化された多結晶シリコン膜２６
の表面にＣＶＤ法によりシリコン酸化膜７を堆積形成し
た後に、図６（ａ）に示すように、多結晶シリコン膜２
４及び２６並びにシリコン酸化膜７をフォトリソグラフ
ィー及びそれに続くドライエッチング等によりパターニ
ングし、素子形成領域２１上及びフィールドシールド素
子分離構造２２上にそれぞれ上面が略同一平面内にあ
る、すなわち上面の高さが略等しいゲート電極（ゲート
配線）８を所定形状に形成する。
【０１７４】ここで、シリコン酸化膜７を形成する前
に、平坦化された多結晶シリコン膜２６上にスパッタ法
によりタングステン（Ｗ）等の高融点金属のシリサイド
層を形成し、多結晶シリコン膜２６及びシリサイド層か
らなるポリサイド層を形成することも好適である。
【０１７５】このように、ポリサイド層を形成する場
合、フィールドシールド素子分離構造２２のキャップ絶
縁膜としては、シリコン酸化膜４及びシリコン窒化膜３
１６が順次積層されてなる多層絶縁膜が好適である。即
ち、キャップ絶縁膜の表面にシリコン酸化膜４が露出
し、このシリコン酸化膜４の直上にタングステンシリサ
イド層が形成された場合には、このタングステンシリサ
イド層は剥がれ易くなるが、キャップ絶縁膜の表面にシ
リコン窒化膜３１６が露出し、このシリコン窒化膜３１
６の直上にタングステンシリサイド層が形成された場合
には、タングステンシリサイド層の酸化膜との接触面積
が小さくなり、タングステンシリサイド層とシリコン窒
化膜３１６との引っ張り応力の関係でタングステンシリ
サイド層のキャップ絶縁膜からの剥離が抑止される。従
ってこの場合、ポリサイド層とキャップ絶縁膜との密着
性の高いポリサイドゲートが形成されることになる。な
お、各材料の応力はそれぞれ引っ張り応力で、ＷＳｉ：
１×１０10（dyne/cm2) ，ＳｉＮ：１×１０10（dyne/c
m2) ，ＳｉＯ2 ：４×１０9 （dyne/cm2) である。
【０１７６】次に、図６（ｂ）に示すように、素子形成
領域２１上及びフィールドシールド素子分離構造２２上
の多結晶シリコン膜２４及び２６からなる各ゲート電極
（ゲート配線）８を覆うようにＣＶＤ法により全面にシ
リコン酸化膜を堆積形成し、続いて当該シリコン酸化膜
の全面をＲＩＥ等により異方性ドライエッチングして、
素子形成領域２１におけるゲート電極８間のゲート酸化
膜６を除去するとともに各ゲート電極８の側壁にのみ前
記シリコン酸化膜を残して側壁保護膜９を形成する。
【０１７７】続いて、ＣＶＤ法によりリン（Ｐ）がドー
プされてなる多結晶シリコン膜をフィールドシールド素
子分離構造２２上を含む全面に堆積形成する。このと
き、多結晶シリコン膜からＰ型シリコン半導体基板１の
素子形成領域２１におけるゲート電極８の両側に当該多
結晶シリコン膜内のリン（Ｐ）が拡散し、ＭＯＳトラン
ジスタのソース／ドレインとなる各拡散層１０が形成さ
れる。
【０１７８】次いで、今度は多結晶シリコン膜にゲート
電極（ゲート配線）８のキャップ絶縁膜であるシリコン
酸化膜７をストッパーとして用い当該シリコン酸化膜７
が露出するまで表面研磨、ここでは化学機械研磨（ＣＭ
Ｐ）を施して表面を平坦化する。
【０１７９】ここで、多結晶シリコン膜２５の研磨のみ
では、多結晶シリコン膜２５が各素子活性領域間に跨が
って各拡散層１０と接触してしまう。従って、多結晶シ
リコン膜２５を各拡散層１０毎に分離する必要がある。
そこで、フォトリソグラフィー及びそれに続くドライエ
ッチングにより、平坦化された多結晶シリコン膜２５を
各拡散層１０に対応するようにフィールドシールド素子
分離構造２２上で分断する。なお、多結晶シリコン膜２
５の分断幅はフォトリソグラフィーの露光限界よりも大
きい値としてよい。このとき、シリコン酸化膜４により
多結晶シリコン膜２５が拡散層１０毎に分離されて各パ
ッド多結晶シリコン膜１１が形成される。各パッド多結
晶シリコン膜１１は、それぞれ１つの拡散層１０とのみ
電気的に接続されることになる。
【０１８０】この第２の実施形態においても、第１の実
施形態の場合と同様に、素子形成領域２１及びフィール
ドシールド素子分離構造２２には上面の高さが略等しく
なるように多結晶シリコン膜２４が残存してゲート電極
（ゲート配線）８がそれぞれ形成される。その後、多結
晶シリコン膜を形成し、ＣＭＰ研磨を施すことにより、
素子形成領域２１における各拡散層１０と電気的に接続
したパッド多結晶シリコン膜１１がゲート電極８（ゲー
ト配線）に対して自己整合的に形成される。したがっ
て、ゲート電極８（ゲート配線）の幅はパッド多結晶シ
リコン膜１１の設計寸法に依存することなく、例えばフ
ォトリソグラフィーの露光限界にまで狭めることが可能
となり、ゲート電極８（ゲート配線）の微細化及び高集
積化が可能となる。
【０１８１】なお、第１，第２の実施形態においては、
素子分離構造をフィールドシールド素子分離法によりフ
ィールドシールド素子分離構造として形成する代わり
に、いわゆるＬＯＣＯＳ法によりフィールド酸化膜とし
て形成してもよい。即ち、図６（ｃ）に示すように、素
子分離領域に素子分離構造としてフィールド酸化膜３１
を形成して当該フィールド酸化膜３１により囲まれた素
子形成領域２１を画定し、素子形成領域２１上及び当該
フィールド酸化膜３１上にそれぞれゲート電極（ゲート
配線）８を上述と同様にして形成して、パッド多結晶シ
リコン膜１１を形成する。
【０１８２】（第３の実施形態）続いて、本発明の第３
の実施形態について説明する。この第３の実施形態で
は、第１の実施形態と同様に、本発明に係る半導体装置
及びその製造方法をＭＯＳトランジスタに適用した例に
ついて述べる。なお、この第３の実施形態では、ＭＯＳ
トランジスタの製造工程とともにその構造について説明
する。図８〜図９は、第３の実施形態のＭＯＳトランジ
スタの製造方法を工程順に示す概略断面図である。
【０１８３】初めに、Ｐ型のシリコン半導体基板の表面
領域に、Ｐ型ウェル及びＮ型ウェルを形成する。
【０１８４】即ち、先ず図７（ａ）に示すように、Ｐ型
のシリコン半導体基板４１の全面に熱酸化を施し、膜厚
１０００Å〜５０００Å程度のシリコン酸化膜（いわゆ
るプレ酸化膜）４２を形成する。その後、このシリコン
酸化膜４２上にレジスト４３を塗布し、フォトリソグラ
フィーにより、レジスト４３のうちシリコン半導体基板
４１のＮ型ウェルとなる部位１上に相当する部分を除去
してシリコン酸化膜４２を露出させる。そして、この露
出したシリコン酸化膜４２の部分を通してシリコン半導
体基板４１の表面領域にＮ型の不純物、ここではリン
（Ｐ）を加速エネルギーを１００〜１５０（ｋｅＶ）、
ドーズ量を１０12〜１０13（１／ｃｍ2 ）の条件でイオ
ン注入する。
【０１８５】続いて、図７（ｂ）に示すように、レジス
ト４３をマスクとしてシリコン酸化膜４２にドライエッ
チングを施し、このシリコン酸化膜４２のＮ型ウェル上
に位置する部分を除去してシリコン半導体基板４１の表
面を露出させる。次いで、レジスト４３を灰化処理等に
より除去した後に、露出したシリコン半導体基板４１の
表面上を含むシリコン酸化膜４２の全面にレジスト４４
を塗布し、フォトリソグラフィーにより、レジスト４４
のうちシリコン半導体基板４１のＰ型ウェルとなる部位
上に相当する部分を除去してシリコン酸化膜４２を露出
させる。そして、この露出したシリコン酸化膜４２の部
分を通してシリコン半導体基板４１の表面領域にＰ型の
不純物、ここではボロン（Ｂ）を加速エネルギーを５０
〜１００（ｋｅＶ）、ドーズ量を１０12〜１０13（１／
ｃｍ2 ）の条件でイオン注入する。
【０１８６】続いて、図７（ｃ）に示すように、先ずレ
ジスト４４を灰化処理等により除去する。次いで、シリ
コン酸化膜４２を除去するが、シリコン半導体基板４１
のスクライブ線となる領域はその大部分が素子形成に寄
与しない部位であることを利用して、この領域上にシリ
コン酸化膜４２を残すように、シリコン酸化膜４２にフ
ォトリソグラフィー及びそれに続くドライエッチングを
施す。その後、シリコン半導体基板４１に１１００℃、
５〜６時間の条件でアニール処理を施し、シリコン半導
体基板４１の表面にＮ型ウェル４５及びＰ型ウェル４６
を形成する。
【０１８７】続いて、図８（ａ）に示すように、シリコ
ン半導体基板４１の上に、フィールドシールド素子分離
法によりフィールドシールド素子分離構造４７を形成す
る。
【０１８８】即ち、先ずスクライブ線の領域に残存され
たシリコン酸化膜４２上を含むシリコン半導体基板１の
全面に、シリコン酸化膜５１，多結晶シリコン膜５２及
びシリコン酸化膜５３を順次形成する。
【０１８９】続いて、これらシリコン酸化膜５１，多結
晶シリコン膜５２及びシリコン酸化膜５３をフォトリソ
グラフィー及びそれに続くドライエッチング等によりパ
ターニングしてそれぞれ選択的に除去する。このとき、
シリコン半導体基板４１上にこれらシリコン酸化膜５
１，多結晶シリコン膜５２及びシリコン酸化膜５３を残
して素子形成領域を画定するとともに、シリコン酸化膜
４２上にも同様にシリコン酸化膜５１，多結晶シリコン
膜５２及びシリコン酸化膜５３を残す。
【０１９０】そして、残存したシリコン酸化膜５１，多
結晶シリコン膜５２及びシリコン酸化膜５３を覆うよう
に全面にシリコン酸化膜を成膜した後に、当該シリコン
酸化膜の全面をＲＩＥ等により異方性ドライエッチング
してシリコン酸化膜５１，多結晶シリコン膜５２及びシ
リコン酸化膜５３の側壁にのみシリコン酸化物を残し、
側壁保護膜５４を形成する。これにより、素子形成領域
に、シリコン酸化膜５１，５３及び側壁保護膜５４によ
り囲まれた多結晶シリコン膜５２からなるシールドプレ
ート電極を備えたフィールドシールド素子分離構造４７
が形成される。それとともに、スクライブ線の領域に存
するシリコン酸化膜４２上にも、フィールドシールド素
子分離構造４７を構成する各層からなる段差部４８が形
成される。ここで、段差部４８は、その厚みがフィール
ドシールド素子分離構造４７と略等しいため、その上面
の位置が、フィールドシールド素子分離構造４７に比し
てシリコン酸化膜４２の膜厚分だけ高く形成されている
ことになる。
【０１９１】続いて、露出されたシリコン半導体基板４
１に熱酸化を施して、ゲート酸化膜４９を膜厚５０Å〜
２００Å程度に形成する。
【０１９２】続いて、図８（ｂ）に示すように、ＣＶＤ
法等により、段差部４８上を含むシリコン半導体基板４
１の全面に多結晶シリコン膜５５を堆積形成し、この多
結晶シリコン膜５５に表面研磨、ここでは化学機械研磨
（ＣＭＰ）を施して表面を平坦化する。ここでは、図示
のように、段差部４８をストッパーとして、当該段差部
４８のシリコン酸化膜５１とほぼ同じ高さとなるように
研磨する。従って、研磨終了後には段差部４８の上面と
多結晶シリコン膜５５の上面とが平坦な同一な平坦化面
５６となる。なお、ここでは多結晶シリコン膜５５の平
坦化方法としてＣＭＰを用いたが、これに限ることなく
例えばＲＩＥ等により多結晶シリコン膜５５を異方性エ
ッチングしてもよい。ＣＭＰと異方性エッチングのどち
らを用いたとしても、段差部４８のシリコン酸化膜５３
と多結晶シリコン膜５５とのエッチングレートの違いに
より、エッチングが終了した時におけるシリコン酸化膜
５３の削れ量はごく僅かなものである。
【０１９３】続いて、図８（ｃ）に示すように、ＣＶＤ
法等により、段差部４８及び多結晶シリコン膜５５の
上、即ち平坦化面５６上にシリコン酸化膜５７を堆積形
成する。その後、このシリコン酸化膜５７上にレジスト
を塗布し、フォトリソグラフィーにより所定形状のレジ
ストパターンを形成する。ここで、シリコン酸化膜５７
を形成する前に、スパッタ法により平坦化面５６上にタ
ングステン（Ｗ）等の高融点金属を堆積形成し、多結晶
シリコン膜５５上にシリサイド層を形成することも好適
である。
【０１９４】そして、上述のレジストパターンをマスク
としてシリコン酸化膜５７及び多結晶シリコン膜５５を
ドライエッチングし、フィールドシールド素子分離構造
４７間のゲート酸化膜４９上及びフィールドシールド素
子分離構造４７上に前記所定パターンに倣った形状にシ
リコン酸化膜５７及び多結晶シリコン膜５５を残して、
図９及び図８（ｄ）（図９中の線分Ａ−Ａ’による断面
図）に示すように、ゲート電極６１及びそのキャップ絶
縁膜６２を形成する。ここで、ゲート電極６１及びキャ
ップ絶縁膜６２においては、フィールドシールド素子分
離構造４７上のものと素子形成領域のゲート酸化膜４９
上のものとが略同一の高さに形成されることになる。
【０１９５】続いて、ゲート電極６１及びキャップ絶縁
膜６２を覆うようにシリコン酸化膜を堆積させ、このシ
リコン酸化膜の全面を異方性エッチングすることによ
り、素子形成領域におけるゲート電極６１の形成部位以
外のゲート酸化膜４９を除去するとともに、ゲート電極
６１及びキャップ絶縁膜６２の側面のみに前記シリコン
酸化膜を残して側壁保護膜６３を形成する。
【０１９６】続いて、キャップ絶縁膜６２をマスクとし
て、素子形成領域におけるゲート電極６１の両側のシリ
コン半導体基板４１の表面領域にＮ型の不純物をイオン
注入し、一対の不純物拡散層６４を形成する。
【０１９７】しかる後、層間絶縁膜やコンタクト孔（ヴ
ィア孔）、各種配線層等を形成して、ＭＯＳトランジス
タを完成させる。
【０１９８】上述のように、本第３の実施形態に係るＭ
ＯＳトランジスタの製造方法においては、ゲート電極６
１（及びキャップ絶縁膜６２）を正確に所定のパターン
に形成することができる。即ち、シリコン酸化膜５７及
び多結晶シリコン膜５５の表面が平坦化（平坦化面５６
と）されており、この平坦化面５６上に塗布形成したレ
ジストにフォトリソグラフィーを施すときに周囲に段差
が存しないため、段差に起因するレジストパターンの細
り等の不都合が生じることがなく所望形状のレジストパ
ターンの形成が可能となるとともに、フォトリソグラフ
ィー時のプロセスマージンが拡大されてウェハプロセス
における歩留まりの向上を実現させることができる。し
かも、多結晶シリコン膜５５は１層の膜として形成され
ているため、多層の多結晶シリコン膜が積層された場合
のように各多結晶シリコン膜間の界面にエッチング残り
屑等の異物が混入することがなく、エッチング時におけ
る加工が容易となる。
【０１９９】また、多結晶シリコン膜５５の異方性エッ
チング時、即ちゲート電極６１の形成時において、ゲー
ト酸化膜４９上の多結晶シリコン膜５５の厚みがほぼ均
一であるため、ゲート酸化膜４９の一部が削れ過ぎてシ
リコン半導体基板４１の表面が露出というような不都合
が防止される。
【０２００】更に、シリコン半導体基板４１にＮ型及び
Ｐ型ウェル４５，４６を形成する際に用いるシリコン酸
化膜４２を利用して、Ｎ型及びＰ型ウェル４５，４６を
形成し終えた後にシリコン酸化膜４２を半導体基板のス
クライブ線領域上に残すことにより、通常では半導体素
子の形成に寄与しないスクライブ線領域を利用して多結
晶シリコン５５にＣＭＰを施すことにより自己整合的に
スクライブ線領域間に充填することができ、レジストの
細り等の不都合を防止して容易且つ確実に所望形状のゲ
ート電極６１をパターン形成することができる。
【０２０１】なお、この第３の実施形態においては、シ
リコン半導体基板４１上に素子形成領域を画定する素子
分離構造として、フィールドシールド素子分離構造４７
を形成した場合を例示したが、本発明はこれに限定され
ることはない。例えば、シリコン酸化膜４２を残して段
差部４８を形成する部位を、スクライブ線領域の代わり
に、各配線が接続されるボンディングパッド領域として
もよい。
【０２０２】また、図１０に示すように、素子分離構造
として、シリコン半導体基板４１にいわゆるＬＯＣＯＳ
法によりフィールド酸化膜５７を形成してもよい。この
場合、スクライブ線領域に多結晶シリコン膜６５を形成
し、この多結晶シリコン膜６５上及びシリコン半導体基
板４１上にＬＯＣＯＳ法によりフィールド酸化膜５７を
形成する。
【０２０３】このフィールド酸化膜５７の形成方法は、
先ず、スクライブ線領域に形成された多結晶シリコン膜
６５を含むシリコン半導体基板４１上の全面にシリコン
酸化膜（不図示）とシリコン窒化膜（不図示）とを順次
堆積する。次に、素子分離領域と多結晶シリコン膜６５
上に形成されたシリコン窒化膜を選択的に除去した後、
シリコン窒化膜をマスクにして、シリコン半導体基板４
１に酸化雰囲気の熱処理を施すことにより、シリコン半
導体基板４１の素子分離領域及び多結晶シリコン膜６５
上にフィールド酸化膜５７を形成する。その後、シリコ
ン窒化膜及びシリコン酸化膜を順次除去する。
【０２０４】このとき、多結晶シリコン膜６５及びフィ
ールド酸化膜５７から段差部４８が形成される。その
後、フィールドシールド素子分離構造４７を形成した場
合と同様に、素子形成領域のフィールド酸化膜５７上及
びシリコン半導体基板４１上に高さの等しいゲート電極
６１及びそのキャップ絶縁膜６２を形成する。
【０２０５】（変形例）ここで、第３の実施形態の変形
例について説明する。第３の実施形態においては、上述
したように、スクライブ線領域を利用してシリコン半導
体基板４１のゲート酸化膜４９上及びフィールドシール
ド素子分離構造４７上に上面の高さがほぼ等しいゲート
電極６１を形成する例について説明したが、この変形例
においては、半導体素子の上層部位において、各種の上
部配線層を近傍の段差部を利用して形成する方法につい
て例示する。図１１は、この上部配線層近傍の形成プロ
セスを工程順に示す概略断面図であり、図１２〜図１３
は、ＤＲＡＭを形成する場合のメモリキャパシタ近傍の
形成プロセスを工程順に示す概略断面図である。
【０２０６】先ず、図１１（ａ）に示すように、図示し
ないＭＯＳトランジスタ等の半導体素子上にＣＶＤ法等
によりシリコン酸化膜等からなる層間絶縁膜１０１を堆
積形成し、その表面にＣＭＰ等を施して平坦化する。
【０２０７】続いて、平坦化された層間絶縁膜１０１上
にシリコン酸化膜１０２を堆積形成し、このシリコン酸
化膜１０２にフォトリソグラフィー及びそれに続くドラ
イエッチングを施して、所定間隔だけ離間した部位にシ
リコン酸化膜１０２を残す。ここで、各シリコン酸化膜
１０２間の部位に後述する各種の上部配線層が形成され
ることになる。
【０２０８】続いて、図１１（ｂ）に示すように、スパ
ッタ法等により、シリコン酸化膜１０２上を含む層間絶
縁膜１０１の全面にアルミニウム合金等からなる導電膜
１０３及びシリコン酸化膜１０４を順次を堆積形成し、
これらシリコン酸化膜１０４及び導電膜１０３にフォト
リソグラフィー及びそれに続くドライエッチングを施し
て、層間絶縁膜１０１上に導電膜１０３及びシリコン酸
化膜１０４を残して配線層１０５及びそのキャップ絶縁
膜１０６をパターン形成するとともに、シリコン酸化膜
１０２上にも導電膜１０３及びシリコン酸化膜１０４を
残す。
【０２０９】続いて、図１１（ｃ）に示すように、シリ
コン酸化膜１０２上を含む層間絶縁膜１０１の全面にシ
リコン酸化膜を堆積形成し、このシリコン酸化膜の全面
に異方性エッチングを施して、配線層１０５及びそのキ
ャップ絶縁膜１０６の側面及びシリコン１０２上の導電
膜１０３及びシリコン酸化膜１０４の側面のみにシリコ
ン酸化膜を残して、層間絶縁膜１０１上に導電膜１０３
及びシリコン酸化膜１０４を囲む側壁保護膜１０７を形
成するとともに、シリコン酸化膜１０２上に段差部１０
８を形成する。
【０２１０】続いて、図１１（ｄ）に示すように、段差
部１０８上を含む層間絶縁膜１０１の全面に多結晶シリ
コン膜１０９を堆積形成し、この多結晶シリコン膜１０
９に表面研磨、ここでは化学機械研磨（ＣＭＰ）を施し
て表面を平坦化する。ここでは、図示のように、段差部
１０８をストッパーとして、当該段差部１０８のシリコ
ン酸化膜１０４とほぼ同じ高さとなるように研磨する。
従って、研磨終了後には段差部１０８の上面と多結晶シ
リコン膜１０９の上面とが平坦な同一な平坦化面１１０
となる。なお、ここでは多結晶シリコン膜１０９の平坦
化方法としてＣＭＰを用いたが、これに限ることなく例
えばＲＩＥ等により多結晶シリコン膜１０９を異方性エ
ッチングしてもよい。ＣＭＰと異方性エッチングのどち
らを用いたとしても、段差部１０８のシリコン酸化膜１
０４とアルミニウム合金膜１０９とのエッチングレート
の違いにより、エッチングが終了した時におけるシリコ
ン酸化膜１０４の削れ量はごく僅かなものである。
【０２１１】しかる後、図１１（ｅ）に示すように、多
結晶シリコン膜１０９上にレジストを塗布し、フォトリ
ソグラフィーにより所定形状のレジストパターンを形成
する。そして、このレジストパターンをマスクとして多
結晶シリコン膜１０９をドライエッチングし、配線層１
０５間の層間絶縁膜１０１上及びキャップ絶縁膜１０６
上に前記所定パターンに倣った形状に多結晶シリコン膜
１０９を残して、それぞれ上部配線層１１１を形成す
る。
【０２１２】なお、この変形例においては、層間絶縁膜
１０１の表面を平坦化させた後に、層間絶縁膜１０１上
の所定部位にシリコン酸化膜１０２をパターン形成した
場合について例示したが、これに限定されるものではな
い。例えば、層間絶縁膜１０１を形成した段階で下層の
構造物との関係で層間絶縁膜１０１に段差部が形成され
ている場合、上述のようにシリコン酸化膜１０２をパタ
ーン形成して段差部１０８を形成する代わりにこの段差
部を積極的に利用し、当該段差部をストッパーとして多
結晶シリコン膜１０９をＣＭＰ等により研磨してもよ
い。
【０２１３】また、例えば下層に形成された半導体素子
が例えばＤＲＡＭの構成要素であるトランジスタ及びメ
モリキャパシタである場合、その上層に形成される層間
絶縁膜１０１の平坦化を容易にして更なる精緻な上部配
線層を形成するために、以下に示すようにメモリキャパ
シタを形成することが考えられる。
【０２１４】即ち、先ず、図１２（ａ）に示すように、
図示しないＤＲＡＭのトランジスタ上にＣＶＤ法等によ
りシリコン酸化膜等からなる層間絶縁膜１２１を堆積形
成し、その表面にＣＭＰ等を施して平坦化する。
【０２１５】続いて、表面が平坦化された層間絶縁膜１
２１にコンタクト孔１２２を穿ち、下層に形成されたト
ランジスタの不純物拡散層の表面を露出させる。
【０２１６】続いて、図１２（ｂ）に示すように、ＣＶ
Ｄ法等により、コンタクト孔を充填し更に層間絶縁膜１
２１上に堆積されるように当該層間絶縁膜１２１上に多
結晶シリコン膜１２３を形成する。このとき、多結晶シ
リコン膜１２３の表面は、層間絶縁膜１２１にコンタク
ト孔１２２が存するために比較的緩やかではあるが凹部
１２３ａが形成される。
【０２１７】続いて、図１２（ｃ）に示すように、この
凹部１２３ａにより上層の層間絶縁膜１０１に悪影響が
及ぼされる危惧があり、これを防止するために、多結晶
シリコン膜１２３の表面にＣＭＰを施して表面を平坦化
させる。表面が平坦化された多結晶シリコン膜１２３上
にＣＶＤ法等によりＯＮＯ膜等の誘電体膜１２４及び多
結晶シリコン膜１２５を順次堆積形成し、多結晶シリコ
ン膜１２５、誘電体膜１２４及び多結晶シリコン膜１２
３にフォトリソグラフィー及びそれに続くドライエッチ
ングを施して、誘電体膜１２４を介して結晶シリコン膜
１２３からなるストレージノード電極と多結晶シリコン
膜１２５からなるセルプレート電極とが対向配置されて
なるメモリキャパシタを完成させる。
【０２１８】続いて、図１３（ａ）に示すように、ＣＶ
Ｄ法等により、メモリキャパシタを被うように、結晶シ
リコン膜１２３、誘電体膜１２４及び多結晶シリコン膜
１２５を合わせた以上の所定膜厚にシリコン酸化膜１２
６を堆積形成する。
【０２１９】しかる後、図１３（ｂ）に示すように、多
結晶シリコン膜１２５をストッパーとして、この多結晶
シリコン膜１２５の表面が露出するまでシリコン酸化膜
１２６の表面にＣＭＰを施して表面を平坦化させる。
【０２２０】この変形例においては、上部配線層１１１
を正確に所定のパターンに形成することができる。即
ち、多結晶シリコン膜１０９の表面が平坦化（平坦化面
１１０と）されており、この平坦化面１１０上に塗布形
成したレジストにフォトリソグラフィーを施すときに周
囲に段差が存しないため、段差に起因するレジストパタ
ーンの細り等の不都合が生じることがなく所望形状のレ
ジストパターンの形成が可能となるとともに、フォトリ
ソグラフィー時のプロセスマージンが拡大されてウェハ
プロセスにおける歩留まりの向上を実現させることがで
きる。しかも、多結晶シリコン膜１０９は１層の膜とし
て形成されているため、多層の多結晶シリコン膜１０９
が積層された場合のように各多結晶シリコン膜間の界面
にエッチング残り屑等の異物が混入することがなく、エ
ッチング時における加工が容易となる。
【０２２１】（第４の実施形態）続いて、本発明の第４
の実施形態について説明する。この第４の実施形態で
は、第３の実施形態と同様に、本発明に係る半導体装置
及びその製造方法をＭＯＳトランジスタに適用した例に
ついて述べる。なお、この第４の実施形態では、ＭＯＳ
トランジスタの製造工程とともにその構造について説明
する。図１４は、このＭＯＳトランジスタの製造方法を
工程順に示す概略断面図である。
【０２２２】先ず、図１４（ａ）に示すように、シリコ
ン半導体基板７１の一主面に、フォトリソグラフィー及
びそれに続くエッチングを施し、当該一主面に所定深さ
の溝部７２を形成する。ここで、この溝部７２内の底面
７２ａが後述する素子分離構造やゲート電極等が形成さ
れる素子領域となる。
【０２２３】続いて、図１４（ｂ）に示すように、シリ
コン半導体基板７１の上に、フィールドシールド素子分
離法によりフィールドシールド素子分離構造８５を形成
する。
【０２２４】即ち、先ず溝部７２内を含むシリコン半導
体基板７１の全面に、シリコン酸化膜８１，多結晶シリ
コン膜８２及びシリコン酸化膜８３を順次形成する。
【０２２５】続いて、これらシリコン酸化膜８１，多結
晶シリコン膜８２及びシリコン酸化膜８３をフォトリソ
グラフィー及びそれに続くドライエッチング等によりパ
ターニングしてそれぞれ選択的に除去する。このとき、
溝部７１内の底面７２ａ上にこれらシリコン酸化膜８
１，多結晶シリコン膜８２及びシリコン酸化膜８３を残
して素子形成領域を画定するとともに、シリコン半導体
基板７１上の溝部７２の近傍にも同様にシリコン酸化膜
８１，多結晶シリコン膜８２及びシリコン酸化膜８３を
残す。
【０２２６】そして、残存したシリコン酸化膜８１，多
結晶シリコン膜８２及びシリコン酸化膜８３を覆うよう
に全面にシリコン酸化膜を成膜した後に、当該シリコン
酸化膜の全面をＲＩＥ等により異方性ドライエッチング
してシリコン酸化膜８１，多結晶シリコン膜８２及びシ
リコン酸化膜８３の側壁にのみシリコン酸化物を残し、
側壁保護膜８４を形成する。これにより、底面７２ａ上
の素子形成領域に、シリコン酸化膜８１，８３及び側壁
保護膜８４により囲まれた多結晶シリコン膜８２からな
るシールドプレート電極を備えたフィールドシールド素
子分離構造８５が形成される。それとともに、シリコン
半導体基板７１上の溝部７２の近傍にも、フィールドシ
ールド素子分離構造８５を構成する各層からなる段差部
８６が形成される。ここで、段差部８６は、シリコン半
導体基板７１からの高さが、その厚みがフィールドシー
ルド素子分離構造８５と略等しいため、フィールドシー
ルド素子分離構造８５に比してその上面の位置が溝部７
２の深さ分だけ高く形成されていることになる。
【０２２７】続いて、露出された溝部７２内の底面７２
ａに熱酸化を施して、ゲート酸化膜８７を膜厚５０Å〜
２００Å程度に形成する。
【０２２８】続いて、図１４（ｃ）に示すように、ＣＶ
Ｄ法等により、溝部７２内を充填し且つ段差部８６上を
含むシリコン半導体基板７１の全面を覆うように多結晶
シリコン膜８８を堆積形成し、この多結晶シリコン膜８
８に表面研磨、ここでは化学機械研磨（ＣＭＰ）を施し
て表面を平坦化する。ここでは、図示のように、段差部
８６をストッパーとして、当該段差部８６のシリコン酸
化膜８１と略同一の高さとなるように研磨する。従っ
て、研磨終了後には段差部８６の上面と多結晶シリコン
膜８８の上面とが平坦な同一な平坦化面８９となる。な
お、ここでは多結晶シリコン膜８８の平坦化方法として
ＣＭＰを用いたが、これに限ることなく例えばＲＩＥ等
により多結晶シリコン膜８８を異方性エッチングしても
よい。ＣＭＰと異方性エッチングのどちらを用いたとし
ても、フィールドシールド素子分離構造８５のシリコン
酸化膜８３と多結晶シリコン膜８８とのエッチングレー
トの違いにより、エッチングが終了した時におけるシリ
コン酸化膜８３の削れ量はごく僅かなものであり、フィ
ールドシールド素子分離構造８５の素子分離特性が影響
を受けることはない。
【０２２９】続いて、図１４（ｄ）に示すように、ＣＶ
Ｄ法等により、段差部８６及び多結晶シリコン膜８８の
上、即ち平坦化面８９上にシリコン酸化膜９０を堆積形
成する。ここで、シリコン酸化膜９０を形成する前に、
スパッタ法により平坦化面８９上にタングステン（Ｗ）
等の高融点金属を堆積形成し、多結晶シリコン膜８８上
にシリサイド層を形成しても好適である。
【０２３０】その後、このシリコン酸化膜９０上にレジ
ストを塗布し、フォトリソグラフィーにより所定形状の
レジストパターンを形成する。そして、このレジストパ
ターンをマスクとしてシリコン酸化膜９０及び多結晶シ
リコン膜８８をドライエッチングし、フィールドシール
ド素子分離構造８５間のゲート酸化膜８７上及びフィー
ルドシールド素子形成領域８５上に前記所定パターンに
倣った形状にシリコン酸化膜９０及び多結晶シリコン膜
８８を残して、ゲート電極９１及びそのキャップ絶縁膜
９２を形成する。このとき、前記シリサイド層を形成し
た場合には、ゲート電極９１はポリサイド層として形成
されることになる。ここで、ゲート電極９１及びキャッ
プ絶縁膜９２においては、フィールドシールド素子分離
構造８５上のものと素子形成領域のゲート酸化膜８７上
のものとが略同一の高さに形成されることになる。
【０２３１】続いて、ゲート電極９１及びキャップ絶縁
膜９２を覆うようにシリコン酸化膜を堆積させ、このシ
リコン酸化膜の全面を異方性エッチングすることによ
り、素子形成領域におけるゲート電極９１の形成部位以
外のゲート酸化膜８７を除去するとともに、ゲート電極
９１及びキャップ絶縁膜９２の側面のみに前記シリコン
酸化膜を残して側壁保護膜９３を形成する。
【０２３２】続いて、キャップ絶縁膜９２をマスクとし
て、素子形成領域におけるゲート電極９１の両側のシリ
コン半導体基板７１の表面領域にＮ型の不純物をイオン
注入し、一対の不純物拡散層９４を形成する。
【０２３３】しかる後、層間絶縁膜やコンタクト孔（ヴ
ィア孔）、各種配線層等を形成して、ＭＯＳトランジス
タを完成させる。
【０２３４】上述のように、第４の実施形態に係るＭＯ
Ｓトランジスタの製造方法においては、ゲート電極９１
（及びキャップ絶縁膜９２）を正確に所定のパターンに
形成することができる。即ち、シリコン酸化膜９０及び
多結晶シリコン膜８８の表面が平坦化（平坦化面８９
と）されており、この平坦化面８９上に塗布形成したレ
ジストにフォトリソグラフィーを施すときに周囲に段差
が存しないため、段差に起因するレジストパターンの細
り等の不都合が生じることがなく所望形状のレジストパ
ターンが形成されるとともに、フォトリソグラフィー時
のプロセスマージンが拡大されてウェハプロセスにおけ
る歩留まりの向上を実現させることができる。しかも、
多結晶シリコン膜８８は１層の膜として形成されている
ため、多層の多結晶シリコン膜が積層された場合のよう
に各多結晶シリコン膜間の界面にエッチング残り屑等の
異物が混入することがなく、エッチング時における加工
が容易となる。
【０２３５】また、多結晶シリコン膜８８の異方性エッ
チング時、即ちゲート電極９１の形成時において、ゲー
ト酸化膜８７上の多結晶シリコン膜８８の厚みがほぼ均
一であるため、ゲート酸化膜８７の一部が削れ過ぎてシ
リコン半導体基板７１の表面が露出というような不都合
が防止される。
【０２３６】更に、溝部７２の周囲におけるシリコン半
導体基板７１の表面を多結晶シリコン膜８８にＣＭＰを
施す際のストッパーとして利用することにより、多結晶
シリコン膜８８を自己整合的に溝部に充填することがで
き、レジストの細り等の不都合を防止して容易且つ確実
に所望形状のゲート電極６１をパターン形成することが
できる。
【０２３７】（第５の実施形態）以下、本発明に係る半
導体装置の製造方法をゲート長が０．５μｍ程度のＭＯ
Ｓトランジスタの製造に適用した具体的な実施形態につ
いて、図面を参照しながら詳細に説明する。図１５〜図
１６は、第５の実施形態のＭＯＳトランジスタの製造方
法を工程順に示す概略断面図である。
【０２３８】先ず、図１５（ａ）に示すように、例えば
ｐ型のシリコン半導体基板２０１の上に、いわゆるフィ
ールドシールド素子分離法によりフィールド領域にフィ
ールドシールド素子分離構造２０３を形成して素子形成
領域２０２を画定する。
【０２３９】即ち、先ず、シリコン半導体基板１の上
に、シリコン酸化膜，多結晶シリコン膜及びシリコン酸
化膜を、それぞれ膜厚を例えば５０ｎｍ，２００ｎｍ，
２００ｎｍ程度に順次形成する。
【０２４０】続いて、これらシリコン酸化膜，多結晶シ
リコン膜及びシリコン酸化膜をフォトリソグラフィー及
びそれに続くドライエッチング等によりパターニング
し、それぞれ選択的に除去して素子形成領域２０２を画
定する。
【０２４１】しかる後、残存したシリコン酸化膜，多結
晶シリコン膜及びシリコン酸化膜を覆うように全面にシ
リコン酸化膜を成膜した後に、当該シリコン酸化膜の全
面をＲＩＥ等により異方性ドライエッチングしてシリコ
ン酸化膜，多結晶シリコン膜及びシリコン酸化膜の側壁
にのみシリコン酸化物を残し、側壁保護膜を形成する。
これにより、フィールド領域に、シリコン酸化膜２０４
ａ，シリコン酸化膜２０４ｂ及び側壁保護膜２０４ｃに
より囲まれ、シールドプレート電極として機能する多結
晶シリコン膜２０５を備えたフィールドシールド素子分
離構造２０３が形成される。
【０２４２】なお、ここでは素子分離構造としてフィー
ルドシールド素子分離構造３を形成したが、このフィー
ルドシールド素子分離構造２０３の代わりに、いわゆる
ＬＯＣＯＳ法によりフィールド領域にフィールド酸化膜
を形成してもよい。
【０２４３】次いで、フィールドシールド素子分離構造
２０３により互いに分離されて相対的に画定された素子
形成領域２０２のシリコン半導体基板２０１の表面に熱
酸化を施して膜厚１５ｎｍ程度のゲート酸化膜２０６を
形成する。
【０２４４】続いて、図１５（ｂ）に示すように、フィ
ールドシールド素子分離構造２０３を含む全面に、ＣＶ
Ｄ法により温度５８０℃の条件で不純物がドープされた
多結晶シリコン膜２１１を成膜する。ここで、この多結
晶シリコン膜２１１内にフィールドシールド素子分離構
造２０３が埋め込まれるような膜厚に当該多結晶シリコ
ン膜２１１を堆積形成することが必要であり、ここでは
フィールドシールド素子分離構造２０３の高さが４５０
ｎｍ程度であることを考慮して、多結晶シリコン膜２１
１の膜厚を６００ｎｍ程度とする。
【０２４５】続いて、図１５（ｃ）に示すように、多結
晶シリコン膜２１１に表面研磨、ここでは回転数７０ｒ
ｐｍ，圧力３０ｍｇ重／ｃｍ2 の条件で化学機械研磨
（ＣＭＰ）を施して多結晶シリコン膜２１１の表面を研
磨し平坦化する。ここでは、図示のように、フィールド
シールド素子分離構造２０３の上に所定膜厚の多結晶シ
リコン膜２１１を残した状態で平坦化する。ＣＭＰ研磨
法は、所定の薬液と研磨剤とのスラリーを用いる研磨法
であり、ミリメートルのオーダーの段差でさえも解消し
て高精度な平坦化、例えば表面の段差を０．０５μｍ程
度に抑えることができるという利点を有している。
【０２４６】次に、図１５（ｄ）に示すように、平坦化
された多結晶シリコン膜２１１の表面にＣＶＤ法により
温度７５０℃の条件でシリコン窒化膜２１２を膜厚２０
０ｎｍ程度に堆積形成し、続いてシリコン窒化膜２１２
の上にＣＶＤ法により温度６７５℃の条件でシリコン酸
化膜２１３を膜厚２５０ｎｍ程度に堆積形成する。ここ
で、シリコン窒化膜２１２上に形成するシリコン酸化膜
２１３を、プラズマＣＶＤ法を用いてプラズマ・シリコ
ン酸化膜とすることも好適である。また、シリコン窒化
膜２１２を形成する前に、スパッタ法により多結晶シリ
コン膜２１１上にタングステン（Ｗ）等の高融点金属を
堆積させ、シリサイド層を形成しても好適である。
【０２４７】続いて、図１５（ｅ）に示すように、シリ
コン酸化膜２１３の上にフォトレジストを塗布形成し、
このフォトレジストにフォトリソグラフィーを施して所
定パターンのマスク２１４を形成する。そして、このマ
スク２１４を用いて、シリコン窒化膜２１２及びシリコ
ン酸化膜２１３を異方性ドライエッチングして両者を所
定の電極形状にパターニングする。具体的に、このドラ
イエッチングは、通常の平行平板型エッチングチャンバ
ーを用い、エッチングガスとしてＣＦ4 ／Ａｒを使用し
て、ガス流量がＣＦ4 ／Ａｒ＝１２０／８００ｓｃｃ
ｍ、圧力が１．７Ｔｏｒｒ、投入パワーが７５０Ｗの条
件下で行う。
【０２４８】続いて、マスク２１４を例えばＯ2 プラズ
マを用いた灰化処理等により除去した後、図１５（ｆ）
に示すように、今度は電極形状とされたシリコン酸化膜
２１３をマスクとして多結晶シリコン膜２１１を異方性
ドライエッチングして電極形状にパターニングし、素子
形成領域２０２上及びフィールドシールド素子分離構造
２０３上にそれぞれ上面が略同一平面内にある、すなわ
ち上面の高さが略等しいゲート電極（ゲート配線）２０
７を所定の電極形状に形成する。このとき、前記シリサ
イド層を形成した場合には、ゲート電極（ゲート配線）
２０７はポリサイド層となる。具体的に、このドライエ
ッチングは、通常の平行平板型エッチングチャンバーを
用い、エッチングガスとしてＨｅ／ＨＢｒ／Ｃｌ2 を使
用して、ガス流量がＨｅ／ＨＢｒ／Ｃｌ2 ＝４００／１
５／２００ｓｃｃｍ、圧力が４２５Ｔｏｒｒ、投入パワ
ーが２２５Ｗの条件下で行う。
【０２４９】次いで、図１６（ａ）に示すように、ＣＶ
Ｄ法により温度７５０℃の条件で、素子形成領域２０２
上及びフィールドシールド素子分離構造２０３上の各ゲ
ート電極（ゲート配線）２０７を覆うように全面にシリ
コン窒化膜を膜厚が２００ｎｍ程度となるように堆積形
成し、続いて当該シリコン酸化膜の全面を異方性ドライ
エッチングして、各ゲート電極（ゲート配線）２０７及
びシリコン窒化膜２１２の側壁にのみ前記シリコン窒化
膜を残して側壁保護膜２０８を形成する。具体的に、こ
のドライエッチングは、通常の平行平板型エッチングチ
ャンバーを用い、エッチングガスとしてＣＦ4 ／Ａｒを
使用して、ガス流量がＣＦ4 ／Ａｒ＝１２０／８００ｓ
ｃｃｍ、圧力が１．７Ｔｏｒｒ、投入パワーが７５０Ｗ
の条件下で行う。このとき、各ゲート電極（ゲート配
線）２０７は、シリコン窒化膜２１２及び側壁保護膜２
０８により覆われた状態とされる。
【０２５０】続いて、ゲート電極２０７間に存するシリ
コン酸化膜２１３をドライエッチングして除去する。
【０２５１】続いて、シリコン半導体基板２０１を酸性
溶液、ここでは濃度０．５％のＨＦ溶液を用いて３０秒
間洗浄した後、通常の拡散炉を用いてシリコン半導体基
板２０１に温度９００℃、Ｎ2 雰囲気中で３０分間熱処
理を施す。このとき、図１６（ｂ）に示すように、シリ
コン窒化膜２１２上のシリコン酸化膜２１３は、洗浄よ
る削れと、熱処理による熱履歴に起因する収縮とによ
り、その幅が５０ｎｍ程度狭くなる。また、このシリコ
ン半導体基板２０１の洗浄により、素子形成領域２０２
におけるゲート電極２０７間のゲート酸化膜２０６が除
去され、この素子形成領域２０２におけるゲート電極２
０７間のシリコン半導体基板２０１の表面部位が露出す
る。ここで、シリコン酸化膜２１３をプラズマ・シリコ
ン酸化膜とした場合、このプラズマ・シリコン酸化膜は
熱収縮率が高いために洗浄及び熱処理によりその幅が更
に狭くなる。
【０２５２】ここで、上述の熱処理によりゲート電極２
０７間に再び薄い酸化膜（膜厚１０Å〜２０Å程度）が
形成されるため、再度上述のようにシリコン半導体基板
２０１を洗浄して、この酸化膜を除去する。
【０２５３】次に、図１６（ｃ）に示すように、ＣＶＤ
法により温度５００℃で不純物がドープされてなる多結
晶シリコン膜２１５をフィールドシールド素子分離構造
２０３上を含む全面に膜厚１０００ｎｍ程度に堆積形成
する。
【０２５４】次いで、図１６（ｄ）に示すように、シリ
コン酸化膜２１３をストッパーとして用い、多結晶シリ
コン膜２１５に当該シリコン酸化膜２１３が露出するま
で表面研磨、ここでは、回転数７０ｒｐｍ，圧力３０ｍ
ｇ重／ｃｍ2 の条件で化学機械研磨（ＣＭＰ）を施して
多結晶シリコン膜２１５の表面を平坦化する。このと
き、シリコン酸化膜２１３により、多結晶シリコン膜２
１５が隣接する当該シリコン酸化膜２１３毎に分離され
て、シリコン酸化膜２１３と略等しい分断幅をもつ各パ
ッド多結晶シリコン膜２１０が形成される。
【０２５５】続いて、図１６（ｅ）に示すように、各パ
ッド多結晶シリコン膜２１０に熱処理を施し、各パッド
多結晶シリコン膜２１０と接するシリコン半導体基板２
０１の表面領域にＭＯＳトランジスタのソース／ドレイ
ンとなる拡散層２０９を形成する。即ち、前記熱処理に
より、各パッド多結晶シリコン膜２１０から素子形成領
域２０２におけるゲート電極２０７の両側のシリコン半
導体基板２０１の表面領域に各パッド多結晶シリコン膜
２１０内の不純物が拡散し、各拡散層２０９が形成され
る。このような固相拡散による不純物拡散層の形成法を
用いることにより、拡散層２０９の浅接合形成が可能と
なる。またこのとき、各パッド多結晶シリコン膜２１０
は、それぞれ１つの拡散層２０９とのみ電気的に接続さ
れることになる。
【０２５６】次に、全面にＢＰＳＧ膜２２１を形成し、
このＢＰＳＧ膜２２１を穿ちパッド多結晶シリコン膜２
１０の表面部分を露出させるコンタクト孔２２２を形成
する。
【０２５７】続いて、コンタクト孔２２２内を含むＢＰ
ＳＧ膜２２１の上に多結晶シリコン膜を堆積形成し、こ
の多結晶シリコン膜にフォトリソグラフィー及びそれに
続くドライエッチング等によりパターニングして、コン
タクト孔２２２内を充填するビット線等の配線層２２３
を形成する。この配線層２２３はコンタクト孔２２２を
通じてパッド多結晶シリコン膜２１０と電気的に接続さ
れており、更にこのパッド多結晶シリコン膜２１０がそ
の下部に存する拡散層２０９と電気的に接続されてい
る。即ち、配線層２２３はコンタクト孔２２２（内の多
結晶シリコン）及びパッド多結晶シリコン膜２１０を介
して所定の拡散層２０９と電気的に接続されている。
【０２５８】しかる後、図示は省略したが、層間絶縁膜
の形成、コンタクト孔の形成やそれに続く配線層の形成
等の後工程を経て、ＭＯＳトランジスタを完成させる。
【０２５９】上述のように、第５の実施形態に係るＭＯ
Ｓトランジスタの製造方法においては、シリコン窒化膜
２１２、シリコン酸化膜２１３及びゲート電極（ゲート
配線）２０７からなるパターンをその幅寸法が露光限界
値程度となるように形成した場合、洗浄及び熱処理が施
されたシリコン酸化膜２１３はその幅寸法が露光限界値
以下となる。従って、シリコン酸化膜２１３によって分
断され所定のパターンとされたパッド多結晶シリコン膜
２１０は、その分断幅が露光限界値以下となる。
【０２６０】このように、ゲート電極（ゲート配線）２
０７の幅寸法をフォトリソグラフィーにおける実質的な
露光限界まで狭めたときでも、フォトリソグラフィーを
用いずに多結晶シリコン膜２１５を分断して露光限界値
以下の分断幅をもつ例えばパッド多結晶シリコン膜２１
０を形成することが可能となる。
【０２６１】また、シリコン窒化膜２１２上に形成する
シリコン酸化膜２１３を、プラズマＣＶＤ法を用いて形
成してプラズマ・シリコン酸化膜とすることにより、後
に形成されるパッド多結晶シリコン膜２１０の分断幅を
更に小さくすることが可能となり、コンタクト孔２２２
の形成時における位置精度が更に緩和される。
【０２６２】（変形例）続いて、本発明の第５の実施形
態の変形例について説明する。ここでは、第５の実施形
態と同様にＭＯＳトランジスタを製造する方法を例示す
るが、表面研磨の仕方が若干異なる。図１７〜図１８
は、変形例のＭＯＳトランジスタの製造方法を工程順に
示す概略断面図である。なお、第５の実施形態において
説明した工程と同一の工程については説明を省略し、さ
らに第５の実施形態のＭＯＳトランジスタの構成要素と
同一の部位には同符号を付して説明を省略する。
【０２６３】この変形例においては、上述した第５の実
施形態の図１５（ｃ）に示した工程において、多結晶シ
リコン膜２１１の研磨制御を容易且つ確実に行うため
に、フィールドシールド素子分離構造２０３のキャップ
絶縁膜であるシリコン酸化膜２０４ｂをストッパーとし
て用いる。
【０２６４】すなわち、図１７（ａ）に示すように、フ
ィールドシールド素子分離構造２０２上を含む全面に堆
積形成された多結晶シリコン膜２１１に、フィールドシ
ールド素子分離構造２０３のシリコン酸化膜２０４ｂの
表面が露出するまで表面研磨、ここではＣＭＰを施して
表面を平坦化する。
【０２６５】次いで、図１７（ｂ）に示すように、露出
したフィールドシールド素子分離構造２０３上及び多結
晶シリコン膜２１１上にＣＶＤ法により温度５８０℃の
条件で不純物がドープされた多結晶シリコン膜２３１を
膜厚２００ｎｍ程度に堆積形成し、フィールドシールド
素子分離構造２０３を多結晶シリコン膜２１１，２３１
内に埋め込む。
【０２６６】続いて、多結晶シリコン膜２３１の表面に
ＣＶＤ法により温度７５０℃の条件でシリコン窒化膜２
１２を膜厚２００ｎｍ程度に堆積形成し、続いてシリコ
ン窒化膜２１２の上にＣＶＤ法により温度６７５℃の条
件でシリコン酸化膜２１３を膜厚２５０ｎｍ程度に堆積
形成する。ここで、シリコン窒化膜２１２上に形成する
シリコン酸化膜２１３を、プラズマＣＶＤ法を用いてプ
ラズマ・シリコン酸化膜とすることも好適である。
【０２６７】次に、図１７（ｃ）に示すように、シリコ
ン酸化膜２１３の上にフォトレジストを塗布形成し、こ
のフォトレジストにフォトリソグラフィーを施して所定
パターンのマスク２１４を形成する。そして、このマス
ク２１４を用いて、シリコン窒化膜２１２及びシリコン
酸化膜２１３を異方性ドライエッチングして両者を所定
の電極形状にパターニングする。具体的に、このドライ
エッチングは、通常の平行平板型エッチングチャンバー
を用い、エッチングガスとしてＣＦ4 ／Ａｒを使用し
て、ガス流量がＣＦ4 ／Ａｒ＝１２０／８００ｓｃｃ
ｍ、圧力が１．７Ｔｏｒｒ、投入パワーが７５０Ｗの条
件下で行う。
【０２６８】続いて、マスク２１４を例えばＯ2 プラズ
マを用いた灰化処理等により除去した後、図１７（ｄ）
に示すように、今度は電極形状とされたシリコン酸化膜
２１３をマスクとして多結晶シリコン膜２１１，２３１
を異方性ドライエッチングして電極形状にパターニング
し、素子形成領域２０２上及びフィールドシールド素子
分離構造２０３上にそれぞれ上面が略同一平面内にあ
る、すなわち上面の高さが略等しいゲート電極（ゲート
配線）２０７を所定の電極形状に形成する。具体的に、
このドライエッチングは、通常の平行平板型エッチング
チャンバーを用い、エッチングガスとしてＨｅ／ＨＢｒ
／Ｃｌ2 を使用して、ガス流量がＨｅ／ＨＢｒ／Ｃｌ2
＝４００／１５／２００ｓｃｃｍ、圧力が４２５Ｔｏｒ
ｒ、投入パワーが２２５Ｗの条件下で行う。
【０２６９】次いで、図１８（ａ）に示すように、ＣＶ
Ｄ法により温度７５０℃の条件で、素子形成領域２０２
上及びフィールドシールド素子分離構造２０３上の各ゲ
ート電極（ゲート配線）２０７を覆うように全面にシリ
コン窒化膜を膜厚が２００ｎｍ程度となるように堆積形
成し、続いて当該シリコン酸化膜の全面を異方性ドライ
エッチングして、各ゲート電極（ゲート配線）２０７及
びシリコン窒化膜２１２の側壁にのみ前記シリコン窒化
膜を残して側壁保護膜２０８を形成する。具体的に、こ
のドライエッチングは、通常の平行平板型エッチングチ
ャンバーを用い、エッチングガスとしてＣＦ4 ／Ａｒを
使用して、ガス流量がＣＦ4 ／Ａｒ＝１２０／８００ｓ
ｃｃｍ、圧力が１．７Ｔｏｒｒ、投入パワーが７５０Ｗ
の条件下で行う。このとき、各ゲート電極（ゲート配
線）２０７は、シリコン窒化膜２１２及び側壁保護膜２
０８により覆われた状態とされる。
【０２７０】続いて、ゲート電極２０７間に存するシリ
コン酸化膜２１３をドライエッチングして除去する。
【０２７１】続いて、シリコン半導体基板２０１を酸性
溶液、ここでは濃度０．５％のＨＦ溶液を用いて３０秒
間洗浄した後、通常の拡散炉を用いてシリコン半導体基
板１に温度９００℃、Ｎ2 雰囲気中で３０分間熱処理を
施す。このとき、図１８（ｂ）に示すように、シリコン
窒化膜２１２上のシリコン酸化膜２１３は、洗浄による
削れと、熱処理による熱履歴に起因する収縮により、そ
の幅が５０ｎｍ程度狭くなる。また、このシリコン半導
体基板２０１の洗浄により、素子形成領域２０２におけ
るゲート電極２０７間のゲート酸化膜２０６が除去さ
れ、この素子形成領域２０２におけるゲート電極２０７
間のシリコン半導体基板２０１の表面部位が露出する。
ここで、シリコン酸化膜２１３をプラズマ・シリコン酸
化膜とした場合、このプラズマ・シリコン酸化膜は熱収
縮率が高いために洗浄及び熱処理によりその幅が更に狭
くなる。
【０２７２】ここで、上述の熱処理によりゲート電極２
０７間に再び薄い酸化膜（膜厚１０Å〜２０Å程度）が
形成されるため、再度上述のようにシリコン半導体基板
２０１を洗浄して、この酸化膜を除去する。
【０２７３】次に、図１８（ｃ）に示すように、ＣＶＤ
法により温度５００℃で不純物がドープされてなる多結
晶シリコン膜２１５をフィールドシールド素子分離構造
２０３上を含む全面に膜厚１０００ｎｍ程度に堆積形成
する。
【０２７４】次いで、図１８（ｄ）に示すように、今度
は多結晶シリコン膜２１５にシリコン酸化膜２１３をス
トッパーとして用い当該シリコン酸化膜２１３が露出す
るまで表面研磨、ここでは、回転数７０ｒｐｍ，圧力３
０ｍｇ重／ｃｍ2 の条件で化学機械研磨（ＣＭＰ）を施
して多結晶シリコン膜２１５の表面を平坦化する。この
とき、シリコン酸化膜１３により、多結晶シリコン膜２
１５が隣接する当該シリコン酸化膜２１３毎に分離され
て、シリコン酸化膜２１３と略等しい分断幅をもつ各パ
ッド多結晶シリコン膜２１０が形成される。
【０２７５】続いて、第５の実施形態の場合と同様に、
ＭＯＳトランジスタのソース／ドレインとなる拡散層２
０９を形成した後、ＢＰＳＧ膜２２１及びそれを穿ち下
層のパッド多結晶シリコン膜２１０の表面を露出させる
コンタクト孔２２２を形成する。そして、コンタクト孔
２２内を含むＢＰＳＧ膜２１の上に多結晶シリコン膜を
堆積形成し、この多結晶シリコン膜にフォトリソグラフ
ィー及びそれに続くドライエッチング等によりパターニ
ングして、コンタクト孔２２２内を充填するビット線等
の配線層２２３を形成する。しかる後、層間絶縁膜の形
成、コンタクト孔の形成やそれに続く配線層の形成等の
後工程を経て、ＭＯＳトランジスタを完成させる。
【０２７６】第５の実施形態に係るＭＯＳトランジスタ
の製造方法の変形例においては、シリコン窒化膜２１
２、シリコン酸化膜２１３及びゲート電極（ゲート配
線）２０７からなるパターンをその幅寸法が露光限界値
程度となるように形成した場合、洗浄及び熱処理が施さ
れたシリコン酸化膜２１３はその幅寸法が露光限界値以
下となる。従って、シリコン酸化膜２１３によって分断
され所定のパターンとされたパッド多結晶シリコン膜２
１０は、その分断幅が露光限界値以下となる。
【０２７７】このように、ゲート電極（ゲート配線）２
０７の幅寸法をフォトリソグラフィーにおける実質的な
露光限界まで狭めたときでも、フォトリソグラフィーを
用いずに多結晶シリコン膜２１５を分断して露光限界値
以下の分断幅をもつ例えばパッド多結晶シリコン膜２１
０を形成することが可能となる。
【０２７８】また、シリコン窒化膜２１２上に形成する
シリコン酸化膜２１３を、プラズマＣＶＤ法を用いて形
成してプラズマ・シリコン酸化膜とすることにより、後
に形成されるパッド多結晶シリコン膜２１０の分断幅を
更に小さくすることが可能となり、コンタクト孔２２２
の形成時における位置精度が更に緩和される。
【０２７９】（第６の実施形態）次いで、第６の実施形
態に係る半導体装置及びその製造方法について説明す
る。ここでは、半導体装置として不揮発性半導体記憶装
置の一つであるＥＥＰＲＯＭについて例示する。図１９
は第６の実施形態に係るＥＥＰＲＯＭの概略構成を示す
概略平面図であり、図２０、図２１及び図２２はそれぞ
れ図１９中の線分Ａ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’に沿っ
た概略断面図である。
【０２８０】このＥＥＰＲＯＭは、ｐ型のシリコン半導
体基板３０１上でフィールドシールド素子分離構造３０
２により画定された素子形成領域に、各々独立し電気的
に浮遊状態とされてなる浮遊ゲート電極３０３と、フィ
ールドシールド素子分離構造３０２と略直交するように
帯状に形成されて１行分の浮遊ゲート電極３０３と帯状
の誘電体膜３０４を介して対向配置されてなる制御ゲー
ト電極３０５と、素子形成領域における制御ゲート電極
３０５の両側のシリコン半導体基板３０１の表面領域に
形成されてなる一対の不純物拡散層３０６と、隣接する
制御ゲート電極３０５間において浮遊ゲート電極３０
３、誘電体膜３０４及び制御ゲート電極３０５を覆うキ
ャップ絶縁膜３０７及び側壁保護膜３０８を介して充填
形成されて不純物拡散層３０６と接続されてなる引き出
し電極３０９と、フィールドシールド素子分離構造３０
２とほぼ平行に帯状に形成され、引き出し電極３０９を
通じて一方の不純物拡散層３０６（ドレイン拡散層）と
電気的に接続されてなるビット線３１０とを有して構成
されている。ここで、図１９中で円Ｄで囲む領域がメモ
リセルとなる。
【０２８１】フィールドシールド素子分離構造３０２
は、図２１及び図２２に示すように、熱酸化膜３１１上
に、シールドプレート電極として機能する多結晶シリコ
ン膜３１２及びそのキャップ絶縁膜３１３が共に帯状に
パターン形成され、この多結晶シリコン膜３１２の側面
部に熱酸化膜３１４が形成され、シールドプレート電極
として機能する多結晶シリコン膜３１２が熱酸化膜３１
１、キャップ絶縁膜３１３及び熱酸化膜３１４に囲まれ
たかたちとされて構成されている。
【０２８２】浮遊ゲート電極３０３は、多結晶シリコン
膜からなり、素子形成領域に形成されたトンネル酸化膜
３１５上にパターン形成され、各々が電気的に分離され
た状態とされている。更に、各浮遊ゲート電極３０３
は、図２０に示すように、素子形成領域上で不純物拡散
層３０６を介してほぼ等間隔に配設されるとともに、図
２３に示すように、各フィールドシールド素子分離構造
３０２間を充填し薄い熱酸化膜３１４を介して多結晶シ
リコン膜３１２と対向配置されている。
【０２８３】ここで、図２２に示すように、各フィール
ドシールド素子分離構造３０２及び各浮遊ゲート電極３
０３はそれらの表面が平坦化されており、即ちフィール
ドシールド素子分離構造３０２の上面と浮遊ゲート電極
３０３の上面とがほぼ同じ平面（平坦化面３１６）とさ
れている。
【０２８４】誘電体膜３０４は、酸化膜、窒化膜及び酸
化膜の３層構造とされるＯＮＯ膜等からなり、制御ゲー
ト電極３０５は、ｎ型の多結晶シリコン膜等からなる。
これら誘電体膜３０４及び制御ゲート電極３０５は、行
方向の浮遊ゲート電極３０３の上面を含む平坦化面３１
６上にほぼ同一の帯状にパターン形成されており、各浮
遊ゲート電極３０３と制御ゲート電極３０５とが誘電体
膜３０４を介して容量結合している。
【０２８５】そして、制御ゲート電極３０５上にはキャ
ップ絶縁膜３１８が形成されるとともに、浮遊ゲート電
極３０３、誘電体膜３０４及び制御ゲート電極３０５の
側面に側壁保護膜３１９が形成され、浮遊ゲート電極３
０３、誘電体膜３０４及び制御ゲート電極３０５がトン
ネル酸化膜３１５、キャップ絶縁膜３１８及び側壁保護
膜３１９に囲まれたかたちとされている。
【０２８６】引き出し電極３０９は、図２０に示すよう
に、素子形成領域において浮遊ゲート電極３０３、誘電
体膜３０４及び制御ゲート電極３０５間を熱酸化膜３１
８を介して充填しているとともに、フィールドシールド
素子分離構造３０２間を熱酸化膜３１４を介して充填し
ており、各々が下層の１つの不純物拡散層３０６と電気
的に接続されている。
【０２８７】ここで、フィールドシールド素子分離構造
３０２上及び制御ゲート電極３０５上を含むシリコン半
導体基板３０１の全面には層間絶縁膜３１７が形成され
ており、この層間絶縁膜３１７には、ドレイン拡散層と
なる一方の不純物拡散層３０６と接続された引き出し電
極３０９の表面の一部を露出させるコンタクト孔３２０
が開孔形成されている。
【０２８８】更に、コンタクト孔３２０内を含む層間絶
縁膜３１７にＴｉＮ／Ｔｉの２層構造の下地膜３２１が
形成され、コンタクト孔３２０を充填するとともに層間
絶縁膜３１７上に下地膜３２１を介して延在するアルミ
ニウム合金等からなるビット線３１０が帯状にパターン
形成されている。
【０２８９】以下、このＥＥＰＲＯＭの書き込み／消去
動作について説明する。
【０２９０】トンネル酸化膜３１５、誘電体膜３０４及
びフィールドシールド素子分離構造３０２の熱酸化膜３
１４によるキャパシタンスをそれぞれＣ1 ，Ｃ2 ，Ｃ3
（Ｃt ＝Ｃ1 ＋Ｃ2 ＋Ｃ3 ）とし、浮遊ゲート電極３０
３、制御ゲート電極３０５及びフィールドシールド素子
分離構造３０２の多結晶シリコン膜３１２の各電位をＶ
fg，Ｖcg，Ｖfsとして、浮遊ゲート電極３０３内の電荷
をＱとすると、下記の関係式が成立する。 Ｃt ・Ｖfg＝Ｃ2 ・Ｖcg＋２Ｃ3 ・Ｖfs＋Ｑ ・・・（１）
【０２９１】先ず、書き込み動作について説明する。書
き込み時には、浮遊ゲート電極３０３から電子を放出さ
せてしきい値を下げる。通常、フィールドシールド素子
分離構造３０２の多結晶シリコン膜３１２はシールドプ
レート電極として０（Ｖ）に固定して用いられるが、書
き込み時には、多結晶シリコン膜３１２を書き込み用電
極として用いる。即ち、Ｖcgを０（Ｖ）に固定し、Ｖfs
を負の高電位とすればよい。このとき、（１）式より、 （Ｃ1 ＋Ｃ2 ＋Ｃ3 ）・Ｖfg＝２Ｃ3 ・Ｖfs＋Ｑ 故に、 Ｖfg−Ｖfs＝−（Ｃ1 ＋Ｃ2 ）・Ｖfg／Ｃ3 ＝−５Ｖfg＋（Ｃt ／Ｃ3 ）・（Ｑ／Ｃt ） ・・・（２）
【０２９２】ファウラー・ノードハイム・トンネル電流
を発生させるためには、フィールドシールド素子分離構
造３０２の熱酸化膜３１４に少なくとも１０（ＭＶ／ｃ
ｍ）の電圧を印加することが必要であるから、熱酸化膜
３１４の膜厚を２０（ｎｍ）程度とすると、 Ｖfg−Ｖfs≧２０（Ｖ） となるから、Ｖfsを−２０（Ｖ）以下の負電位とするこ
とにより、浮遊ゲート電極３０３から電子が放出され
る。
【０２９３】次いで、消去動作について説明する。消去
時には、浮遊ゲート電極３０３に電子を注入してしきい
値を上げる。通常の消去時には、第１の消去法として、
Ｖcgを正の高電位（＝１３（Ｖ）程度）、Ｖfsを０
（Ｖ）に固定すると、（１）式から、 Ｃt ・Ｖfg＝２Ｃ3 ・Ｖfs＋Ｑ ・・・（３） となり、Ｑ≒−３．６４Ｃt の電荷が浮遊ゲート電極３
０３に蓄積される。
【０２９４】更に、第２の消去法として、Ｖcgを高電位
（１３Ｖ程度）Ｖfsを負の高電位（−２０（Ｖ）程度）
とすることにより、熱酸化膜３１４を介して浮遊ゲート
電極３０３に電子が蓄積される。
【０２９５】以下、上述の構成を有するＥＥＰＲＯＭの
製造方法について説明する。図２３（ａ）、図２４
（ａ）、図２５（ａ）、図２６（ａ）、図２７（ａ）及
び図２８（ａ）は、このＥＥＰＲＯＭの製造方法を工程
順に示す平面図であり、これら各平面図中でそれぞれ線
分Ａ−Ａ’に沿った断面図が図２３（ｂ）、図２４
（ｂ）、図２５（ｂ）、図２６（ｂ）、図２７（ｂ）及
び図２８（ｂ）であり、線分Ｂ−Ｂ’に沿った断面図が
図２３（ｃ）、図２４（ｃ）、図２５（ｃ）、図２６
（ｃ）、図２７（ｃ）及び図２８（ｃ）である。なお、
図１９〜図２２に対応する構成部材等については同符号
を記して説明を省略する。
【０２９６】先ず、図２３（ａ）〜図２３（ｃ）に示す
ように、ｐ型のシリコン半導体基板３０１の表面を熱酸
化して熱酸化膜３１１を形成し、この熱酸化膜３１１上
にＣＶＤ法により多結晶シリコン膜３１２及びキャップ
絶縁膜３１３を順次堆積形成する。その後、キャップ絶
縁膜３１３、多結晶シリコン膜３１２及び熱酸化膜３１
１にフォトリソグラフィー及びそれに続くドライエッチ
ングを施して、帯状にキャップ絶縁膜３１３、多結晶シ
リコン膜３１２及び熱酸化膜３１１を残す。
【０２９７】続いて、図２４（ａ）〜図２４（ｃ）に示
すように、パターニングされた多結晶シリコン膜３１２
の側面を熱酸化して熱酸化膜３１４を形成し、熱酸化膜
３１１、キャップ絶縁膜３１３及び熱酸化膜３１４によ
り多結晶シリコン膜３１２が囲まれてなるフィールドシ
ールド素子分離構造３０２を完成させる。このとき、熱
酸化膜３１４の代わりに、多結晶シリコン膜３１２及び
キャップ絶縁膜３１３を覆うように熱酸化膜３１１の全
面にシリコン酸化膜を堆積形成し、このシリコン酸化膜
及び熱酸化膜３１１の全面に異方性エッチングを施すこ
とにより、多結晶シリコン膜３１２及びキャップ絶縁膜
３１３の側面にシリコン酸化膜を残すようにしてもよ
い。
【０２９８】続いて、図２５（ａ）〜図２５（ｃ）に示
すように、各フィールドシールド素子分離構造３０２間
のシリコン半導体基板３０１の表面を熱酸化してトンネ
ル酸化膜３１５を形成する。次いで、ＣＶＤ法により各
フィールドシールド素子分離構造３０２上を含み各フィ
ールドシールド素子分離構造３０２間を充填するように
全面に多結晶シリコン膜３２２を堆積形成する。しかる
後、この多結晶シリコン膜３２２を表面研磨、ここでは
化学機械研磨法（ＣＭＰ法）によりフィールドシールド
素子分離構造３０２のキャップ絶縁膜３１３をストッパ
ーとして研磨する。このとき、隣接するフィールドシー
ルド素子分離構造３０２間を充填するとともに各フィー
ルドシールド素子分離構造３０２間で分離するように多
結晶シリコン膜３２２がパターニングされる。
【０２９９】続いて、図２６（ａ）〜図２６（ｃ）に示
すように、平坦化面３１６とされた各キャップ絶縁膜３
１３上及び各多結晶シリコン膜３２２上に、ＣＶＤ法に
より、酸化膜、窒化膜及び酸化膜の３層構造のＯＮＯ膜
と、多結晶シリコン膜及びシリコン酸化膜を順次堆積形
成する。ここで、シリコン酸化膜を形成する前に、スパ
ッタ法により多結晶シリコン膜上に高融点金属を堆積さ
せ、シリサイド層を形成することも好適である。
【０３００】次いで、これらシリコン酸化膜、多結晶シ
リコン膜及びＯＮＯ膜、並びに多結晶シリコン膜３２２
及びトンネル酸化膜３１５にフォトリソグラフィー及び
それに続くドライエッチングを施す。このとき、シリコ
ン酸化膜、多結晶シリコン膜及びＯＮＯ膜をフィールド
シールド素子分離構造３０２とほぼ直交するように帯状
にパターニングして誘電体膜３０４、制御ゲート電極３
０５及びそのキャップ絶縁膜３１８を形成するととも
に、隣接する制御ゲート電極３０５間の多結晶シリコン
膜３２２及びトンネル酸化膜３１５を除去して、素子形
成領域で各々独立し誘電体膜３０４を介して制御ゲート
電極３０５と容量結合する浮遊ゲート電極３０３を形成
する。なお、前記シリサイドを形成した場合には、制御
ゲート電極３０５はポリサイド層として形成されること
になる。
【０３０１】続いて、図２７（ａ）〜図２７（ｃ）に示
すように、キャップ絶縁膜３１８を含むシリコン半導体
基板３０１の全面にシリコン酸化膜を堆積形成し、この
シリコン酸化膜の全面に異方性エッチングを施すことに
より、トンネル酸化膜３１５、浮遊ゲート電極３０３、
誘電体膜３０４、制御ゲート電極３０５及びキャップ絶
縁膜３１８の側面にシリコン酸化膜を残して側壁保護膜
３１９を形成する。
【０３０２】続いて、ＣＶＤ法により、全面にノンドー
プの多結晶シリコン膜を堆積形成した後に、ＣＭＰ法に
よりこの多結晶シリコン膜を表面研磨して、制御ゲート
電極３０５の表面を露出させる。このとき、素子形成領
域のシリコン半導体基板３０１上で隣接する側壁保護膜
３１９及びキャップ絶縁膜３１８間を充填し、各々独立
してなる引き出し電極３０９が形成される。
【０３０３】続いて、引き出し電極３０９を通してシリ
コン半導体基板３０１に加速エネルギー７５ｋｅＶ、ド
ーズ量１０12／ｃｍ2 の条件で砒素（Ａｓ）をイオン注
入し、このシリコン半導体基板３０１に９００℃のアニ
ール処理を施して砒素をシリコン半導体基板３０１の表
面領域に拡散させ、ソース／ドレイン拡散層となる不純
物拡散層３０６を形成する。
【０３０４】続いて、図２８（ａ）〜図２８（ｃ）に示
すように、ＣＶＤ法により、全面に層間絶縁膜３１７を
堆積形成した後に、ドレイン拡散層となる不純物拡散層
３０６と接続された引き出し電極３０９の表面の一部を
露出させるコンタクト孔３２０を開孔形成する。
【０３０５】続いて、スパッタ法により、コンタクト孔
３２０の内壁面を含む層間絶縁膜３１７の表面にＴｉＮ
／Ｔｉの２層構造の下地膜３２１を形成し、次いでスパ
ッタ法によりアルミニウム合金膜を形成して、このアル
ミニウム合金膜にフォトリソグラフィー及びそれに続く
ドライエッチングを施すことにより、コンタクト孔３２
０内を充填して層間絶縁膜３１７上に下地膜３２１を介
して延在するビット線３１０を形成する。
【０３０６】しかる後、各種の上部配線層やヴィア孔等
を形成することにより、ＥＥＰＲＯＭを完成させる。
【０３０７】上述のように、第６の実施形態に係る半導
体装置及びその製造方法においては、隣接するフィール
ドシールド素子分離構造３０２間を充填してなる浮遊ゲ
ート電極３０３が、フィールドシールド素子分離構造３
０２内に埋設されてシールドプレート電極として機能す
る多結晶シリコン膜３１２と当該多結晶シリコン膜３１
２の側壁保護膜である熱酸化膜３１４を介して対向配置
されるとともに、その上方に誘電体膜３０４を介して制
御ゲート電極３０５が形成されている。ここで、多結晶
シリコン膜３１２は、シールドプレート電極として機能
する際には電位が０（Ｖ）とされてフィールドシールド
素子分離構造３０２の部位のシリコン半導体基板３０１
が０（Ｖ）に固定されて素子分離がなされるが、多結晶
シリコン膜３１２に０（Ｖ）以下の電圧を印加すること
は可能である。そこで、熱酸化膜３１４を介して多結晶
シリコン膜３１２と浮遊ゲート電極３０３との間にトン
ネル電流が流れるように多結晶シリコン膜３１２に所定
の負値の電圧を印加することにより、多結晶シリコン膜
３１２をシールドプレート電極のみならず書き込み／消
去用電極として利用することができる。
【０３０８】また、堆積形成された多結晶シリコン膜３
２２をフィールドシールド素子分離構造３０２のシリコ
ン酸化膜３１１をストッパーとして表面研磨するため、
フィールドシールド素子分離構造３０２のシリコン酸化
膜３１１によって確実に分断された例えば浮遊ゲート電
極３０３が自己整合的に形成されることになる。
【０３０９】（第７の実施形態）続いて、本発明の第７
の実施形態について説明する。この第７の実施形態で
は、本発明に係る半導体装置及びその製造方法をＣＭＯ
Ｓトランジスタに適用した例について述べる。なお、こ
の第７の実施形態では、ＣＭＯＳトランジスタの製造工
程とともにその構成について説明する。図２９〜図３３
は、このＣＭＯＳトランジスタの製造方法を工程順に示
す概略断面図である。
【０３１０】先ず、Ｐ型シリコン半導体基板４０１の上
に、いわゆるフィールドシールド素子分離法により素子
分離領域にフィールドシールド素子分離構造４２２を形
成して素子形成領域を画定する。
【０３１１】即ち、図２９（ａ）に示すように、ｐ型の
シリコン半導体基板４０１の上に、シリコン酸化膜４０
２，多結晶シリコン膜４０３及びシリコン酸化膜４０４
を、それぞれ膜厚を例えば５０ｎｍ，２００ｎｍ，２０
０ｎｍ程度に順次形成する。更に、ＣＶＤ法によりシリ
コン酸化膜４０４上の全面に図示しないシリコン窒化膜
を膜厚２００ｎｍ程度に形成してもよい。
【０３１２】次に、図２９（ｂ）に示すように、これら
シリコン酸化膜４０２，多結晶シリコン膜４０３及びシ
リコン酸化膜４０４（及びシリコン窒化膜）をフォトリ
ソグラフィー及びそれに続くドライエッチング等により
パターニングしてそれぞれ選択的に除去する。
【０３１３】次に、図２９（ｃ）に示すように、残存し
たシリコン酸化膜４０２，多結晶シリコン膜４０３及び
シリコン酸化膜４０４（及びシリコン窒化膜）を覆うよ
うに全面にシリコン酸化膜４２３を形成する。
【０３１４】次に、図３０（ａ）に示すように、当該シ
リコン酸化膜４２３の全面をＲＩＥ等により異方性ドラ
イエッチングしてシリコン酸化膜４０２，多結晶シリコ
ン膜４０３及びシリコン酸化膜４０４（及びシリコン窒
化膜）の側壁にのみシリコン酸化物を残し、側壁保護膜
４０５を形成する。これにより、フィールド領域に、シ
リコン酸化膜により囲まれた多結晶シリコン膜からなる
シールドプレート電極を備えたフィールドシールド素子
分離構造４２２が形成される。
【０３１５】次に、図３０（ｂ）に示すように、フィー
ルドシールド素子分離構造４２２により互いに分離され
て相対的に画定された素子形成領域４２１上のシリコン
半導体基板４０１の表面に熱酸化を施して膜厚１５ｎｍ
程度のゲート酸化膜４０６を形成する。続いて、フィー
ルドシールド素子分離構造４２２を含む全面にＣＶＤ法
により多結晶シリコン膜４２３を成膜する。ここで、こ
の多結晶シリコン膜４２４内にフィールドシールド素子
分離構造４２２が埋め込まれるような膜厚に当該多結晶
シリコン膜４２３を堆積形成することが必要であり、こ
こではフィールドシールド素子分離構造４２２の高さが
４５０ｎｍ程度であることを考慮して多結晶シリコン膜
４２４の膜厚を５００ｎｍ〜１０００ｎｍ程度とする。
【０３１６】次に、図３０（ｃ）に示すように、フィー
ルドシールド素子分離構造４２２上を含む全面に堆積形
成された多結晶シリコン膜４２３に、フィールドシール
ド素子分離構造４２２のシリコン酸化膜４０４が露出す
るまで（シリコン酸化膜４０４，シリコン窒化膜からな
る多層絶縁膜とする場合には、シリコン窒化膜が露出す
るまで）表面研磨、ここではＣＭＰ（Chemical-Mechani
cal Polishing ）を施して表面を平坦化する。このと
き、多結晶シリコン膜４２３のＣＭＰに用いるスラリー
としては、シリカパウダーとアミンをベースとしたアル
カリ溶液が好ましい。
【０３１７】続いて、平坦化により露出したフィールド
シールド素子分離構造４２２上及び多結晶シリコン膜４
２３上に多結晶シリコン膜４２４をＣＶＤ法により膜厚
５０ｎｍ〜１５０ｎｍ程度に堆積形成してフィールドシ
ールド素子分離構造４２２を多結晶シリコン膜４２３，
４２４により埋め込む。
【０３１８】ここで、平坦化された多結晶シリコン膜４
２４上にスパッタ法によりタングステン（Ｗ）等の高融
点金属のシリサイド膜を形成し、多結晶シリコン膜４２
４及びシリサイド膜からなるポリサイド層を形成するこ
とも好適である。
【０３１９】次に、図３１（ａ）に示すように、多結晶
シリコン膜４２３，４２４をフォトリソグラフィー及び
それに続くドライエッチング等によりパターニングし、
帯状のゲート電極（ゲート配線）４０７を形成する。こ
のとき、ゲート電極（ゲート配線）４０７は、素子形成
領域４２１上からフィールドシールド素子分離構造４２
２上にわたるように略同一の高さに形成されており、素
子形成領域４２１上ではゲート電極として多結晶シリコ
ン膜４２３，４２４から構成され、フィールドシールド
素子分離構造４２２上ではゲート配線として多結晶シリ
コン膜４２４から構成される。
【０３２０】次に、図３１（ｂ）に示すように、ｎ型の
不純物をシリコン半導体基板４０１に導入する。具体的
には、ゲート電極４０７をマスクとして、素子形成領域
４２１におけるゲート電極４０７の両側のシリコン半導
体基板４０１の表面領域に砒素（Ａｓ）をイオン注入
し、ｎＭＯＳトランジスタのソース／ドレインとなる各
拡散層４１０を形成する。
【０３２１】次に、図３１（ｃ）に示すように、ＣＶＤ
法により全面にシリコン酸化膜４０８をゲート電極４０
７を埋め込む膜厚に堆積形成する。続いて、素子形成領
域４２１上のゲート電極４０７及びフィールドシールド
素子分離構造４２２上のゲート配線４０７（即ち、多結
晶シリコン膜４２６）をストッパーとして、シリコン酸
化膜４０８にゲート電極（ゲート配線）４０７が露出す
るまでＣＭＰを施してこのシリコン酸化膜４０８の表面
を平坦化する。このとき、シリコン酸化膜４０８のＣＭ
Ｐに用いるスラリーとしては、シリカパウダーとＫＯＨ
或いはアンモニアのアルカリ溶液が好ましい。
【０３２２】次に、図３２（ａ）に示すように、ゲート
電極（ゲート配線）４０７の上面を熱酸化して、この上
面にゲート酸化膜４０９を形成する。続いて、ゲート酸
化膜４０９上を含む全面にＣＶＤ法により多結晶シリコ
ン膜４１１を膜厚５０ｎｍ〜２５０ｎｍ程度に堆積形成
し、フォトリソグラフィー及びそれに続くドライエッチ
ングにより多結晶シリコン膜４１１をパターニングし、
ゲート酸化膜４０９上を含む所定形状に多結晶シリコン
膜４１１を残す。
【０３２３】次に、図３２（ｂ）に示すように、全面に
フォトレジスト４３１を塗布し、このフォトレジスト４
３１をフォトリソグラフィーにより加工して、フィール
ドシールド素子分離構造４２２上のゲート酸化膜４０９
上にはこのゲート酸化膜４０９とほぼ同じ幅に、素子形
成領域４２１上の多結晶シリコン膜４１１上には同様に
ゲート酸化膜４０９とほぼ同じ幅になるような所定形状
にフォトレジスト４３１を残す。
【０３２４】続いて、フォトレジスト４３１をマスクと
して、全面にｐ型の不純物を導入する。具体的には、ホ
ウ素（Ｂ）を多結晶シリコン膜４１１内にイオン注入
し、多結晶シリコン膜４１１のフォトレジスト４３１の
直下の部位を除いて多結晶シリコン膜４１１にｐＭＯＳ
トランジスタのソース／ドレインとなる各拡散層４１２
を形成する。
【０３２５】次に、図３２（ｃ）に示すように、フォト
レジスト４３１を灰化処理等により除去した後、多結晶
シリコン膜４１１を埋め込むように全面にＢＰＳＧ（Bo
ro-Phospho silicate glass ）膜４１３を塗布形成し、
このＢＰＳＧ膜４１３を熱処理によりリフローさせて表
面を平坦化する。
【０３２６】しかる後、図３３に示すように、ＢＰＳＧ
膜４１３をパターニングし、ＢＰＳＧ膜４１３を貫通し
て多結晶シリコン膜４１１の一方の拡散層４１２の表面
の一部を露出させるコンタクト孔４１４を形成する。更
に、ＢＰＳＧ膜４１３、多結晶シリコン膜４１１の他方
の拡散層４１２、シリコン酸化膜４０８及びゲート酸化
膜４０６をパターニングし、これらＢＰＳＧ膜４１３、
多結晶シリコン膜４１１の他方の拡散層４１２、シリコ
ン酸化膜４０８及びゲート酸化膜４０６を貫通してシリ
コン半導体基板４０１の表面領域に形成された一方の拡
散層４１０の表面の一部を露出させるコンタクト孔４１
５を形成する。
【０３２７】続いて、コンタクト孔４１４，４１５内を
含む全面にスパッタ法等によりアルミニウム合金膜を形
成し、このアルミニウム合金膜をパターニングして、コ
ンタクト孔４１４を充填して多結晶シリコン膜４１１の
一方の拡散層４１２と電気的に接続され、電源端子Ｖdd
と結線される金属配線４１６と、コンタクト孔４１５を
充填して、多結晶シリコン膜４１１の他方の拡散層４１
２と電気的に接続されるとともに、シリコン半導体基板
４０１に形成された一方の拡散層４１０と電気的に接続
され、出力端子Ｖout と結線される金属配線４１７を形
成し、ＣＭＯＳトランジスタを完成させる。
【０３２８】このように、第７の実施形態のＣＭＯＳト
ランジスタは、ゲート電極４０４を共有するｎＭＯＳト
ランジスタ及びｐＭＯＳトランジスタから構成されてい
る。ｎＭＯＳトランジスタは、ゲート電極４０７及び一
対の拡散層４１０を有して構成されている。ｐＭＯＳト
ランジスタは、ゲート電極４０７と、ゲート電極４０４
の上面のゲート酸化膜４０９が露出するようにゲート電
極４０７を埋め込み表面が平坦化されたシリコン酸化膜
４０８上に形成された多結晶シリコン膜４１１とからな
り、この多結晶シリコン膜４１１のゲート電極４０７の
両側に一対の拡散層４１２が形成されて構成されてい
る。そして、ｎＭＯＳトランジスタのドレインとなる拡
散層４１０及びｐＭＯＳトランジスタのドレインとなる
拡散層４１２に電源端子Ｖddと結線される金属配線４１
６が接続されるとともに、ｐＭＯＳトランジスタのソー
スとなる拡散層４１２に電源端子Ｖout と結線される金
属配線４１５が接続されており、共通のゲート電極４０
７が入力端子Ｖinと結線され、ｎＭＯＳトランジスタの
ソースとなる拡散層４１０が接地端子Ｖssと結線され
る。
【０３２９】従って、この第７の実施形態によれば、平
坦化されたｎＭＯＳトランジスタ上に１層の薄い多結晶
シリコン膜を有しゲート電極４０７をｎＭＯＳトランジ
スタと共有するｐＭＯＳトランジスタが形成されてお
り、ＳＯＩ構造等の特殊な半導体基板を用いることな
く、平坦で占有面積が小さく更なる高集積化を可能とす
るＣＭＯＳ構造の半導体装置が実現される。
【０３３０】なお、第７の実施形態においては、素子分
離構造としてフィールドシールド素子分離構造４２２を
形成したが、このフィールドシールド素子分離構造４２
２の代わりに、図３４（ａ）に示すように、いわゆるＬ
ＯＣＯＳ（Local Oxidationof Silicon）法により、フ
ィールド酸化膜４３２を形成してもよい。
【０３３１】（変形例１）続いて、第７の実施形態によ
るＣＭＯＳトランジスタの変形例１について説明する。
この変形例１においては、半導体装置として２層のＭＯ
Ｓトランジスタについて例示する。この２層のＭＯＳト
ランジスタは、第７の実施形態によるＣＭＯＳトランジ
スタとほぼ同様の構成を有するが、各ＭＯＳトランジス
タの導電型が同一である点で相違する。図３４（ｂ）
は、この変形例１の２層のＭＯＳトランジスタを示す概
略断面図である。なお、第７の実施形態によるＣＭＯＳ
トランジスタと同様の構成要素等については同符号を記
して説明を省略する。
【０３３２】この変形例１による２層のＭＯＳトランジ
スタは、ゲート電極４０４を共有する下層及び上層のｎ
ＭＯＳトランジスタから構成されている。下層のｎＭＯ
Ｓトランジスタは、第７の実施形態と場合と同様に、ゲ
ート電極４０７及び一対の拡散層４１０を有して構成さ
れている。上層のｎＭＯＳトランジスタは、ゲート電極
４０７と、ゲート電極４０４の上面のゲート酸化膜４０
９が露出するようにゲート電極４０７を埋め込み表面が
平坦化されたシリコン酸化膜４０８上に形成された多結
晶シリコン膜４１１とからなり、この多結晶シリコン膜
４１１のゲート電極４０７の両側に、例えばリン（Ｐ）
等のｎ型不純物がイオン注入され、一対の拡散層４３３
が形成されて構成されている。そして、下層のｎＭＯＳ
トランジスタのドレインとなる拡散層４１０及び上層の
ｎＭＯＳトランジスタのドレインとなる拡散層４３３に
電源端子Ｖddと結線される金属配線４１６が接続される
とともに、下層のｎＭＯＳトランジスタのソースとなる
拡散層４１０及び上層のｎＭＯＳトランジスタのソース
となる拡散層４３３に電源端子Ｖout と結線される金属
配線４１５が接続されており、共通のゲート電極４０７
が入力端子Ｖinと結線され、下層のｎＭＯＳトランジス
タのソースとなる拡散層４１０が接地端子Ｖssと結線さ
れる。
【０３３３】この変形例１によれば、第７の実施形態の
場合と同様に、平坦化された下層のｎＭＯＳトランジス
タ上に１層の薄い多結晶シリコン膜を有しゲート電極４
０７をｎＭＯＳトランジスタと共有する上層のｎＭＯＳ
トランジスタが形成されており、ＳＯＩ構造等の特殊な
半導体基板を用いることなく、平坦で占有面積が小さく
更なる高集積化を可能とする２層のＭＯＳ構造の半導体
装置が実現される。
【０３３４】（変形例２）続いて、第７の実施形態によ
るＣＭＯＳトランジスタの変形例２について説明する。
この変形例２においては、半導体装置として２層のＭＯ
Ｓトランジスタについて例示する。この２層のＭＯＳト
ランジスタは、第７の実施形態によるＣＭＯＳトランジ
スタとほぼ同様の構成を有するが、各ＭＯＳトランジス
タがそれぞれゲート電極を有する点で相違する。ここで
は、ＣＭＯＳトランジスタの製造工程とともにその構成
について説明する。なお、第７の実施形態によるＣＭＯ
Ｓトランジスタと同様の構成要素等については同符号を
記して説明を省略する。
【０３３５】先ず、第７の実施形態において説明した図
２９〜図３０の各工程を経て、ＣＭＰにより多結晶シリ
コン膜４２３を表面研磨して平坦化し、この平坦化によ
り露出したフィールドシールド素子分離構造４２２上及
び多結晶シリコン膜４２３上に多結晶シリコン膜４２４
を堆積形成する。
【０３３６】次に、図３５（ａ）に示すように、ＣＶＤ
法により多結晶シリコン膜４２４上にキャップ絶縁膜と
なるシリコン酸化膜４４１を堆積形成する。
【０３３７】次に、図３５（ｂ）に示すように、多結晶
シリコン膜４２３，４２４及びシリコン酸化膜４４１を
フォトリソグラフィー及びそれに続くドライエッチング
等によりパターニングし、帯状のゲート電極（ゲート配
線）４０７及びそのキャップ絶縁膜４４２を形成する。
このとき、ゲート電極（ゲート配線）４０７及びキャッ
プ絶縁膜４４２は、素子形成領域４２１上からフィール
ドシールド素子分離構造４２２上にわたるように略同一
の高さに形成されており、素子形成領域４２１上ではゲ
ート電極４０７が多結晶シリコン膜４２３，４２４から
構成され、フィールドシールド素子分離構造４２２上で
はゲート配線４０７が多結晶シリコン膜４２４から構成
される。
【０３３８】次に、図３５（ｃ）に示すように、ｎ型の
不純物をシリコン半導体基板４０１に導入する。具体的
には、キャップ絶縁膜４４２をマスクとして、素子形成
領域４２１におけるゲート電極４０７の両側のシリコン
半導体基板４０１の表面領域に砒素（Ａｓ）をイオン注
入し、比較的低濃度の各ｎ- 拡散領域４４３を形成す
る。
【０３３９】次に、図３６（ａ）に示すように、ＣＶＤ
法によりフィールドシールド素子分離構造４２２上を含
む全面にシリコン酸化膜を堆積形成した後、このシリコ
ン酸化膜の全面に異方性エッチングを施して、ゲート電
極（ゲート配線）４０７及びキャップ絶縁膜４４２の側
面のみにシリコン酸化膜を残してサイドウォール４４４
を形成する。
【０３４０】続いて、ｎ型の不純物をシリコン半導体基
板４０１に導入する。具体的には、キャップ絶縁膜４４
２及びサイドウォール４４４をマスクとして、素子形成
領域４２１におけるサイドウォール４４４の両側のシリ
コン半導体基板４０１の表面領域に砒素（Ａｓ）をイオ
ン注入し、比較的高濃度の各ｎ+ 拡散領域４４５を形成
する。このとき、ｎ- 拡散領域４４３とｎ+ 拡散領域４
４５とが接合されて、ＬＤＤ（Lightly Doped drain ）
構造の各不純物拡散層４４６が形成される。
【０３４１】次に、図３６（ｂ）に示すように、ＣＶＤ
法により全面にシリコン酸化膜４０８をキャップ絶縁膜
４４２を埋め込む膜厚に堆積形成する。続いて、素子形
成領域４２１上及びフィールドシールド素子分離構造４
２２上のキャップ絶縁膜４４２が露出するまでシリコン
酸化膜４０８にＣＭＰを施して表面を平坦化する。
【０３４２】次に、図３６（ｃ）に示すように、全面に
ＣＶＤ法により多結晶シリコン膜４１１を膜厚５０ｎｍ
〜２５０ｎｍ程度に堆積形成し、フォトリソグラフィー
及びそれに続くドライエッチングにより多結晶シリコン
膜４１１をパターニングし、キャップ絶縁膜４４２上を
含む所定形状に多結晶シリコン膜４１１を残す。
【０３４３】次に、図３７（ａ）に示すように、、多結
晶シリコン膜４１１の上面を熱酸化して、この上面にゲ
ート酸化膜４４７を形成する。その後、多結晶シリコン
膜４１１及びゲート酸化膜４４７を覆うように全面にＣ
ＶＤ法により多結晶シリコン膜及びシリコン酸化膜を順
次堆積形成する。そして、多結晶シリコン膜及びシリコ
ン酸化膜にフォトリソグラフィー及びそれに続くドライ
エッチングを施してパターニングし、ゲート電極４４８
及びそのキャップ絶縁膜４４９を形成する。
【０３４４】次に、図３７（ｂ）に示すように、ｐ型の
不純物を多結晶シリコン膜４１１に導入する。具体的に
は、キャップ絶縁膜４４９をマスクとして、多結晶シリ
コン膜４１１のゲート電極４４８の両側の表面領域にホ
ウ素（Ｂ）をイオン注入し、比較的低濃度の各ｐ- 拡散
領域４５０を形成する。
【０３４５】次に、図３８（ａ）に示すように、ＣＶＤ
法により全面にシリコン酸化膜を堆積形成した後、この
シリコン酸化膜の全面に異方性エッチングを施して、ゲ
ート電極４４８及びキャップ絶縁膜４４９の側面のみに
シリコン酸化膜を残してサイドウォール４５１を形成す
る。
【０３４６】続いて、ｐ型の不純物を多結晶シリコン膜
４１１に導入する。具体的には、キャップ絶縁膜４４９
及びサイドウォール４５１をマスクとして、サイドウォ
ール４５１の両側の多結晶シリコン膜４１１の表面領域
にホウ素（Ｂ）をイオン注入し、比較的高濃度の各ｐ+
拡散領域４５２を形成する。このとき、ｐ- 拡散領域４
５０とｐ+ 拡散領域４５２とが接合されて、ＬＤＤ構造
の各不純物拡散層４５３が形成される。
【０３４７】次に、図３８（ｂ）に示すように、多結晶
シリコン膜４１１及びキャップ絶縁膜４４９を埋め込む
ように全面にＢＰＳＧ（Boro-Phospho silicate glass
）膜４１３を塗布形成し、このＢＰＳＧ膜４１３を熱
処理によりリフローさせて表面を平坦化する。
【０３４８】続いて、ＢＰＳＧ膜４１３をパターニング
し、ＢＰＳＧ膜４１３及びゲート酸化膜４４７を貫通し
て多結晶シリコン膜４１１の一方の不純物拡散層４５３
の表面の一部を露出させるコンタクト孔４１４を形成す
る。更に、ＢＰＳＧ膜４１３、ゲート酸化膜４４７、多
結晶シリコン膜４１１（他方の不純物拡散層４５３）、
シリコン酸化膜４０８及びゲート酸化膜４０６をパター
ニングし、シリコン半導体基板４０１の表面領域に形成
された一方の不純物拡散層４４６の表面の一部を露出さ
せるコンタクト孔４１５を形成する。
【０３４９】しかる後、コンタクト孔４１４，４１５内
を含む全面にスパッタ法等によりアルミニウム合金膜を
形成し、このアルミニウム合金膜をパターニングして、
コンタクト孔４１４を充填して多結晶シリコン膜４１１
の一方の不純物拡散層４５３と電気的に接続され、電源
端子Ｖddと結線される金属配線４１６と、コンタクト孔
４１５を充填して、多結晶シリコン膜４１１の他方の不
純物拡散層４５３と電気的に接続されるとともに、シリ
コン半導体基板４０１に形成された一方の不純物拡散層
４４６と電気的に接続され、出力端子Ｖout と結線され
る金属配線４１７を形成し、ＣＭＯＳトランジスタを完
成させる。
【０３５０】この変形例２によれば、平坦化された下層
のｎＭＯＳトランジスタ上に１層の薄い多結晶シリコン
膜４１１及びゲート電極４４８を有する上層のｐＭＯＳ
トランジスタが形成されており、ＳＯＩ構造等の特殊な
半導体基板を用いることなく、平坦で占有面積が小さく
更なる高集積化を可能とする２層のＭＯＳ構造の半導体
装置が実現される。
【０３５１】更に、この変形例２によれば、ｎＭＯＳト
ランジスタ及びｐＭＯＳトランジスタのソース／ドレイ
ンとなる不純物拡散層４４６，４５３をそれぞれＬＤＤ
構造に形成することが可能であり、大幅な耐圧の向上を
図ることができる。
【０３５２】（第８の実施形態）続いて、本発明の第８
の実施形態について説明する。この第８の実施形態で
は、第１の実施形態と同様に、引き出し電極として機能
するパッド多結晶シリコン膜を有するＭＯＳトランジス
タに適用した例について述べる。なお、この第８の実施
形態では、ＭＯＳトランジスタの製造工程とともにその
構造について説明する。図３９〜図４０は、このＭＯＳ
トランジスタの製造方法を工程順に示す概略断面図であ
る。
【０３５３】先ず、図３９（ａ）に示すように、シリコ
ン半導体基板５１０の上にゲート絶縁膜５１１（厚み１
０ｎｍ程度）及びエッチングストッパ膜である多結晶シ
リコン膜５１２（第１の導電膜）（厚み１５０〜３００
ｎｍ程度）を堆積した後、多結晶シリコン膜５１２の上
に、素子分離領域Ｒtoを開口しかつ素子形成領域Ｒtrを
覆うフォトレジスト膜ＦＲ１を形成する。そして、上記
フォトレジスト膜ＦＲ１をマスクとしてエッチングを行
い、多結晶シリコン膜５１２及びゲート絶縁膜５１１を
除去した後、さらに半導体基板５１０を堀込んで、所定
深さ（約５００ｎｍ程度）の溝部５１０ａを形成する。
このとき、半導体基板５１０の表面と溝部５１０ａの側
面との間の角度θが９０゜付近（８０〜１００゜程度の
範囲）になるように、エッチング条件を設定する。
【０３５４】次に、図３９（ｂ）に示すように、フォト
レジスト膜ＦＲ１を灰化処理等により除去した後、減圧
ＣＶＤ法により、溝部５１０ａの深さ寸法よりも小寸法
の厚みを有するシリコン酸化膜（例えば熱酸化膜，シラ
ン系ＨＴＯ膜，ＴＥＯＳ系ＨＴＯ膜等）からなる厚みが
約２０ｎｍの拡散防止膜１４を堆積し、さらに、拡散防
止膜５１４の上に溝部５１０ａの深さ寸法よりも大寸法
の厚み（例えば８００〜１０００ｎｍ程度）を有するシ
リコン酸化膜からなる分離用絶縁膜５１５を堆積し、溝
部５１０ａを分離用絶縁膜５１５で埋める。この分離用
絶縁膜５１５は、例えばシラン系ＢＰＳＧ膜，ＴＥＯＳ
系ＢＰＳＧ膜等のリフロー性を有する膜である。但し、
ＢＰＳＧ膜だけでなく、ＰＳＧ膜，ＢＳＧ膜，ヒ素含有
シリコン酸化膜等でもよく、また、シリコン酸化膜を堆
積してから不純物イオンの注入を行うことでリフロー性
を与えてもよい。
【０３５５】このとき、図３９（ｂ）に示すように、幅
の狭い素子分離領域Ｒtoにおいて、溝部５１０ａのアス
ペクト比が高いので、分離用絶縁膜５１５中にボイド１
９が発生する確率が極めて高い。
【０３５６】ここで、第８の実施形態の特徴の１つとし
て、図３９（ｃ）に示す工程で、例えば８５０℃，３０
分間程度の熱処理により、分離用絶縁膜５１５のリフロ
ーを行い、ボイド５１９を消滅させる。
【０３５７】次に、図３９（ｄ）に示すように、多結晶
シリコン膜５１２をストッパーとして、分離用絶縁膜５
１５を平坦化するように、例えば化学機械研磨法（ＣＭ
Ｐ法）により研磨する。このとき形成されるシリコン半
導体基板５１０上の面を平坦面Ｐとする。即ち、素子形
成領域Ｒtrの分離用絶縁膜５１５及び拡散防止膜５１４
を完全に除去して、シリコン窒化膜５１２の表面を露出
させる。このとき溝部１０ａ内を充填する分離用絶縁膜
５１５により、素子分離構造５１５ａが形成される。
【０３５８】次に、図３９（ｅ）に示すように、平坦面
Ｐ上に第２の導電膜である厚みが約１００〜２００ｎｍ
の多結晶シリコン膜５１３及びゲート電極のキャップ絶
縁膜となるシリコン酸化膜５２０を順次堆積し、このシ
リコン酸化膜５２０の上にゲート電極等を形成しようと
する領域を覆うフォトレジスト膜ＦＲ２を形成する。
【０３５９】次に、図４０（ａ）に示すように、フォト
レジスト膜ＦＲ２をマスクとして、２つの多結晶シリコ
ン膜５１２，５１３及びシリコン酸化膜５２０のエッチ
ングを行い、キャップ絶縁膜５２０ａを有し、下層膜５
１２ａ及び上層膜５１３ａからなるゲート電極５２１を
パターン形成する。このとき、素子形成領域Ｒtr上（ゲ
ート酸化膜５１１上）のゲート電極５２１上のキャップ
絶縁膜５２０ａの上面と、素子分離構造５１５ａ上のゲ
ート電極５２１上のキャップ絶縁膜５２０ａの上面と
は、ほぼ同一の平坦化面にあることになる。
【０３６０】次に、図４０（ｂ）に示すように、フォト
レジスト膜ＦＲ２を灰化処理等により除去した後、ゲー
ト電極５２１を覆うように全面にシリコン酸化膜を堆積
し、全面を異方性エッチングして、ゲート電極５２１の
側面にシリコン酸化膜を残してサイドウォール５２２を
形成する。
【０３６１】続いて、ゲート電極５２１をマスクとして
（即ち、キャップ絶縁膜５２０ａをマスクとして）、ゲ
ート電極５２１の両側のシリコン半導体基板５１０の表
面領域にシリコン半導体基板５１０と逆導電型の不純物
をイオン注入して、ソース／ドレインとなる一対の拡散
層５２３を形成する。
【０３６２】次に、図４０（ｃ）に示すように、ゲート
電極５２１を埋め込む膜厚に多結晶シリコン膜を全面に
堆積し、この多結晶シリコン膜を平坦化するようにキャ
ップ絶縁膜５２０ａをストッパーとしてＣＭＰ法により
研磨し、隣接するゲート電極５２１間をサイドウォール
５２２を介して充填し、拡散層５２３の引き出し電極と
して機能するパッド多結晶シリコン膜５２４を形成す
る。なお、一対の拡散層５２３の形成方法としては、前
記多結晶シリコン膜を不純物をドープした多結晶シリコ
ン膜とし、パッド多結晶シリコン膜５２４を形成した後
にこのパッド多結晶シリコン膜５２４を熱処理すること
により、シリコン半導体基板５１０内に不純物を拡散さ
せて拡散層５２３を形成してもよい。
【０３６３】しかる後、パッド多結晶シリコン膜５２４
と接続される各配線層や、これら配線層を埋め込む層間
絶縁膜等を形成して、ＭＯＳトランジスタが完成する。
【０３６４】第８の実施形態においては、素子分離領域
Ｒtoの間隔が小さくなり溝部５１０ａのアスペクト比が
大きくなることで、分離用絶縁膜５１５中にボイド５１
９が発生しやすくなっても、分離用絶縁膜５１５をリフ
ローさせることによって、ボイド１９を消滅させること
ができる。特に、第８の実施形態では、素子分離構造５
１５ａを形成する前にゲート絶縁膜５１１及びゲート用
多結晶シリコン膜５１２をそれぞれ形成しているので、
リフロー性を有する分離用絶縁膜５１５の堆積前からシ
リコン半導体基板５１０の表面が露出することがない。
従って、分離用絶縁膜５１５に含まれるボロンやリン等
の不純物の拡散によるトランジスタ特性の変動を生じる
虞れがまったくないという利点がある。さらに、ゲート
電極５２１をパターニングする際には下地に段差がなく
フラットであるので、微細なパターンを安定して形成し
得る利点もある。
【０３６５】なお、第８の実施形態では、ゲート電極５
２１の上層膜５１３ａを多結晶シリコン膜５１３で構成
したが、ＷＳｉ，ＴｉＳｉ等のシリサイド膜で構成して
もよく、低抵抗化のためにＴｉＮ等のバリアメタルとＷ
等の高融点金属膜との積層膜で構成してもよい。
【０３６６】また、第８の実施形態では、分離用絶縁膜
５１５の直下に拡散防止膜５１４を形成したが、この拡
散防止膜５１４は必ずしも設ける必要はない。但し、拡
散防止膜５１４を設けることで、分離絶縁膜５１５中の
不純物がシリコン半導体基板５１０内に侵入するのを確
実に防止することができ、素子形成領域Ｒtr内に形成さ
れるＭＯＳトランジスタの信頼性をより向上させること
ができる。
【０３６７】また、分離用絶縁膜５１５をリフローさせ
る工程は、平坦化工程が終了した後に行うようにしても
よい。
【０３６８】（第９の実施形態）次いで、第９の実施形
態に係る半導体装置及びその製造方法について説明す
る。ここでは、半導体装置として不揮発性半導体記憶装
置の一つであるＥＥＰＲＯＭについて例示する。図４１
は第９の実施形態に係るＥＥＰＲＯＭの概略構成を示す
概略平面図であり、図４２、図４３及び図４４はそれぞ
れ図４１中の線分Ａ−Ａ’，Ｂ−Ｂ’，Ｃ−Ｃ’に沿っ
た概略断面図である。
【０３６９】このＥＥＰＲＯＭは、ｐ型のシリコン半導
体基板６０１上でフィールドシールド素子分離構造６０
２により囲まれて画定された素子形成領域に、各々独立
し電気的に浮遊状態とされてなる浮遊ゲート電極６０３
と、フィールドシールド素子分離構造６０２と略直交す
るように帯状に形成されて１行分の浮遊ゲート電極６０
３と帯状の誘電体膜６０４を介して対向配置されてなる
制御ゲート電極６０５と、素子形成領域における制御ゲ
ート電極６０５の両側のシリコン半導体基板６０１の表
面領域に形成されてなる一対の不純物拡散層６０６と、
隣接する制御ゲート電極６０５間において浮遊ゲート電
極６０３、誘電体膜６０４及び制御ゲート電極６０５を
覆うキャップ絶縁膜６０７及び側壁保護膜６０８を介し
て充填形成されて不純物拡散層６０６と接続されてなる
引き出し電極６０９と、フィールドシールド素子分離構
造６０２とほぼ平行に帯状に形成され、引き出し電極６
０９を通じて一方の不純物拡散層６０６（ドレイン拡散
層）と電気的に接続されてなるビット線６１０とを有し
て構成されている。ここで、図４１中で円Ｄで囲む領域
がメモリセルとなる。
【０３７０】フィールドシールド素子分離構造６０２
は、図４３及び図４４に示すように、熱酸化膜６１１上
に、シールドプレート電極として機能する多結晶シリコ
ン膜６１２及びそのキャップ絶縁膜６１３が共に帯状且
つ略中央で連結された形状にパターン形成され、この多
結晶シリコン膜６１２の側面部に熱酸化膜６１４が形成
され、シールドプレート電極として機能する多結晶シリ
コン膜６１２が熱酸化膜６１１、キャップ絶縁膜６１３
及び熱酸化膜６１４に囲まれたかたちとされて構成され
ている。
【０３７１】浮遊ゲート電極６０３は、多結晶シリコン
膜からなり、素子形成領域に形成されたトンネル酸化膜
６１５上にパターン形成され、各々が電気的に分離され
た状態とされている。更に、各浮遊ゲート電極６０３
は、図４２に示すように、素子形成領域上で不純物拡散
層６０６を介してほぼ等間隔に配設されるとともに、図
４４に示すように、各フィールドシールド素子分離構造
６０２間を充填し薄い熱酸化膜６１４を介して多結晶シ
リコン膜６１２と対向配置されている。
【０３７２】ここで、図４４に示すように、各フィール
ドシールド素子分離構造６０２及び各浮遊ゲート電極６
０３はそれらの表面が平坦化されており、即ちフィール
ドシールド素子分離構造６０２の上面と浮遊ゲート電極
６０３の上面とがほぼ同じ平面（平坦化面６１６）とさ
れている。
【０３７３】誘電体膜６０４は、酸化膜、窒化膜及び酸
化膜の３層構造とされるＯＮＯ膜等からなり、制御ゲー
ト電極６０５は、ｎ型の多結晶シリコン膜等からなる。
これら誘電体膜６０４及び制御ゲート電極６０５は、行
方向の浮遊ゲート電極６０３の上面を含む平坦化面６１
６上にほぼ同一の帯状にパターン形成されており、各浮
遊ゲート電極６０３と制御ゲート電極６０５とが誘電体
膜６０４を介して容量結合している。
【０３７４】そして、制御ゲート電極６０５上にはキャ
ップ絶縁膜６１８が形成されるとともに、浮遊ゲート電
極６０３、誘電体膜６０４及び制御ゲート電極６０５の
側面に側壁保護膜６１９が形成され、浮遊ゲート電極６
０３、誘電体膜６０４及び制御ゲート電極６０５がトン
ネル酸化膜６１５、キャップ絶縁膜６１８及び側壁保護
膜６１９に囲まれたかたちとされている。
【０３７５】引き出し電極６０９は、図４２に示すよう
に、素子形成領域において浮遊ゲート電極６０３、誘電
体膜６０４及び制御ゲート電極６０５間を熱酸化膜６１
８を介して充填しているとともに、フィールドシールド
素子分離構造６０２間を熱酸化膜６１４を介して充填し
ており、各々が下層の１つの不純物拡散層６０６と電気
的に接続されている。
【０３７６】ここで、フィールドシールド素子分離構造
６０２上及び制御ゲート電極６０５上を含むシリコン半
導体基板６０１の全面には層間絶縁膜６１７が形成され
ており、この層間絶縁膜６１７には、ドレイン拡散層と
なる一方の不純物拡散層６０６と接続された引き出し電
極６０９の表面の一部を露出させるコンタクト孔６２０
が開孔形成されている。
【０３７７】更に、コンタクト孔６２０内を含む層間絶
縁膜６１７にＴｉＮ／Ｔｉの２層構造の下地膜６２１が
形成され、コンタクト孔６２０を充填するとともに層間
絶縁膜６１７上に下地膜６２１を介して延在するアルミ
ニウム合金等からなるビット線６１０が帯状にパターン
形成されている。
【０３７８】以下、このＥＥＰＲＯＭの書き込み／消去
動作について説明する。
【０３７９】トンネル酸化膜６１５、誘電体膜６０４及
びフィールドシールド素子分離構造６０２の熱酸化膜６
１４によるキャパシタンスをそれぞれＣ1 ，Ｃ2 ，Ｃ3
（Ｃt ＝Ｃ1 ＋Ｃ2 ＋Ｃ3 ）とし、浮遊ゲート電極６０
３、制御ゲート電極６０５及びフィールドシールド素子
分離構造６０２の多結晶シリコン膜６１２の各電位をＶ
fg，Ｖcg，Ｖfsとして、浮遊ゲート電極６０３内の電荷
をＱとすると、下記の関係式が成立する。 Ｃt ・Ｖfg＝Ｃ2 ・Ｖcg＋２Ｃ3 ・Ｖfs＋Ｑ ・・・（１）
【０３８０】先ず、書き込み動作について説明する。書
き込み時には、浮遊ゲート電極６０３から電子を放出さ
せてしきい値を下げる。通常、フィールドシールド素子
分離構造６０２の多結晶シリコン膜６１２はシールドプ
レート電極として０（Ｖ）に固定して用いられるが、書
き込み時には、多結晶シリコン膜６１２を書き込み用電
極として用いる。即ち、Ｖcgを０（Ｖ）に固定し、Ｖfs
を負の高電位とすればよい。このとき、（１）式より、 （Ｃ1 ＋Ｃ2 ＋Ｃ3 ）・Ｖfg＝２Ｃ3 ・Ｖfs＋Ｑ 故に、 Ｖfg−Ｖfs＝−（Ｃ1 ＋Ｃ2 ）・Ｖfg／Ｃ3 ＝−５Ｖfg＋（Ｃt ／Ｃ3 ）・（Ｑ／Ｃt ） ・・・（２）
【０３８１】ファウラー・ノードハイム・トンネル電流
を発生させるためには、フィールドシールド素子分離構
造６０２の熱酸化膜６１４に少なくとも１０（ＭＶ／ｃ
ｍ）の電圧を印加することが必要であるから、熱酸化膜
６１４の膜厚を２０（ｎｍ）程度とすると、 Ｖfg−Ｖfs≧２０（Ｖ） となるから、Ｖfsを−２０（Ｖ）以下の負電位とするこ
とにより、浮遊ゲート電極６０３から電子が放出され
る。
【０３８２】次いで、消去動作について説明する。消去
時には、浮遊ゲート電極６０３に電子を注入してしきい
値を上げる。通常の消去時には、第１の消去法として、
Ｖcgを正の高電位（＝１３（Ｖ）程度）、Ｖfsを０
（Ｖ）に固定すると、（１）式から、 Ｃt ・Ｖfg＝２Ｃ3 ・Ｖfs＋Ｑ ・・・（３） となり、Ｑ≒−３．６４Ｃt の電荷が浮遊ゲート電極６
０３に蓄積される。
【０３８３】更に、第２の消去法として、Ｖcgを高電位
（１３Ｖ程度）Ｖfsを負の高電位（−２０（Ｖ）程度）
とすることにより、熱酸化膜６１４を介して浮遊ゲート
電極６０３に電子が蓄積される。
【０３８４】以下、上述の構成を有するＥＥＰＲＯＭの
製造方法について説明する。図４５（ａ）、図４６
（ａ）、図４７（ａ）、図４８（ａ）、図４９（ａ）及
び図５０（ａ）は、このＥＥＰＲＯＭの製造方法を工程
順に示す平面図であり、これら各平面図中でそれぞれ線
分Ａ−Ａ’に沿った断面図が図４５（ｂ）、図４６
（ｂ）、図４７（ｂ）、図４８（ｂ）、図４９（ｂ）及
び図５０（ｂ）であり、線分Ｂ−Ｂ’に沿った断面図が
図４５（ｃ）、図４６（ｃ）、図４７（ｃ）、図４８
（ｃ）、図４９（ｃ）及び図５０（ｃ）である。なお、
図４１〜図４４に対応する構成部材等については同符号
を記して説明を省略する。
【０３８５】先ず、図４５（ａ）〜図４５（ｃ）に示す
ように、ｐ型のシリコン半導体基板６０１の表面を熱酸
化して熱酸化膜６１１を形成し、この熱酸化膜６１１上
にＣＶＤ法により多結晶シリコン膜６１２及びキャップ
絶縁膜６１３を順次堆積形成する。その後、キャップ絶
縁膜６１３、多結晶シリコン膜６１２及び熱酸化膜６１
１にフォトリソグラフィー及びそれに続くドライエッチ
ングを施して、帯状且つ略中央で連結された形状にキャ
ップ絶縁膜６１３、多結晶シリコン膜６１２及び熱酸化
膜６１１を残す。
【０３８６】続いて、図４６（ａ）〜図４６（ｃ）に示
すように、パターニングされた多結晶シリコン膜６１２
の側面を熱酸化して熱酸化膜６１４を形成し、熱酸化膜
６１１、キャップ絶縁膜６１３及び熱酸化膜６１４によ
り多結晶シリコン膜６１２が囲まれ、素子活性領域を区
画するフィールドシールド素子分離構造６０２を完成さ
せる。このとき、熱酸化膜６１４の代わりに、多結晶シ
リコン膜６１２及びキャップ絶縁膜６１３を覆うように
熱酸化膜６１１の全面にシリコン酸化膜を堆積形成し、
このシリコン酸化膜及び熱酸化膜６１１の全面に異方性
エッチングを施すことにより、多結晶シリコン膜６１２
及びキャップ絶縁膜６１３の側面にシリコン酸化膜を残
すようにしてもよい。
【０３８７】続いて、図４７（ａ）〜図４７（ｃ）に示
すように、各フィールドシールド素子分離構造６０２間
のシリコン半導体基板６０１の表面を熱酸化してトンネ
ル酸化膜６１５を形成する。次いで、ＣＶＤ法により各
フィールドシールド素子分離構造６０２上を含み各フィ
ールドシールド素子分離構造６０２間を充填するように
全面に多結晶シリコン膜６２２を堆積形成する。しかる
後、この多結晶シリコン膜６２２を表面研磨、ここでは
化学機械研磨法（ＣＭＰ法）によりフィールドシールド
素子分離構造６０２のキャップ絶縁膜６１３をストッパ
ーとして研磨する。このとき、隣接するフィールドシー
ルド素子分離構造６０２間を充填するとともにフィール
ドシールド素子分離構造６０２間で分断されるように多
結晶シリコン膜６２２がパターニングされる。この多結
晶シリコン膜６２２が後に浮遊ゲート電極６０３とな
る。
【０３８８】続いて、図４８（ａ）〜図４８（ｃ）に示
すように、平坦化面６１６とされたフィールドシールド
素子分離構造６０２上、各キャップ絶縁膜６１３上及び
各多結晶シリコン膜６２２上に、ＣＶＤ法により、酸化
膜、窒化膜及び酸化膜の３層構造のＯＮＯ膜と、多結晶
シリコン膜及びシリコン酸化膜を順次堆積形成する。こ
こで、シリコン酸化膜を形成する前に、スパッタ法によ
り多結晶シリコン膜上に高融点金属を堆積させ、シリサ
イド層を形成することも好適である。
【０３８９】次いで、これらシリコン酸化膜、多結晶シ
リコン膜及びＯＮＯ膜、並びに多結晶シリコン膜６２２
及びトンネル酸化膜６１５にフォトリソグラフィー及び
それに続くドライエッチングを施す。このとき、シリコ
ン酸化膜、多結晶シリコン膜及びＯＮＯ膜をフィールド
シールド素子分離構造６０２とほぼ直交するように帯状
にパターニングして誘電体膜６０４、制御ゲート電極６
０５及びそのキャップ絶縁膜６１８を形成するととも
に、隣接する制御ゲート電極６０５間の多結晶シリコン
膜６２２及びトンネル酸化膜６１５を除去して、素子形
成領域で各々独立し誘電体膜６０４を介して制御ゲート
電極６０５と容量結合する浮遊ゲート電極６０３を形成
する。なお、前記シリサイドを形成した場合には、制御
ゲート電極６０５はポリサイド層として形成されること
になる。
【０３９０】続いて、図４９（ａ）〜図４９（ｃ）に示
すように、キャップ絶縁膜６１８を含むシリコン半導体
基板６０１の全面にシリコン酸化膜を堆積形成し、この
シリコン酸化膜の全面に異方性エッチングを施すことに
より、トンネル酸化膜６１５、浮遊ゲート電極６０３、
誘電体膜６０４、制御ゲート電極６０５及びキャップ絶
縁膜６１８の側面にシリコン酸化膜を残して側壁保護膜
６１９を形成する。
【０３９１】続いて、ＣＶＤ法により、全面にノンドー
プの多結晶シリコン膜を堆積形成した後に、ＣＭＰ法に
よりこの多結晶シリコン膜を表面研磨して、制御ゲート
電極６０５の表面を露出させる。このとき、素子形成領
域のシリコン半導体基板６０１上で隣接する側壁保護膜
６１９及びキャップ絶縁膜６１８間を充填し、各々独立
してなる引き出し電極６０９が形成される。
【０３９２】続いて、引き出し電極６０９を通してシリ
コン半導体基板６０１に加速エネルギー７５ｋｅＶ、ド
ーズ量１０12／ｃｍ2 の条件で砒素（Ａｓ）をイオン注
入し、このシリコン半導体基板６０１に９００℃のアニ
ール処理を施して砒素をシリコン半導体基板６０１の表
面領域に拡散させ、ソース／ドレイン拡散層となる不純
物拡散層６０６を形成する。
【０３９３】続いて、図５０（ａ）〜図５０（ｃ）に示
すように、ＣＶＤ法により、全面に層間絶縁膜６１７を
堆積形成した後に、ドレイン拡散層となる不純物拡散層
６０６と接続された引き出し電極６０９の表面の一部を
露出させるコンタクト孔６２０を開孔形成する。
【０３９４】続いて、スパッタ法により、コンタクト孔
６２０の内壁面を含む層間絶縁膜６１７の表面にＴｉＮ
／Ｔｉの２層構造の下地膜６２１を形成し、次いでスパ
ッタ法によりアルミニウム合金膜を形成して、このアル
ミニウム合金膜にフォトリソグラフィー及びそれに続く
ドライエッチングを施すことにより、コンタクト孔６２
０内を充填して層間絶縁膜６１７上に下地膜６２１を介
して延在するビット線６１０を形成する。
【０３９５】しかる後、各種の上部配線層やヴィア孔等
を形成することにより、ＥＥＰＲＯＭを完成させる。
【０３９６】上述のように、第９の実施形態に係る半導
体装置及びその製造方法においては、隣接するフィール
ドシールド素子分離構造６０２間を充填してなる浮遊ゲ
ート電極６０３が、フィールドシールド素子分離構造６
０２内に埋設されてシールドプレート電極として機能す
る多結晶シリコン膜６１２と当該多結晶シリコン膜６１
２の側壁保護膜である熱酸化膜６１４を介して対向配置
されるとともに、その上方に誘電体膜６０４を介して制
御ゲート電極６０５が形成されている。ここで、多結晶
シリコン膜６１２は、シールドプレート電極として機能
する際には電位が０（Ｖ）とされてフィールドシールド
素子分離構造６０２の部位のシリコン半導体基板６０１
が０（Ｖ）に固定されて素子分離がなされるが、多結晶
シリコン膜６１２に０（Ｖ）以下の電圧を印加すること
は可能である。そこで、熱酸化膜６１４を介して多結晶
シリコン膜６１２と浮遊ゲート電極６０３との間にトン
ネル電流が流れるように多結晶シリコン膜６１２に所定
の負値の電圧を印加することにより、多結晶シリコン膜
６１２をシールドプレート電極のみならず書き込み／消
去用電極として利用することができる。
【０３９７】また、堆積形成された多結晶シリコン膜６
２２をフィールドシールド素子分離構造６０２のシリコ
ン酸化膜６１１をストッパーとして表面研磨するため、
フィールドシールド素子分離構造６０２のシリコン酸化
膜６１１によって確実に分断された例えば浮遊ゲート電
極６０３が自己整合的に形成されることになる。
【０３９８】（第１０の実施形態）次に、第１０の実施
形態について説明する。この第１０の実施形態では、本
発明をＭＯＳトランジスタに適用した例について説明す
る。第１０の実施形態では、ＭＯＳトランジスタの構成
を製造方法とともに述べる。図５１〜〜図５３は、ＭＯ
Ｓトランジスタの製造方法を工程順に示す概略断面図で
ある。
【０３９９】先ず、ｐ型のシリコン半導体基板の上に、
いわゆるフィールドシールド素子分離法により素子分離
領域に素子分離構造を形成して素子形成領域を画定す
る。
【０４００】即ち、図５１（ａ）に示すように、ｐ型の
シリコン半導体基板７０１の上に、シリコン酸化膜７０
２，多結晶シリコン膜７０３及びシリコン酸化膜７０４
を、それぞれ膜厚を例えば５０ｎｍ，２００ｎｍ，３０
０ｎｍ程度に順次形成する。更に、ＣＶＤ法によりシリ
コン酸化膜７０４上の全面にシリコン窒化膜を膜厚２０
０ｎｍ程度に形成してもよい。
【０４０１】続いて、図５１（ｂ）に示すように、これ
ら多結晶シリコン膜７０３及びシリコン酸化膜７０４
（及びシリコン窒化膜）をフォトリソグラフィー及びそ
れに続くドライエッチング等によりパターニングしてそ
れぞれ選択的に除去して素子形成領域７２１を画定す
る。
【０４０２】そして、図５１（ｃ）に示すように、シリ
コン酸化膜７０２と残存した多結晶シリコン膜３及びシ
リコン酸化膜７０４（及びシリコン窒化膜）を覆うよう
に全面にシリコン酸化膜を成膜した後に、当該シリコン
酸化膜の全面をＲＩＥ等により異方性ドライエッチング
してシリコン酸化膜７０２，多結晶シリコン膜７０３及
びシリコン酸化膜７０４（及びシリコン窒化膜）の側壁
のみにシリコン酸化物を残し、側壁保護膜７０５を形成
する。これにより、フィールド領域に、シリコン酸化膜
により囲まれた多結晶シリコン膜からなるシールドプレ
ート電極を備えたフィールドシールド素子分離構造７２
２が形成される。
【０４０３】次いで、図５１（ｄ）に示すように、フィ
ールドシールド素子分離構造７２２により互いに分離さ
れて相対的に画定された素子形成領域７２１上のシリコ
ン半導体基板７０１の表面に熱酸化を施して膜厚１５ｎ
ｍ程度のゲート酸化膜６を形成する。続いて、フィール
ドシールド素子分離構造７２２を含む全面にＣＶＤ法に
より多結晶シリコン膜７２３を成膜する。ここで、この
多結晶シリコン膜７２３内にフィールドシールド素子分
離構造７２２が埋め込まれるように、フィールドシール
ド素子分離構造７２２よりも厚い膜厚に当該多結晶シリ
コン膜７２３を堆積形成することが必要である。
【０４０４】続いて、図５２（ａ）に示すように、多結
晶シリコン膜７２３に表面研磨、ここでは化学機械研磨
（ＣＭＰ）を施して表面を平坦化する。この場合、図示
のように、フィールドシールド素子分離構造７２２の表
面をストッパーとして、この表面が露出するまで多結晶
シリコン膜７２３を研磨して平坦化する。ＣＭＰ研磨法
は、所定の薬液と研磨剤とのスラリーを用いる研磨法で
あり、研磨される膜の初期膜厚が段差以上であればミリ
メートルのオーダーの段差でさえも解消して高精度な平
坦化、例えば表面の段差を０．０５μｍ程度に抑えるこ
とができるという利点を有している。
【０４０５】次に、図５２（ｂ）に示すように、平坦化
された多結晶シリコン膜７２３及びフィールドシールド
素子分離構造７２２の表面に、スパッタ法により、下地
膜となる窒化チタン膜（ＴｉＮ膜）７２４を膜厚２０ｎ
ｍ程度に形成する。続いて、ＴｉＮ膜７２４上に、スパ
ッタ法により、高融点金属のシリサイド膜、ここではタ
ングステンシリサイド膜（ＷＳｉ膜）７２５を膜厚１５
０ｎｍ程度に形成する。更に、ＷＳｉ膜７２５上に、Ｃ
ＶＤ法によりシリコン酸化膜７２６を膜厚３００ｎｍ程
度に形成する。ここで、フィールドシールド素子分離構
造７２２の表面（シリコン酸化膜或いはシリコン窒化
膜）とＷＳｉ膜７２５とは密着性が悪いため、直接堆積
させることはできない。本第１０の実施形態において
は、フィールドシールド素子分離構造７２２の表面とＷ
Ｓｉ膜７２５との間にＴｉＮ膜７２４を形成するため、
密着性良くＷＳｉ膜７２５を堆積形成することができ
る。
【０４０６】次に、図５２（ｃ）に示すように、多結晶
シリコン膜７２３、ＴｉＮ膜７２４、ＷＳｉ膜７２５及
びシリコン酸化膜７２６をフォトリソグラフィー及びそ
れに続くドライエッチング等によりパターニングし、素
子形成領域７２１上及びフィールドシールド素子分離構
造７２２上にそれぞれ上面が略同一平面内にある、即ち
上面の高さが略等しいゲート電極（ゲート配線）７０８
を所定形状に形成する。
【０４０７】次いで、図５３に示すように、素子形成領
域７２１上及びフィールドシールド素子分離構造７２２
上の各ゲート電極（ゲート配線）７０８を覆うように、
ＣＶＤ法により全面にシリコン酸化膜を堆積形成し、続
いて当該シリコン酸化膜の全面をＲＩＥ等により異方性
ドライエッチングして、各ゲート電極７０８の側壁にの
み前記シリコン酸化膜を残して側壁保護膜７０９を形成
する。
【０４０８】しかる後、素子形成領域７２１にシリコン
酸化膜７２６及び側壁保護膜７０９をマスクとしてリン
（Ｐ）や砒素（Ａｓ）等のｎ型不純物ををイオン注入
し、ソース／ドレインとなる一対の不純物拡散層を形成
する。そして、層間絶縁膜や各種の配線等を形成して、
ＭＯＳトランジスタを完成させる。
【０４０９】なお、側壁保護膜７０９を形成した後に、
第２の実施形態と同様にソース／ドレインのパッド多結
晶シリコン膜を形成してもよい。この場合、第２の実施
形態と同様に、フォトリソグラフィーの露光限界までゲ
ート電極（ゲート配線）７０８を微細化させても、確実
にパッド多結晶シリコン膜を形成することができる。
【０４１０】即ち、側壁保護膜７０９の形成時に素子形
成領域７２１におけるゲート電極７０８間のゲート酸化
膜７０６を除去した後、図５４（ａ）に示すように、先
ずＣＶＤ法によりリン（Ｐ）がドープされてなる多結晶
シリコン膜７２７をフィールドシールド素子分離構造２
２上を含む全面に堆積形成する。このとき、多結晶シリ
コン膜７２７からＰ型シリコン半導体基板７０１の素子
形成領域７２１におけるゲート電極７０８の両側に多結
晶シリコン膜７２７内のリン（Ｐ）が拡散し、ＭＯＳト
ランジスタのソース／ドレインとなる各拡散層７３１が
形成される。
【０４１１】次に、図５４（ｂ）に示すように、今度は
多結晶シリコン膜７２７にフィールドシールド素子分離
構造７２２のキャップ絶縁膜であるシリコン酸化膜７２
６をストッパーとして用い当該シリコン酸化膜７２６が
露出するまで表面研磨、ここでは化学機械研磨（ＣＭ
Ｐ）を施して表面を平坦化する。
【０４１２】ここで、フォトリソグラフィー及びそれに
続くドライエッチングにより、平坦化された多結晶シリ
コン膜７２７を各拡散層７３１に対応するようにフィー
ルドシールド素子分離構造７２２上で分断する。なお、
多結晶シリコン膜７２７の分断幅はフォトリソグラフィ
ーの露光限界よりも大きい値としてよい。このとき、シ
リコン酸化膜７０４により多結晶シリコン膜７２７が拡
散層７３１毎に分離されて各パッド多結晶シリコン膜７
１１が形成される。各パッド多結晶シリコン膜７１１
は、それぞれ１つの拡散層７３１とのみ電気的に接続さ
れることになる。
【０４１３】しかる後、図示は省略したが、層間絶縁膜
の形成、コンタクト孔の形成やそれに続く金属配線の形
成等の工程を経て、ＭＯＳトランジスタを完成させる。
【０４１４】上述のように、第１０の実施形態に係る半
導体装置の製造方法においては、平坦化されたフィール
ドシールド素子分離構造７２２及び多結晶シリコン膜７
２３の表面にＴｉＮ膜７２４を介してＷＳｉ膜７２５を
形成するため、密着性良くＷＳｉ膜７２５を堆積形成す
ることができ、このＴｉＮ膜７２４により不純物の拡散
も抑止される。
【０４１５】更に、素子形成領域７２１及びフィールド
シールド素子分離構造７２２には上面の高さが略等しく
なるようにＴｉＮ膜７２４及びＷＳｉ膜７２５が残存し
てゲート電極（ゲート配線）７０８がそれぞれ形成され
る。その後、多結晶シリコン膜を形成し、ＣＭＰ研磨を
施すことにより、素子形成領域７２１における各拡散層
７３１と電気的に接続したパッド多結晶シリコン膜７１
１がゲート電極７０８（ゲート配線）に対して自己整合
的に形成される。したがって、ゲート電極７０８（ゲー
ト配線）の幅はパッド多結晶シリコン膜７１１の設計寸
法に依存することなく、例えばフォトリソグラフィーの
露光限界にまで狭めることが可能となり、ゲート電極７
０８（ゲート配線）の微細化及び高集積化が可能とな
る。
【０４１６】
【発明の効果】本発明の半導体装置及びその製造方法に
よれば、近接する素子分離構造やその他の下地段差に影
響されることなく、プロセスマージンを拡大させるとと
もに、所望のゲート電極や各種配線層を容易且つ確実に
形成することが可能となる。
【０４１７】本発明の半導体装置の製造方法によれば、
例えばＭＯＳトランジスタのゲート電極配線の幅寸法を
フォトリソグラフィーにおける実質的な露光限界まで狭
めても、ソース／ドレインの引き出し用のパッド多結晶
シリコン膜を確実に分断形成する事が出来るので、ＭＯ
Ｓトランジスタを含む半導体装置のより微細化及び高集
積化が可能となる。
【０４１８】本発明の半導体装置の製造方法によれば、
例えばトランジスタのゲート電極配線の幅寸法に依存す
ることなく、パッド多結晶シリコン膜を、露光限界以下
の分断幅となるように、しかも煩雑な工程を経ることな
くフォトリソグラフィーを用いずにパターニングするこ
とを可能として、更なる半導体装置の微細化を達成し高
集積化の実現が可能となる。
【０４１９】本発明の半導体装置によれば、通常の記憶
消去動作に加えて、フィールドシールド素子分離構造を
用いた記憶消去動作が可能となる。
【０４２０】本発明の半導体装置の製造方法によれば、
素子分離構造と浮遊ゲート電極とを自己整合的に形成
し、セルサイズの大幅な縮小化が可能となる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態における半導体装置の
製造方法を工程順に示す概略断面図である。
【図２】図１に引き続いて、本発明の第１の実施形態に
おける半導体装置の製造方法を工程順に示す概略断面図
である。
【図３】図２に引き続いて、本発明の第１の実施形態に
おける半導体装置の製造方法を工程順に示す概略断面図
である。
【図４】図３に引き続いて、本発明の第１の実施形態に
おける半導体装置の製造方法を工程順に示す概略断面図
及び概略平面図である。
【図５】本発明の第２の実施形態における半導体装置の
製造方法を工程順に示す概略断面図である。
【図６】図５に引き続いて、本発明の第２の実施形態に
おける半導体装置の製造方法を工程順に示す概略断面図
である。
【図７】本発明の第３の実施形態における半導体装置の
製造方法を工程順に示す概略断面図である。
【図８】図７に引き続いて、本発明の第３の実施形態に
おける半導体装置の製造方法を工程順に示す概略断面図
である。
【図９】本発明の第３の実施形態における半導体装置を
示す概略平面図である。
【図１０】本発明の第３の実施形態における半導体装置
の他の例を示す概略断面図である。
【図１１】本発明の第３の実施形態における半導体装置
の変形例の製造方法を工程順に示す概略断面図である。
【図１２】本発明の第３の実施形態における半導体装置
の変形例の製造方法を工程順に示す概略断面図である。
【図１３】図１２に引き続いて、本発明の第３の実施形
態における半導体装置の変形例の製造方法を工程順に示
す概略断面図である。
【図１４】本発明の第４の実施形態における半導体装置
の製造方法を工程順に示す概略断面図である。
【図１５】本発明の第５の実施形態における半導体装置
の製造方法を工程順に示す概略断面図である。
【図１６】図１５に続いて、第５の実施の形態に係る半
導体装置の製造方法を工程順に示す概略断面図である。
【図１７】本発明の第５の実施形態における半導体装置
の変形例の製造方法を工程順に示す概略断面図である。
【図１８】図１７に引き続いて、本発明の第５の実施形
態における半導体装置の変形例の製造方法を工程順に示
す概略断面図である。
【図１９】本発明の第６の実施の形態における半導体装
置を示す概略平面図である。
【図２０】本発明の第６の実施の形態における半導体装
置を示す概略断面図である。
【図２１】本発明の第６の実施の形態における半導体装
置を示す概略断面図である。
【図２２】本発明の第６の実施の形態における半導体装
置を示す概略断面図である。
【図２３】本発明の第６の実施の形態における半導体装
置の製造方法を示す概略平面図及び概略断面図である。
【図２４】図２３に引き続き、本発明の第６の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図２５】図２４に引き続き、本発明の第６の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図２６】図２５に引き続き、本発明の第６の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図２７】図２６に引き続き、本発明の第６の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図２８】図２７に引き続き、本発明の第６の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図２９】本発明の第７の実施形態における半導体装置
の製造方法を工程順に示す概略断面図である。
【図３０】図２９に引き続き、本発明の第７の実施形態
における半導体装置の製造方法を工程順に示す概略断面
図である。
【図３１】図３０に引き続き、本発明の第７の実施形態
における半導体装置の製造方法を工程順に示す概略断面
図である。
【図３２】図３１に引き続き、本発明の第７の実施形態
における半導体装置の製造方法を工程順に示す概略断面
図である。
【図３３】図３２に引き続き、本発明の第７の実施形態
における半導体装置の製造方法を工程順に示す概略断面
図である。
【図３４】本発明の第７の実施形態における半導体装置
の他の例を示す概略断面図である。
【図３５】本発明の第７の実施形態における半導体装置
の製造方法の変形例２を工程順に示す概略断面図であ
る。
【図３６】図３５に引き続き、本発明の第７の実施形態
における半導体装置の製造方法の変形例２を工程順に示
す概略断面図である。
【図３７】図３６に引き続き、本発明の第７の実施形態
における半導体装置の製造方法の変形例２を工程順に示
す概略断面図である。
【図３８】図３７に引き続き、本発明の第７の実施形態
における半導体装置の製造方法の変形例２を工程順に示
す概略断面図である。
【図３９】本発明の第８の実施形態における半導体装置
の製造方法を工程順に示す概略断面図である。
【図４０】図３９に引き続き、本発明の第８の実施形態
における半導体装置の製造方法を工程順に示す概略断面
図である。
【図４１】本発明の第９の実施の形態における半導体装
置を示す概略平面図である。
【図４２】本発明の第９の実施の形態における半導体装
置を示す概略断面図である。
【図４３】本発明の第９の実施の形態における半導体装
置を示す概略断面図である。
【図４４】本発明の第９の実施の形態における半導体装
置を示す概略断面図である。
【図４５】本発明の第９の実施の形態における半導体装
置の製造方法を示す概略平面図及び概略断面図である。
【図４６】図４５に引き続き、本発明の第９の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図４７】図４６に引き続き、本発明の第９の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図４８】図４７に引き続き、本発明の第９の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図４９】図４８に引き続き、本発明の第９の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図５０】図４９に引き続き、本発明の第９の実施の形
態における半導体装置の製造方法を示す概略平面図及び
概略断面図である。
【図５１】本発明の第１０の実施形態における半導体装
置の製造方法を示す概略断面図である。
【図５２】図５１に引き続き、本発明の第１０の実施形
態における半導体装置の製造方法を示す概略断面図であ
る。
【図５３】図５２に引き続き、本発明の第１０の実施形
態における半導体装置の製造方法を示す概略断面図であ
る。
【図５４】本発明の第１０の実施形態における半導体装
置の製造方法の他の例を示す概略断面図である。
【符号の説明】
１ Ｐ型シリコン半導体基板 ２，４ シリコン酸化膜 ３ 多結晶シリコン膜 ５ 側壁保護膜 ６ ゲート酸化膜 ７ シリコン酸化膜 ８ ゲート電極 ９ 側壁保護膜 １０ 拡散層 １１ 多結晶シリコンパッド ２１ 素子形成領域 ２２ フィールドシールド素子分離構造 ２３ シリコン酸化膜 ２４，２５，２６ 多結晶シリコン膜 ３１ フィールド酸化膜 ４１ シリコン半導体基板 ４２ シリコン酸化膜 ４３，４４ レジスト ４５ Ｎ型ウェル ４６ Ｐ型ウェル ４７ フィールドシールド素子分離構造 ４８ 段差部 ４９ ゲート酸化膜 ５１，５３ シリコン酸化膜 ５２，５５，５７ 多結晶シリコン膜 ５４，６３ 側壁保護膜 ５６ 平坦化面 ６１ ゲート電極 ６２ キャップ絶縁膜 ６４ 不純物拡散層 ７１ シリコン半導体基板 ７２ 溝部 ７２ａ 底面 ８１，８３，９０ シリコン酸化膜 ８２，８８ 多結晶シリコン膜 ８４ 側壁保護膜 ８５ フィールドシールド素子分離構造 ８６ 段差部 ８７ ゲート酸化膜 ８９ 平坦化面 ９１ ゲート電極 ９２ キャップ絶縁膜 ９３ 側壁保護膜 ９４ 不純物拡散層 １０１ 層間絶縁膜 １０２，０１４ シリコン酸化膜 １０３ 導電膜 １０５ 配線層 １０６ キャップ絶縁膜 １０７ 側壁保護膜 １０８ 段差部 １０９，１２３，１２５ 多結晶シリコン膜 １１０ 平坦化面 １１１ 上部配線層 １２１ 層間絶縁膜 １２２ コンタクト孔 １２３ａ 凹部 １２４ 誘電体膜 ２０１ シリコン半導体基板 ２０２ 素子形成領域 ２０３ フィールドシールド素子分離構造 ２０４ａ，２０４ｂ シリコン酸化膜 ２０４ｃ 側壁保護膜 ２０５ シールドプレート電極 ２０６ ゲート酸化膜 ２０７ ゲート電極（ゲート配線） ２０８ 側壁保護膜 ２０９ 拡散層 ２１０ 多結晶シリコンパッド ２１１，２３１ 多結晶シリコン膜 ２１２ シリコン窒化膜 ２１３ シリコン酸化膜 ２１４ マスク ２１５ 多結晶シリコン膜 ２２１ ＢＰＳＧ膜 ２２２ コンタクト孔 ２２３ 配線層 ３０１ シリコン半導体基板 ３０２ フィールドシールド素子分離構造 ３０３ 浮遊ゲート電極 ３０４ 誘電体膜 ３０５ 制御ゲート電極 ３０６ 不純物拡散層 ３０７，３１８ キャップ絶縁膜 ３０８，３１９ 側壁保護膜 ３０９ 引き出し電極 ３１０ ビット線 ３１１，３１４ 熱酸化膜 ３１２，３２２ 多結晶シリコン膜 ３１５ トンネル酸化膜 ３１６ シリコン窒化膜 ３１７ 層間絶縁膜 ３２０ コンタクト孔 ３２１ 下地膜 ４０１ シリコン半導体基板 ４０２，４０８，４０４，４２３，４４１ シリコン酸
化膜 ４０３，４１１，４２３，４２４ 多結晶シリコン膜 ４０５ 側壁保護膜 ４０７ ゲート電極（ゲート配線） ４０９ ゲート酸化膜 ４２１ 素子形成領域 ４２２ フィールドシールド素子分離構造 ４１２ 拡散層 ４１３ ＢＰＳＧ膜 ４１４，４１５ コンタクト孔 ４１６，４１７ 金属配線 ４４２，４４９ キャップ絶縁膜 ４４３ ｎ- 拡散領域 ４４４，４５１ サイドウォール ４４５ ｎ+ 拡散領域 ４４６，４５３ 不純物拡散層 ４４７ ゲート酸化膜 ４４８ ゲート電極 ４５０ ｐ- 拡散領域 ４５２ ｐ+ 拡散領域 ５１０ シリコン半導体基板 ５１０ａ 溝部 ５１１ ゲート酸化膜 ５１２ 多結晶シリコン膜 ５１４ 拡散防止膜 ５１５ 分離用絶縁膜 ５１５ａ 素子分離構造 ５２０ シリコン酸化膜 ５２０ａ キャップ絶縁膜 ５２１ ゲート電極 ５２２ サイドウォール ５２３ 拡散層 ５２４ パッド多結晶シリコン膜 ６０１ シリコン半導体基板 ６０２ フィールドシールド素子分離構造 ６０３ 浮遊ゲート電極 ６０４ 誘電体膜 ６０５ 制御ゲート電極 ６０６ 不純物拡散層 ６０７，６１８ キャップ絶縁膜 ６０８，６１９ 側壁保護膜 ６０９ 引き出し電極 ６１０ ビット線 ６１１，６１４ 熱酸化膜 ６１２，６２２ 多結晶シリコン膜 ６１５ トンネル酸化膜 ６１６ シリコン窒化膜 ６１７ 層間絶縁膜 ６２０ コンタクト孔 ６２１ 下地膜 ７０１ シリコン半導体基板 ７０２，７０４，７２６ シリコン酸化膜 ７０３，７２７ 多結晶シリコン膜 ７０５，７０９ 側壁保護膜 ７０８ ゲート電極 ７２２ フィールドシールド素子分離構造 ７２３ 多結晶シリコン膜 ７２４ 窒化チタン膜 ７２５ タングステンシリサイド膜 ７３１ 拡散層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792 (31)優先権主張番号 特願平9−19860 (32)優先日 平９(1997)１月17日 (33)優先権主張国 日本（ＪＰ） (31)優先権主張番号 特願平9−119884 (32)優先日 平９(1997)５月９日 (33)優先権主張国 日本（ＪＰ） (72)発明者 岩佐 昇一 東京都千代田区大手町２−６−３ 新日本 製鐵株式会社内 (72)発明者 江口 公平 東京都千代田区大手町２−６−３ 新日本 製鐵株式会社内 (72)発明者 藤掛 秀樹 東京都千代田区大手町２−６−３ 新日本 製鐵株式会社内

Claims (113)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板上の素子分離構造により画定
    された素子活性領域に、ゲート、ソース及びドレインを
    備えたトランジスタが形成されてなる半導体装置であっ
    て、 絶縁膜で覆われた前記ゲートが非ＬＯＣＯＳ絶縁デバイ
    ス分離ブロック上に跨がるように前記素子活性領域上に
    少なくとも２つ形成されているとともに、 隣接する前記ゲート間を前記絶縁膜を介して充填する引
    き出し電極が形成されており、 前記ゲートの上面が前記非ＬＯＣＯＳ絶縁デバイス分離
    ブロック上から前記素子活性領域上にかけて略等しい高
    さに平坦化されているとともに、前記絶縁膜の上面と前
    記引き出し電極の上面とが略等しい高さに平坦化されて
    いることを特徴とする半導体装置。
  2. 【請求項２】 前記非ＬＯＣＯＳ絶縁デバイス分離ブロ
    ックが、絶縁層内にシールドプレート電極が埋設されて
    なるフィールドシールド素子分離構造或いはトレンチ型
    の素子分離構造であることを特徴とする請求項１に記載
    の半導体装置。
  3. 【請求項３】 基準層の表面から所定の高さに形成され
    た第１の段差構造部と、 前記第１の段差構造部上及び前記基準層上にそれぞれ形
    成され、前記基準層上では素子活性領域を画定する非Ｌ
    ＯＣＯＳ絶縁デバイス分離ブロックとして機能する第２
    の段差構造部と、 少なくとも前記基準層上の前記第２の段差構造部上に跨
    がるように前記素子活性領域上にパターン形成された第
    １の導電膜とを含み、 前記第１の導電膜の上面は、平坦化されており、前記第
    １の段差構造部上に存する前記第２の段差構造部の上面
    と略等しい高さとされていることを特徴とする半導体装
    置。
  4. 【請求項４】 前記基準層が半導体基板とされているこ
    とを特徴とする請求項３に記載の半導体装置。
  5. 【請求項５】 前記第１の段差構造部が前記半導体基板
    のスクライブ線領域上に形成された第１の絶縁膜である
    ことを特徴とする請求項３に記載の半導体装置。
  6. 【請求項６】 前記基準層が半導体基板とされて当該半
    導体基板に溝部が形成されており、 当該溝部を囲む前記半導体基板部位が前記第１の段差構
    造部とされるとともに、前記溝部内に前記素子領域が形
    成されていることを特徴とする請求項３に記載の半導体
    装置。
  7. 【請求項７】 前記第１の段差構造部が前記半導体基板
    のスクライブ線領域上に形成された絶縁膜であることを
    特徴とする請求項６に記載の半導体装置。
  8. 【請求項８】 前記各第１の導電膜が多結晶シリコン膜
    からなり、当該各第１の導電膜上に高融点金属のシリサ
    イド層が形成されていることを特徴とする請求項６又は
    ７に記載の半導体装置。
  9. 【請求項９】 前記基準層が前記半導体基板の上方に積
    層形成された層間絶縁膜であり、前記第１及び第２の段
    差構造部内にそれぞれ第１の配線膜が形成されていると
    ともに、前記第１の導電膜が第２の配線膜として機能す
    ることを特徴とする請求項６〜８のいずれか１項に記載
    の半導体装置。
  10. 【請求項１０】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項３〜９のいずれか１項に記載の半導体装
    置。
  11. 【請求項１１】 部分的に形成されてなる段差構造と、 前記段差構造上を跨がるように前記段差構造の非形成領
    域上にパターン形成されてなる少なくとも２つの第１の
    導電膜と、 前記各第１の導電膜を覆う第１の絶縁膜と、 隣接する前記第１の導電膜間を前記第１の絶縁膜を介し
    て充填する第２の導電膜とを含み、 前記第１の導電膜の上面が前記段差構造上から前記段差
    構造の非形成領域上にかけて略等しい高さに平坦化され
    ているとともに、前記第１の絶縁膜の上面と前記第２の
    導電膜の上面とが略等しい高さに平坦化されていること
    を特徴とする半導体装置。
  12. 【請求項１２】 前記各第１の導電膜の上面が略等しい
    高さとされていることを特徴とする請求項１１に記載の
    半導体装置。
  13. 【請求項１３】 前記段差構造が非ＬＯＣＯＳ絶縁デバ
    イス分離ブロックであるとともに、前記段差構造の前記
    非形成領域が前記非ＬＯＣＯＳ絶縁デバイス分離ブロッ
    クにより画定された素子活性領域であり、前記素子活性
    領域上に第２の絶縁膜を介して前記第１の導電膜がパタ
    ーン形成されていることを特徴とする請求項１１又は１
    ２に記載の半導体装置。
  14. 【請求項１４】 半導体基板上に素子形成領域を画定す
    る非ＬＯＣＯＳ絶縁デバイス分離ブロックであって、第
    １の絶縁膜内に第１の導電膜が埋設されてなる非ＬＯＣ
    ＯＳ絶縁デバイス分離ブロックと、 隣接する前記非ＬＯＣＯＳ絶縁デバイス分離ブロック間
    の前記半導体基板上に第２の絶縁膜を介して前記非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロック間を充填し、前記第１
    の導電膜と前記第１の絶縁膜の側面部位を介して容量結
    合するとともに、前記素子形成領域において各々が島状
    に分離されてなる第２の導電膜と、前記第２の導電膜の
    上に第３の絶縁膜を介して帯状にパターン形成され、前
    記各第２の導電膜と容量結合する第３の導電膜とを含む
    ことを特徴とする半導体装置。
  15. 【請求項１５】 前記第２の導電膜の上面が前記非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロックの上面と略同一面とさ
    れていることを特徴とする請求項１４に記載の半導体装
    置。
  16. 【請求項１６】 前記素子形成領域において、前記第２
    の導電膜の両側の前記半導体基板の表面領域に形成され
    てなる一対の不純物拡散層と、 前記第３の導電膜と略直交する方向に帯状にパターン形
    成されてなる第４の導電膜とを含み、 前記第４の導電膜と一方の前記不純物拡散層とが電気的
    に接続されていることを特徴とする請求項１４又は１５
    に記載の半導体装置。
  17. 【請求項１７】 前記第３の導電膜が多結晶シリコン膜
    からなり、当該第３の導電膜上に高融点金属のシリサイ
    ド層が形成されていることを特徴とする請求項１４〜１
    ６のいずれか１項に記載の半導体装置。
  18. 【請求項１８】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項１４〜１７のいずれか１項に記載の半導体
    装置。
  19. 【請求項１９】 半導体基板上に素子形成領域を画定す
    る非ＬＯＣＯＳ絶縁デバイス分離ブロックであって、第
    １の絶縁膜内に第１の導電膜が埋設されてなる非ＬＯＣ
    ＯＳ絶縁デバイス分離ブロックと、 隣接する前記非ＬＯＣＯＳ絶縁デバイス分離ブロック間
    の前記半導体基板上に第２の絶縁膜を介して前記非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロック間を充填し、前記第１
    の導電膜と前記第１の絶縁膜の側面部位を介して容量結
    合する第２の導電膜とを含むことを特徴とする半導体装
    置。
  20. 【請求項２０】 前記第２の導電膜の上面が前記非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロックの上面と略同一面とさ
    れていることを特徴とする請求項１９に記載の半導体装
    置。
  21. 【請求項２１】 前記素子形成領域において、前記第２
    の導電膜の両側の前記半導体基板の表面領域に形成され
    てなる一対の不純物拡散層と、 前記第３の導電膜と略直交する方向に帯状にパターン形
    成されてなる第４の導電膜とを含み、 前記第４の導電膜と一方の前記不純物拡散層とが電気的
    に接続されていることを特徴とする請求項１９又は２０
    に記載の半導体装置。
  22. 【請求項２２】 前記第３の導電膜が多結晶シリコン膜
    からなり、当該第３の導電膜上に高融点金属のシリサイ
    ド層が形成されていることを特徴とする請求項１９〜２
    １のいずれか１項に記載の半導体装置。
  23. 【請求項２３】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項１９〜２２のいずれか１項に記載の半導体
    装置。
  24. 【請求項２４】 共通のゲートを有する第１のトランジ
    スタ及び第２のトランジスタを備えてなる半導体装置で
    あって、 前記第１のトランジスタは、半導体基板上に第１のゲー
    ト絶縁膜を介してパターン形成された前記ゲートと、前
    記ゲートの両側の前記半導体基板の表面領域に形成され
    た第１のソース及び第１のドレインとを有して構成され
    ており、 前記第２のトランジスタは、前記ゲートと、前記ゲート
    の上面に形成された第２のゲート絶縁膜を介して前記ゲ
    ート上にパターン形成された導電膜において、前記導電
    膜の前記ゲートの両側に形成された第２のソース及び第
    ２のドレインとを有して構成されており、 前記ゲート及び前記第２のゲート絶縁膜の側面を覆い、
    その上面が前記第２のゲート絶縁膜の上面とほぼ同一平
    面内に存するように平坦化された層間絶縁膜が形成さ
    れ、前記第２のゲート絶縁膜上を含む前記層間絶縁膜上
    に前記導電膜が形成されていることを特徴とする半導体
    装置。
  25. 【請求項２５】 前記第１のソース及び前記第１のドレ
    インと前記第２のソース及び前記第２のドレインとが互
    いに異なる導電型とされていることを特徴とする請求項
    ２４に記載の半導体装置。
  26. 【請求項２６】 前記第１のソース及び前記第１のドレ
    インと前記第２のソース及び前記第２のドレインとが同
    一の導電型とされていることを特徴とする請求項２４に
    記載の半導体装置。
  27. 【請求項２７】 前記ゲートの表面に高融点金属からな
    るシリサイド層が形成されていることを特徴とする請求
    項２４〜２６のいずれか１項に記載の半導体装置。
  28. 【請求項２８】 半導体基板に形成された溝内を充填す
    る第１の絶縁膜と、 前記半導体基板上の少なくとも前記第１の絶縁膜の非形
    成領域から前記第１の絶縁膜上にかけて前記非形成領域
    上では第２の絶縁膜を介してパターン形成されてなる第
    １の導電膜と、 前記第１の導電膜を覆う第３の絶縁膜と、 前記第１の導電膜の両側の前記半導体基板の表面領域に
    形成された一対の拡散層と、 隣接する前記第１の導電膜間を前記第３の絶縁膜を介し
    て充填し、前記拡散層と接続されてなる第２の導電膜と
    を含み、 前記第１の導電膜の上面が前記非形成領域から前記第１
    の絶縁膜上にかけて平坦化されてほぼ同一面内にあると
    ともに、前記第３の絶縁膜の上面と前記第２の導電膜の
    上面とが平坦化されてほぼ同一面内にあることを特徴と
    する半導体装置。
  29. 【請求項２９】 少なくとも前記溝の内壁面を覆う拡散
    防止膜が形成されており、前記拡散防止膜を介して前記
    第１の絶縁膜が前記溝内を充填することを特徴とする請
    求項２８に記載の半導体装置。
  30. 【請求項３０】 半導体基板上の素子活性領域に、ゲー
    ト、ソース及びドレインを有するトランジスタが形成さ
    れてなる半導体装置であって、 半導体基板に形成された溝内を第１の絶縁膜が充填して
    構成され、前記半導体基板上に前記素子活性領域を画定
    する非ＬＯＣＯＳ絶縁デバイス分離ブロックと、 前記ゲートを覆う第２の絶縁膜と、 隣接する前記ゲート間を前記第２の絶縁膜を介して充填
    してその上面が平坦化されて前記第２の絶縁膜の上面と
    ほぼ同一面内にあり、前記ソース或いは前記ドレインと
    接続されてなる引き出し電極とを含むことを特徴とする
    半導体装置。
  31. 【請求項３１】 少なくとも前記溝の内壁面を覆う拡散
    防止膜が形成され、前記拡散防止膜を介して前記第１の
    絶縁膜が前記溝内を充填することを特徴とする請求項３
    ０に記載の半導体装置。
  32. 【請求項３２】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項３０又は３１に記載の半導体装置。
  33. 【請求項３３】 第１のトランジスタ及び第２のトラン
    ジスタが積層されてなる半導体装置であって、 前記第１のトランジスタは、半導体基板上に第１のゲー
    ト絶縁膜を介してパターン形成された第１のゲートと、
    前記第１のゲートの両側の前記半導体基板の表面領域に
    形成された第１のソース及び第１のドレインとを有して
    構成されており、前記第１のゲートを覆い、上面が平坦
    化された層間絶縁膜が形成されており、 前記第２のトランジスタは、前記層間絶縁膜上にパター
    ン形成された導電膜を含み、前記導電膜上に第２のゲー
    ト絶縁膜を介してパターン形成された第２のゲートと、
    前記第２のゲートの両側の前記導電膜に形成された第２
    のソース及び第２のドレインとを有して構成されている
    ことを特徴とする半導体装置。
  34. 【請求項３４】 前記第１及び第２のゲートの表面に高
    融点金属からなるシリサイド層が形成されていることを
    特徴とする請求項３３に記載の半導体装置。
  35. 【請求項３５】 前記半導体基板上に段差構造が形成さ
    れ、 前記段差構造は、前記層間絶縁膜内に形成されており、
    その上面と前記層間絶縁膜の上面とがほぼ同一平面内に
    存するように平坦化されていることを特徴とする請求項
    ３３又は３４に記載の半導体装置。
  36. 【請求項３６】 前記半導体基板上に段差構造が形成さ
    れているとともに、前記段差構造上に他の前記第１のゲ
    ートの上方部位がパターン形成されており、 前記段差構造及び他の前記第１のゲートは、前記層間絶
    縁膜内に形成されており、他の前記第１のゲートの上面
    と前記層間絶縁膜の上面とがほぼ同一平面内に存するよ
    うに平坦化されていることを特徴とする請求項３３又は
    ３４に記載の半導体装置。
  37. 【請求項３７】 半導体基板と、 前記半導体基板上に、前記半導体基板の表面の一部を露
    出させる開孔が形成されてなる絶縁膜と、 前記開孔を埋め込むとともに前記絶縁膜上にパターン形
    成され、その上面が平坦化されてなる下部電極と、 前記下部電極上に誘電体膜を介してパターン形成され、
    前記下部電極と容量結合する上部電極とを含み、 前記下部電極、前記誘電体膜及び前記上部電極の側面を
    埋め込む絶縁膜が形成され、前記絶縁膜は、その上面が
    前記上部電極の上面とほぼ同一の高さとなるように平坦
    化されていることを特徴とする半導体装置。
  38. 【請求項３８】 基準層上に第１の絶縁膜をパターン形
    成する第１の工程と、 前記第１の絶縁膜上及び前記基準層上にそれぞれ段差構
    造部を形成する第２の工程と、 前記第１の絶縁膜上の前記段差構造部を含む前記基準層
    の全面に第１の導電膜を堆積形成して当該第１の導電膜
    内に前記各段差構造部を埋め込む第３の工程と、 前記第１の絶縁膜上の前記段差構造部をストッパーとし
    て前記第１の絶縁膜上の前記段差構造部の表面が露出す
    るまで前記第１の導電膜を研磨する第４の工程と、 前記第１の導電膜をパターニングして、前記基準層上及
    び前記段差構造部上に前記第１の導電膜からなる所定の
    パターンを形成する第５の工程とを含むことを特徴とす
    る半導体装置の製造方法。
  39. 【請求項３９】 前記第４の工程において、化学機械研
    磨により前記第１の導電膜を研磨することを特徴とする
    請求項３８に記載の半導体装置の製造方法。
  40. 【請求項４０】 前記第１の工程において、前記基準層
    を半導体基板とし、前記第１の絶縁膜を前記半導体基板
    のスクライブ線領域上に形成することを特徴とする請求
    項３８又は３９に記載の半導体装置の製造方法。
  41. 【請求項４１】 前記第２の工程において、前記半導体
    基板上に形成する前記段差構造部を素子活性領域を画定
    する非ＬＯＣＯＳ絶縁デバイス分離ブロックとすること
    を特徴とする請求項３８〜４０のいずれか１項に記載の
    半導体装置の製造方法。
  42. 【請求項４２】 前記第３の工程において、前記第１の
    導電膜を多結晶シリコン膜とし、 前記第４の工程において、研磨された前記第１の導電膜
    の表面に高融点金属からなるシリサイド層を形成し、前
    記第１の導電膜及び前記シリサイド層からなるポリサイ
    ド層を形成することを特徴とする請求項４１に記載の半
    導体装置の製造方法。
  43. 【請求項４３】 前記第１の工程において、前記基準層
    を半導体基板の上方に堆積形成した層間絶縁膜とし、 前記第２の工程において、前記段差構造部を、パターン
    形成された第２の導電膜及びこの第２の導電膜を覆う第
    ２の絶縁膜から構成する請求項３８に記載の半導体装置
    の製造方法。
  44. 【請求項４４】 基準層となる半導体基板に溝部を形成
    する第１の工程と、 前記溝部内の底面上に当該溝部の深さよりも低い段差構
    造部を形成する第２の工程と、 前記溝部内を含む前記半導体基板の全面に第１の導電膜
    を堆積形成して当該第１の導電膜内に前記段差構造部を
    埋め込む第３の工程と、 前記溝部の周囲の前記半導体基板をストッパーとして当
    該半導体基板の表面が露出するまで前記第１の導電膜を
    研磨する第４の工程と、 前記第１の導電膜をパターニングして、前記溝部内の前
    記底面上及び前記段差構造部上に前記第１の導電膜から
    なる所定のパターンを形成する第５の工程とを含むこと
    を特徴とする半導体装置の製造方法。
  45. 【請求項４５】 前記第４の工程において、化学機械研
    磨により前記第１の導電膜を研磨することを特徴とする
    請求項４４に記載の半導体装置の製造方法。
  46. 【請求項４６】 前記第３の工程において、前記第１の
    導電膜を多結晶シリコン膜とし、 前記第４の工程において、研磨された前記第１の導電膜
    の表面に高融点金属からなるシリサイド層を形成し、前
    記第１の導電膜及び前記シリサイド層からなるポリサイ
    ド層を形成することを特徴とする請求項４４又は４５に
    記載の半導体装置の製造方法。
  47. 【請求項４７】 半導体基板上の素子分離領域に非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロックを形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックにより囲ま
    れて画定された素子形成領域の前記半導体基板の表面に
    第１の絶縁膜を形成する工程と、 前記第１の絶縁膜を含む前記半導体基板の全面に前記非
    ＬＯＣＯＳ絶縁デバイス分離ブロックを埋め込む膜厚に
    第１の導電膜を形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックの上に所定
    膜厚の前記第１の導電膜が残り且つ前記第１の導電膜の
    表面が平坦化されるように前記第１の導電膜を研磨する
    工程と、 平坦化された前記第１の導電膜の上に第２の絶縁膜を形
    成する工程と、 前記第２の絶縁膜及び前記第１の導電膜をパターニング
    して、前記素子形成領域上及び前記非ＬＯＣＯＳ絶縁デ
    バイス分離ブロック上に前記第２の絶縁膜及び前記第１
    の導電膜からなるパターンを形成する工程と、 前記パターンの少なくとも前記第１の導電膜の側面に第
    ３の絶縁膜を形成するとともに、前記パターン間の前記
    第１の絶縁膜を除去する工程と、 前記第１の絶縁膜が除去された前記パターン間を含む前
    記半導体基板上の全面に前記パターン間を埋め込む膜厚
    に第２の導電膜を形成する工程と、 前記パターンの前記第２の絶縁膜が露出するまで前記第
    ２の導電膜を研磨する工程とを含むことを特徴とする半
    導体装置の製造方法。
  48. 【請求項４８】 前記第１及び第２の導電膜を化学機械
    研磨により研磨することを特徴とする請求項４７に記載
    の半導体装置の製造方法。
  49. 【請求項４９】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項４７又は４８に記載の半導体装置の製造方
    法。
  50. 【請求項５０】 半導体基板上の素子分離領域に非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロックを形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックにより囲ま
    れて画定された素子形成領域の前記半導体基板の表面に
    第１の絶縁膜を形成する工程と、 前記第１の絶縁膜を含む前記半導体基板の全面に前記非
    ＬＯＣＯＳ絶縁デバイス分離ブロックを埋め込む膜厚に
    第１の導電膜を形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックをストッパ
    ーとして用いて前記第１の導電膜の表面が平坦化される
    ように前記第１の導電膜を研磨する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックを含む前記
    半導体基板の全面に第２の導電膜を形成する工程と、 前記第２の導電膜の上に第２の絶縁膜を形成する工程
    と、 前記第２の絶縁膜並びに前記第１及び第２の導電膜をパ
    ターニングして、前記素子形成領域上及び前記非ＬＯＣ
    ＯＳ絶縁デバイス分離ブロック上に前記第２の絶縁膜並
    びに前記第１及び第２の導電膜からなるパターンを形成
    する工程と、 前記パターンの少なくとも前記第１及び第２の導電膜の
    側面に第３の絶縁膜を形成するとともに、前記パターン
    間の前記第１の絶縁膜を除去する工程と、 前記第１の絶縁膜が除去された前記パターン間を含む前
    記半導体基板上の全面に前記パターン間を埋め込む膜厚
    に第３の導電膜を形成する工程と、 前記パターンの前記第２の絶縁層が露出するまで前記第
    ３の導電膜を研磨する工程とを含むことを特徴とする半
    導体装置の製造方法。
  51. 【請求項５１】 前記第１及び第３の導電膜を化学機械
    研磨により研磨することを特徴とする請求項５０に記載
    の半導体装置の製造方法。
  52. 【請求項５２】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項５０又は５１に記載の半導体装置の製造方
    法。
  53. 【請求項５３】 ゲート、ソース及びドレインを有する
    トランジスタを備えた半導体装置の製造方法であって、 前記ゲートを絶縁膜で覆う工程と、 前記ソース又は前記ドレインの引き出し電極の一部を構
    成する導電膜を前記絶縁膜の上方まで覆うように形成す
    る工程と、 前記導電膜を前記絶縁膜の上部が露出するまで研磨する
    工程とを含むことを特徴とする半導体装置の製造方法。
  54. 【請求項５４】 前記導電膜を化学機械研磨により研磨
    することを特徴とする請求項５３に記載の半導体装置の
    製造方法。
  55. 【請求項５５】 半導体基板上の素子分離領域に形成さ
    れた非ＬＯＣＯＳ絶縁デバイス分離ブロックにより囲ま
    れて画定された素子形成領域の前記半導体基板の表面に
    第１の絶縁膜を形成する工程と、 前記第１の絶縁膜を含む前記半導体基板の全面に前記非
    ＬＯＣＯＳ絶縁デバイス分離ブロックを埋め込む膜厚に
    第１の導電膜を形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックの上に所定
    膜厚の前記第１の導電膜が残り且つ前記第１の導電膜の
    表面が平坦化されるように前記第１の導電膜の一部を除
    去する工程と、 平坦化された前記第１の導電膜の上に耐酸性を有する第
    ２の絶縁膜を形成する工程と、 前記第２の絶縁膜の上に第３の絶縁膜を形成する工程
    と、 前記第２及び第３の絶縁膜並びに前記第１の導電膜をパ
    ターニングして、前記素子形成領域上及び前記非ＬＯＣ
    ＯＳ絶縁デバイス分離ブロック上に前記第２及び第３の
    絶縁膜並びに前記第１の導電膜からなるパターンを形成
    する工程と、 前記パターンの少なくとも前記第１の導電膜の側面に耐
    酸性を有する第４の絶縁膜を形成するとともに、前記パ
    ターン間の前記第１の絶縁膜を除去する工程と、 前記パターンの前記第３の絶縁膜を酸性溶液を用いて洗
    浄して前記第３の絶縁膜の幅を狭くする工程と、 前記第１の絶縁膜が除去された前記パターン間を含む前
    記半導体基板上の全面に前記パターンを埋め込む膜厚に
    第２の導電膜を形成する工程と、 前記パターンの前記第３の絶縁膜が露出するまで前記第
    ２の導電膜を研磨する工程とを含むことを特徴とする半
    導体装置の製造方法。
  56. 【請求項５６】 前記第１及び第２の導電膜を化学機械
    研磨により研磨することを特徴とする請求項５５に記載
    の半導体装置の製造方法。
  57. 【請求項５７】 前記パターンの前記第３の絶縁膜が露
    出するまで前記第２の導電膜を研磨した後に、前記第２
    の導電膜及び前記第３の絶縁膜の上に第５の絶縁膜を形
    成する工程と、 前記第５の絶縁膜を穿って前記第２の導電膜の表面の一
    部を露出させるように開孔を形成する工程と、 前記第５の絶縁膜の上に第３の導電膜を形成して前記開
    孔内を充填させる工程とを更に含むことを特徴とする請
    求項５５又は５６に記載の半導体装置の製造方法。
  58. 【請求項５８】 前記第２の導電膜を多結晶シリコン膜
    とし、前記パターンの前記第３の絶縁膜が露出するまで
    前記第２の導電膜を研磨した後、少なくとも前記第５の
    絶縁膜を形成する前に、前記第２の導電膜に熱処理を施
    して前記半導体基板内に前記第２の導電膜を介して不純
    物を拡散させて前記パターンの両側の前記半導体基板の
    表面領域に一対の不純物拡散層を形成する工程を更に含
    むことを特徴とする請求項５５〜５７のいずれか１項に
    記載の半導体装置の製造方法。
  59. 【請求項５９】 前記第２及び第３の絶縁膜並びに前記
    第１の導電膜からなる前記パターンを形成する工程時か
    ら、少なくとも前記第３の絶縁膜を洗浄する工程を終了
    させるまでの間に、前記パターン間に存する前記第１の
    絶縁膜を除去する工程を更に含むことを特徴とする請求
    項５５〜５８のいずれか１項に記載の半導体装置の製造
    方法。
  60. 【請求項６０】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項５５〜５９のいずれか１項に記載の半導体
    装置の製造方法。
  61. 【請求項６１】 半導体基板上の素子分離領域に形成さ
    れた非ＬＯＣＯＳ絶縁デバイス分離ブロックにより囲ま
    れて画定された素子形成領域の前記半導体基板の表面に
    第１の絶縁膜を形成する工程と、 前記第１の絶縁膜を含む前記半導体基板の全面に前記非
    ＬＯＣＯＳ絶縁デバイス分離ブロックを埋め込む膜厚に
    第１の導電膜を形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックをストッパ
    ーとして用いて前記第１の導電膜の表面が平坦化される
    ように前記第１の導電膜を研磨する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックを含む前記
    半導体基板の全面に第２の導電膜を形成する工程と、 前記第２の導電膜の上に耐酸性を有する第２の絶縁膜を
    形成する工程と、 前記第２の絶縁膜の上に第３の絶縁膜を形成する工程
    と、 前記第２及び第３の絶縁膜並びに前記第１及び第２の導
    電膜をパターニングして、前記素子形成領域上及び前記
    非ＬＯＣＯＳ絶縁デバイス分離ブロック上に前記第２及
    び第３の絶縁膜並びに前記第１及び第２の導電膜からな
    るパターンを形成する工程と、 前記パターンの少なくとも前記第１及び第２の導電膜の
    側面に耐酸性を有する第４の絶縁膜を形成するととも
    に、前記パターン間の前記第１の絶縁膜を除去する工程
    と、 前記パターンの前記第３の絶縁膜を酸性溶液を用いて洗
    浄して前記第３の絶縁膜の幅を狭くする工程と、 前記第１の絶縁膜が除去された前記パターン間を含む前
    記半導体基板上の全面に前記パターンを埋め込む膜厚に
    第３の導電膜を形成する工程と、 前記パターンの前記第３の絶縁層が露出するまで前記第
    ３の導電膜を研磨する工程とを含むことを特徴とする半
    導体装置の製造方法。
  62. 【請求項６２】 前記第１及び第３の導電膜を化学機械
    研磨により研磨することを特徴とする請求項６１に記載
    の半導体装置の製造方法。
  63. 【請求項６３】 前記パターンの前記第３の絶縁膜が露
    出するまで前記第３の導電膜を研磨した後に、前記第３
    の導電膜及び前記第３の絶縁膜の上に第５の絶縁膜を形
    成する工程と、 前記第５の絶縁膜を穿って前記第３の導電膜の表面の一
    部を露出させるように開孔を形成する工程と、 前記第５の絶縁膜の上に第４の導電膜を形成して前記開
    孔内を充填させる工程とを更に含むことを特徴とする請
    求項６１又は６２に記載の半導体装置の製造方法。
  64. 【請求項６４】 前記第２及び第３の絶縁膜並びに前記
    第１及び第２の導電膜からなる前記パターンを形成する
    工程時から、少なくとも前記第３の絶縁膜を洗浄する工
    程を終了させるまでの間に、前記パターン間に存する前
    記第１の絶縁膜を除去する工程を更に含むことを特徴と
    する請求項６１〜６３のいずれか１項に記載の半導体装
    置の製造方法。
  65. 【請求項６５】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項６１〜６４のいずれか１項に記載の半導体
    装置の製造方法。
  66. 【請求項６６】 半導体基板上に第１の絶縁膜を介して
    第１の導電膜をパターン形成し、この第１の導電膜を覆
    うように前記第１の絶縁膜を形成して前記第１の絶縁膜
    内に前記第１の導電膜を埋め込んで、前記半導体基板上
    に素子形成領域を画定する非ＬＯＣＯＳ絶縁デバイス分
    離ブロックを形成する第１の工程と、 前記素子形成領域の半導体基板上に第２の絶縁膜を形成
    する第２の工程と、 隣接する前記非ＬＯＣＯＳ絶縁デバイス分離ブロック間
    の前記半導体基板上に第２の絶縁膜を介して第２の導電
    膜を充填形成する第３の工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロック上及び前記
    第２の導電膜上の全面に第３の絶縁膜及び第３の導電膜
    を順次堆積形成する第４の工程と、 前記第３の導電膜、前記第３の絶縁膜、前記第２の導電
    膜及び前記第２の絶縁膜をパターニングして、前記第３
    の導電膜及び前記第３の絶縁膜を帯状に形成するととも
    に、隣接する前記第３の導電膜間に存する前記第２の導
    電膜及び前記第２の絶縁膜を除去する第５の工程とを含
    むことを特徴とする半導体装置の製造方法。
  67. 【請求項６７】 前記第３の工程において、前記非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロック上及び前記第２の絶縁
    膜上の全面に前記第２の導電膜を堆積形成し、この第２
    の導電膜を前記非ＬＯＣＯＳ絶縁デバイス分離ブロック
    の前記第１の絶縁膜をストッパーとして表面研磨して、
    前記非ＬＯＣＯＳ絶縁デバイス分離ブロック間に前記第
    ２の導電膜を充填形成することを特徴とする請求項６６
    に記載の半導体装置の製造方法。
  68. 【請求項６８】 前記第３の工程において、前記第２の
    導電膜を化学機械研磨により研磨することを特徴とする
    請求項６６又は６７に記載の半導体装置の製造方法。
  69. 【請求項６９】 前記第４の工程において、前記第３の
    導電膜を多結晶シリコン膜として、当該第３の導電膜の
    表面に高融点金属からなるシリサイド層を形成し、前記
    第３の導電膜及び前記シリサイド層からなるポリサイド
    層を形成し、前記第５の工程において、前記ポリサイド
    層、前記第３の絶縁膜、前記第２の導電膜及び前記第２
    の絶縁膜をパターニングして、前記ポリサイド層及び前
    記第３の絶縁膜を帯状に形成するとともに、隣接する前
    記ポリサイド層間に存する前記第２の導電膜及び前記第
    ２の絶縁膜を除去することを特徴とする請求項６６〜６
    ８のいずれか１項に記載の半導体装置の製造方法。
  70. 【請求項７０】 前記第４の工程において、第３の導電
    膜の形成後に前記第３の導電膜上に第４の絶縁膜を堆積
    形成するとともに、 前記第５の工程において、前記第４の絶縁膜、前記第３
    の導電膜、前記第３の絶縁膜、前記第２の導電膜及び前
    記第２の絶縁膜をパターニングして、前記第４の絶縁
    膜、前記第３の導電膜及び前記第３の絶縁膜を帯状に形
    成し、 前記第５の工程の後に、少なくとも前記第２の導電膜、
    前記第３の絶縁膜及び前記第３の導電膜の側面に第５の
    絶縁膜を形成する第６の工程と、 隣接する前記第５の絶縁膜間の前記半導体基板上に第４
    の導電膜を充填形成する第７の工程とを更に含むことを
    特徴とする請求項６６〜６９のいずれか１項に記載の半
    導体装置の製造方法。
  71. 【請求項７１】 前記第４の工程において、前記第３の
    導電膜を多結晶シリコン膜として、当該第３の導電膜の
    表面に高融点金属からなるシリサイド層を形成して前記
    第３の導電膜及び前記シリサイド層をポリサイド層と
    し、このポリサイド層上に前記第４の絶縁膜を形成し、 前記第５の工程において、前記第４の絶縁膜、前記ポリ
    サイド層、前記第３の絶縁膜、前記第２の導電膜及び前
    記第２の絶縁膜をパターニングして、前記ポリサイド層
    及び前記第３の絶縁膜を帯状に形成するとともに、隣接
    する前記ポリサイド層間に存する前記第２の導電膜及び
    前記第２の絶縁膜を除去し、 前記第６の工程において、少なくとも前記第２の導電
    膜、前記第３の絶縁膜及び前記ポリサイド層の側面に前
    記第５の絶縁膜を形成することを特徴とする請求項７０
    に記載の半導体装置の製造方法。
  72. 【請求項７２】 前記第７の工程において、前記第５の
    絶縁膜上を含む前記半導体基板の全面に前記第４の導電
    膜を堆積形成し、この第４の導電膜を前記第４の絶縁膜
    をストッパーとして表面研磨して、隣接する前記第５の
    絶縁膜間に前記第４の導電膜を充填形成することを特徴
    とする請求項６６に記載の半導体装置の製造方法。
  73. 【請求項７３】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項６６〜７２のいずれか１項に記載の半導体
    装置の製造方法。
  74. 【請求項７４】 段差構造を有する半導体基板上の前記
    段差構造の非形成領域に第１の絶縁膜を形成する工程
    と、 前記段差構造上を含む全面に第１の導電膜を形成する工
    程と、 前記段差構造の上面をストッパーとして用いて前記第１
    の導電膜の表面が平坦化されるように前記第１の導電膜
    を研磨する工程と、 平坦化された前記第１の導電膜をパターニングして前記
    非形成領域に所定形状に前記第１の導電膜を残す工程
    と、 前記第１の導電膜の両側の前記半導体基板の表面領域に
    第１の不純物を導入して一対の第１の拡散層を形成する
    工程と、 前記段差構造上及び前記第１の導電膜上を含む全面に第
    ２の絶縁膜を形成する工程と、 前記第１の導電膜の上面をストッパーとして用いて前記
    第２の絶縁膜の表面が平坦化されるように前記第２の絶
    縁膜を研磨する工程と、 前記第１の導電膜の上面を熱酸化させて第３の絶縁膜を
    形成する工程と、 前記第３の絶縁膜上を含む前記第２の絶縁膜上に第２の
    導電膜をパターン形成する工程と、 前記第３の絶縁膜の上方に位置する前記第２の導電膜上
    の所定部位を除き、前記所定部位の両側の前記第２の導
    電膜に第２の不純物を導入して一対の第２の拡散層を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
  75. 【請求項７５】 前記第１の導電膜及び前記第２の絶縁
    膜をそれぞれ化学機械研磨により研磨することを特徴と
    する請求項７４に記載の半導体装置の製造方法。
  76. 【請求項７６】 前記第１の導電膜上にシリサイド層が
    形成され、前記第１の導電膜及び前記シリサイド層から
    なるポリサイド層が形成されることを特徴とする請求項
    ７４に記載の半導体装置の製造方法。
  77. 【請求項７７】 段差構造を有する半導体基板上の前記
    段差構造の非形成領域に第１の絶縁膜を形成する工程
    と、 前記段差構造上を含む全面に第１の導電膜を形成する工
    程と、 前記段差構造の上面をストッパーとして用いて前記第１
    の導電膜の表面が平坦化されるように前記第１の導電膜
    を研磨する工程と、 平坦化された前記第１の導電膜上に第２の導電膜を形成
    する工程と、 前記第１及び第２の導電膜を所定形状にパターニング
    し、前記段差構造の前記非形成領域には前記第１及び第
    ２の導電膜を残すとともに、前記段差構造上には前記第
    ２の導電膜のみを残す工程と、 前記第１及び第２の導電膜の両側の前記半導体基板の表
    面領域に第１の不純物を導入して一対の第１の拡散層を
    形成する工程と、 前記段差構造上及び前記第２の導電膜上を含む全面に第
    ２の絶縁膜を形成する工程と、 前記第２の導電膜の上面をストッパーとして用いて前記
    第２の絶縁膜の表面が平坦化されるように前記第２の絶
    縁膜を研磨する工程と、 前記第２の導電膜の上面を熱酸化させて第３の絶縁膜を
    形成する工程と、 前記第３の絶縁膜上を含む前記第２の絶縁膜上に第３の
    導電膜をパターン形成する工程と、 前記第３の絶縁膜の上方に位置する前記第３の導電膜上
    の所定部位を除き、前記所定部位の両側の前記第３の導
    電膜に第２の不純物を導入して一対の第２の拡散層を形
    成する工程とを含むことを特徴とする半導体装置の製造
    方法。
  78. 【請求項７８】 前記第１の導電膜及び前記第２の絶縁
    膜をそれぞれ化学機械研磨により研磨することを特徴と
    する請求項７７に記載の半導体装置の製造方法。
  79. 【請求項７９】 共通のゲートを有し、第１のトランジ
    スタ及び第２のソース及び第２のドレインをもつ第２の
    トランジスタを備えてなる半導体装置の製造方法であっ
    て、 半導体基板上に第１のゲート絶縁膜を介して前記ゲート
    をパターン形成した後、前記ゲートの両側の前記半導体
    基板の表面領域に第１の不純物を導入して第１のソース
    及び第１のドレインを形成して、前記第１のトランジス
    タを構成する工程と、 前記第１のトランジスタを覆うように層間絶縁膜を形成
    し、前記ゲートをストッパーとして前記層間絶縁膜の表
    面が平坦化されるように前記層間絶縁膜を研磨する工程
    と、 露出した前記ゲートの上面を熱酸化して第２のゲート絶
    縁膜を形成する工程と、 前記第２のゲート絶縁膜上を含む前記層間絶縁膜上に導
    電膜をパターン形成し、前記第２のゲート絶縁膜の上方
    に位置する前記導電膜の部位をマスクした状態で、前記
    導電膜に第２の不純物を導入して第２のソース及び第２
    のドレインを形成して、第２のトランジスタを構成する
    工程とを含むことを特徴とする半導体装置の製造方法。
  80. 【請求項８０】 前記層間絶縁膜を化学機械研磨により
    研磨することを特徴とする請求項７９に記載の半導体装
    置の製造方法。
  81. 【請求項８１】 共通のゲートを有し、第１のトランジ
    スタ及び第２のソース及び第２のドレインをもつ第２の
    トランジスタを備えてなる半導体装置の製造方法であっ
    て、 半導体基板上に素子活性領域を画定する非ＬＯＣＯＳ絶
    縁デバイス分離ブロックを形成する工程と、 前記素子活性領域の表面に第１のゲート酸化膜を形成す
    る工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロック上を含む全
    面に第１の導電膜を形成する工程と、 前記素子活性領域では前記第１のゲート絶縁膜を介して
    所定形状となるように、前記非ＬＯＣＯＳ絶縁デバイス
    分離ブロック上ではその上方の部位が残るように前記第
    １の導電膜をパターニングして、前記ゲートを形成する
    工程と、 前記素子活性領域において、前記ゲートの両側の前記半
    導体基板の表面領域に第１の不純物を導入して第１のソ
    ース及び第１のドレインを形成して、前記第１のトラン
    ジスタを構成する工程と、 前記第１のトランジスタを覆うように層間絶縁膜を形成
    し、前記ゲートをストッパーとして前記層間絶縁膜の表
    面が平坦化されるように前記層間絶縁膜を研磨する工程
    と、 露出した前記ゲートの上面を熱酸化して第２のゲート絶
    縁膜を形成する工程と、 前記第２のゲート絶縁膜上を含む前記層間絶縁膜上に第
    ２の導電膜をパターン形成し、前記第２のゲート絶縁膜
    の上方に位置する前記第２の導電膜の部位をマスクした
    状態で、前記導電膜に第２の不純物を導入して第２のソ
    ース及び第２のドレインを形成して、第２のトランジス
    タを構成する工程とを含むことを特徴とする半導体装置
    の製造方法。
  82. 【請求項８２】 前記層間絶縁膜を化学機械研磨により
    研磨することを特徴とする請求項８１に記載の半導体装
    置の製造方法。
  83. 【請求項８３】 前記ゲートの表面に高融点金属からな
    るシリサイド層が形成されることを特徴とする請求項８
    １又は８２に記載の半導体装置の製造方法。
  84. 【請求項８４】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項８１〜８３のいずれか１項に記載の半導体
    装置の製造方法。
  85. 【請求項８５】 半導体基板上に、第１の絶縁膜及び第
    １の導電膜を順次形成する第１の工程と、 前記第１の導電膜、前記第１の絶縁膜及び前記半導体基
    板をパターニングして、前記第１の導電膜から前記半導
    体基板の所定の深さに達する溝を形成する第２の工程
    と、 前記溝の内壁面を覆うように全面に第２の絶縁膜を形成
    する第３の工程と、 前記溝内を含む全面に第３の絶縁膜を形成する第４の工
    程と、 前記第３の絶縁膜を平坦化するように前記第１の導電膜
    が露出するまで前記第３の絶縁膜を研磨して、前記第３
    の絶縁膜を前記溝内に充填させる第５の工程と、 平坦化された前記第３の絶縁膜上を含む全面に第２の導
    電膜及び第４の絶縁膜を順次形成する第６の工程と、 前記第４の絶縁膜、前記第２の導電膜、前記第１の導電
    膜及び前記第１の絶縁膜をパターニングして、前記半導
    体基板上の少なくとも前記溝の非形成領域に所定形状に
    前記第１の絶縁膜、前記第１の導電膜、前記第２の導電
    膜及び前記第４の絶縁膜からなるパターンを形成する第
    ７の工程と、 少なくとも前記第１及び第２の導電膜の側面に第５の絶
    縁膜を形成する第８の工程と、 前記第５の絶縁膜を介した隣接する前記第１及び第２の
    導電膜間を含む全面に第３の導電膜を形成する第９の工
    程と、 前記第３の導電膜を平坦化するように前記第４の絶縁膜
    が露出するまで前記第３の導電膜を研磨して、隣接する
    前記第１及び第２の導電膜間に前記第５の絶縁膜を介し
    て前記第３の導電膜を充填させる第１０の工程とを含む
    ことを特徴とする半導体装置の製造方法。
  86. 【請求項８６】 半導体基板の表面に第１のゲート絶縁
    膜を形成する第１の工程と、 前記第１のゲート絶縁膜上に第１のゲートをパターン形
    成する第２の工程と、 前記第１のゲートの両側の前記半導体基板の表面領域に
    第１の不純物を導入して一対の第１の不純物拡散層を形
    成する第３の工程と、 前記第１のゲートを覆うように層間絶縁膜を形成し、前
    記層間絶縁膜の表面が平坦化されるように前記層間絶縁
    膜を研磨する第４の工程と、 前記層間絶縁膜上に導電膜をパターン形成する第５の工
    程と、 前記導電膜の表面に第２のゲート絶縁膜を形成する第６
    の工程と、 前記第２のゲート絶縁膜上に第２のゲートをパターン形
    成する第７の工程と、 前記第２のゲートの両側の前記導電膜の表面領域に第２
    の不純物を導入して一対の第２の不純物拡散層を形成す
    る第８の工程とを含むことを特徴とする半導体装置の製
    造方法。
  87. 【請求項８７】 半導体基板上に素子活性領域を画定す
    る非ＬＯＣＯＳ絶縁デバイス分離ブロックを形成する第
    １の工程と、 前記素子活性領域の表面に第１のゲート絶縁膜を形成す
    る第２の工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロック上を含む全
    面に第１の導電膜を形成する第３の工程と、 前記素子活性領域では前記第１のゲート絶縁膜を介して
    所定形状となるように、前記非ＬＯＣＯＳ絶縁デバイス
    分離ブロック上ではその上方の部位が残るように前記第
    １の導電膜をパターニングして、第１のゲートをそれぞ
    れ形成する第４の工程と、 前記素子活性領域において、前記第１のゲートの両側の
    前記半導体基板の表面領域に第１の不純物を導入して一
    対の第１の不純物拡散層を形成する第５の工程と、 前記第１のゲートを覆うように層間絶縁膜を形成し、前
    記層間絶縁膜の表面が平坦化されるように前記層間絶縁
    膜を研磨する第６の工程と、 前記第２のゲート絶縁膜上を含む前記層間絶縁膜上に第
    ２の導電膜をパターン形成する第７の工程と、 前記第２の導電膜の表面に第２のゲート絶縁膜を形成す
    る第８の工程と、 前記第２のゲート絶縁膜上に第３の導電膜を形成し、前
    記第３の導電膜をパターニングして第２のゲートを形成
    する第９の工程と、 前記第２のゲートの両側の前記導電膜の表面領域に第２
    の不純物を導入して一対の第２の不純物拡散層を形成す
    る第１０の工程とを含むことを特徴とする半導体装置の
    製造方法。
  88. 【請求項８８】 前記層間絶縁膜を化学機械研磨により
    研磨することを特徴とする請求項８７に記載の半導体装
    置の製造方法。
  89. 【請求項８９】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項８７又は８８に記載の半導体装置の製造方
    法。
  90. 【請求項９０】 半導体基板上に絶縁膜を形成する工程
    と、 前記絶縁膜に前記半導体基板の表面の一部を露出させる
    開孔を形成する工程と、 前記開孔を埋め込むように前記絶縁膜上に第１の導電膜
    を形成する工程と、 前記第１の導電膜の表面を研磨して平坦化させる工程
    と、 平坦化された前記第１の導電膜上に誘電体膜及び第２の
    導電膜を順次形成する工程と、 前記第２の導電膜、前記誘電体膜及び前記第１の導電膜
    を同時にキャパシタ形状にパターニングする工程と、 キャパシタ形状とされた前記第２の導電膜、前記誘電体
    膜及び前記第１の導電膜を被うように絶縁膜を形成する
    工程と、 前記第２の導電膜をストッパーとして、前記第２の導電
    膜の表面が露出するまで前記絶縁膜を研磨して平坦化す
    る工程とを含むことを特徴とする半導体装置の製造方
    法。
  91. 【請求項９１】 前記第１の導電膜及び前記絶縁膜の表
    面を化学機械研磨により平坦化することを特徴とする請
    求項９０に記載の半導体装置の製造方法。
  92. 【請求項９２】 半導体基板上の素子分離領域に非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロックを形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックにより囲ま
    れて画定された素子形成領域の前記半導体基板の表面に
    第１の絶縁膜を形成する工程と、 前記第１の絶縁膜を含む前記半導体基板の全面に前記非
    ＬＯＣＯＳ絶縁デバイス分離ブロックを埋め込む膜厚に
    第１の導電膜を形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックをストッパ
    ーとして用いて前記第１の導電膜の表面が平坦化される
    ように前記第１の導電膜を研磨する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックを含む前記
    半導体基板の全面に高融点金属からなる下地膜を形成す
    る工程と、 前記下地膜の上にシリサイド膜を形成する工程と、 前記シリサイド膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜、前記シリサイド膜、前記下地膜及び
    前記第１の導電膜をパターニングして、前記素子形成領
    域上及び前記非ＬＯＣＯＳ絶縁デバイス分離ブロック上
    に前記第１の導電膜、前記下地膜、前記シリサイド膜及
    び前記第２の絶縁膜からなるパターンを形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  93. 【請求項９３】 前記パターンの少なくとも前記第１の
    導電膜、前記下地膜及び前記シリサイド膜の側面に第３
    の絶縁膜を形成するとともに、前記パターン間の前記第
    １の絶縁膜を除去する工程と、 前記第１の絶縁膜が除去された前記パターン間を含む前
    記半導体基板上の全面に前記パターン間を埋め込む膜厚
    に第２の導電膜を形成する工程と、 前記パターンの前記第２の絶縁膜が露出するまで前記第
    ２の導電膜を研磨する工程とを更に含むことを特徴とす
    る請求項９２に記載の半導体装置の製造方法。
  94. 【請求項９４】 前記第１及び第２の導電膜を化学機械
    研磨により研磨して平坦化することを特徴とする請求項
    ９２又は９３に記載の半導体装置の製造方法。
  95. 【請求項９５】 前記非ＬＯＣＯＳ絶縁デバイス分離ブ
    ロックが、トレンチ型の素子分離構造であることを特徴
    とする請求項９２〜９４のいずれか１項に記載の半導体
    装置の製造方法。
  96. 【請求項９６】 半導体基板上に素子活性領域を画定す
    る非ＬＯＣＯＳ絶縁デバイス分離ブロックであって、第
    １の絶縁膜内に第１の導電膜が埋設されてなる非ＬＯＣ
    ＯＳ絶縁デバイス分離ブロックと、隣接する前記非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロック間の前記素子活性領域
    で第２の絶縁膜を介して前記非ＬＯＣＯＳ絶縁デバイス
    分離ブロック間を充填するとともに、前記素子活性領域
    で島状に形成されてなる第２の導電膜と、前記第２の導
    電膜上に第３の絶縁膜を介して前記第２の導電膜と対向
    する第３の導電膜とを含み、 前記第２の導電膜が、前記第３の絶縁膜を介して前記第
    ３の導電膜と容量結合するとともに、前記第１の導電膜
    と前記第１の絶縁膜の側面部位を介して容量結合する半
    導体装置を用いて、 前記第１の導電膜に負値の第１の電圧を、前記第３の導
    電膜に前記第１の電圧に比して高い第２の電圧をそれぞ
    れ印加して、前記第２の導電膜に所定電荷を蓄積させる
    ことにより、前記第３の導電膜からみたしきい値を正方
    向にシフトさせて情報を消去するステップを含むことを
    特徴とする半導体装置の情報の消去方法。
  97. 【請求項９７】 半導体基板上の素子分離領域に非ＬＯ
    ＣＯＳ絶縁デバイス分離ブロックを形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックにより囲ま
    れて画定された素子形成領域の前記半導体基板の表面に
    第１の絶縁膜を形成する工程と、 前記第１の絶縁膜を含む前記半導体基板の全面に前記非
    ＬＯＣＯＳ絶縁デバイス分離ブロックを埋め込む膜厚に
    第１の導電膜を形成する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックをストッパ
    ーとして用いて前記第１の導電膜の表面が平坦化される
    ように前記第１の導電膜を研磨する工程と、 前記非ＬＯＣＯＳ絶縁デバイス分離ブロックを含む前記
    半導体基板の全面に高融点金属からなる下地膜を形成す
    る工程と、 前記下地膜の上にシリサイド膜を形成する工程と、 前記シリサイド膜上に第２の絶縁膜を形成する工程と、 前記第２の絶縁膜、前記シリサイド膜、前記下地膜及び
    前記第１の導電膜をパターニングして、前記素子形成領
    域上及び前記非ＬＯＣＯＳ絶縁デバイス分離ブロック上
    に前記第１の導電膜、前記下地膜、前記シリサイド膜及
    び前記第２の絶縁膜からなるパターンを形成する工程と
    を含むことを特徴とする半導体装置の製造方法。
  98. 【請求項９８】 前記パターンの少なくとも前記第１の
    導電膜、前記下地膜及び前記シリサイド膜の側面に第３
    の絶縁膜を形成するとともに、前記パターン間の前記第
    １の絶縁膜を除去する工程と、 前記第１の絶縁膜が除去された前記パターン間を含む前
    記半導体基板上の全面に前記パターン間を埋め込む膜厚
    に第２の導電膜を形成する工程と、 前記パターンの前記第２の絶縁膜が露出するまで前記第
    ２の導電膜を研磨する工程とを更に含むことを特徴とす
    る請求項９７に記載の半導体装置の製造方法。
  99. 【請求項９９】 前記シリサイド膜がタングステンシリ
    サイド膜であることを特徴とする請求項９７又は９８に
    記載の半導体装置の製造方法。
  100. 【請求項１００】 前記第１の導電膜を化学機械研磨に
    より研磨して平坦化することを特徴とする請求項９７〜
    ９９のいずれか１項に記載の半導体装置の製造方法。
  101. 【請求項１０１】 前記第２の導電膜を化学機械研磨に
    より研磨して平坦化することを特徴とする請求項９７〜
    １００のいずれか１項に記載の半導体装置の製造方法。
  102. 【請求項１０２】 前記非ＬＯＣＯＳ絶縁デバイス分離
    ブロックが、トレンチ型の素子分離構造であることを特
    徴とする請求項９７〜１０１のいずれか１項に記載の半
    導体装置の製造方法。
  103. 【請求項１０３】 半導体基板上の素子分離構造により
    画定された素子活性領域に、ゲート、ソース及びドレイ
    ンを備えたトランジスタが形成されてなる半導体装置で
    あって、 前記ゲートが絶縁膜で覆われてなるゲート構造が、前記
    素子分離構造上に跨がるように前記素子活性領域上に少
    なくとも２つ形成されているとともに、 隣接する前記ゲート構造間を充填する引き出し電極が形
    成されており、 前記ゲート構造の上面が前記素子分離構造上から前記素
    子活性領域上にかけて略等しい高さに平坦化されている
    とともに、前記絶縁膜の上面と前記引き出し電極の上面
    とが略等しい高さに平坦化されていることを特徴とする
    半導体装置。
  104. 【請求項１０４】 前記ゲートの上面、前記絶縁膜の上
    面及び前記引き出し電極の上面が化学機械研磨により平
    坦化されていることを特徴とする請求項１０３に記載の
    半導体装置。
  105. 【請求項１０５】 前記素子分離構造が、シールドゲー
    ト絶縁膜を介してパターン形成されたシールドプレート
    電極と、前記シールドプレート電極を覆うキャップ絶縁
    膜とを有し、前記半導体基板の前記シールドプレート電
    極の下部に位置する部位を所定電位に固定するフィール
    ドシールド素子分離構造であることを特徴とする請求項
    １０３又は１０４に記載の半導体装置。
  106. 【請求項１０６】 前記素子分離構造が、トレンチ型の
    素子分離構造であることを特徴とする請求項１０３又は
    １０４に記載の半導体装置。
  107. 【請求項１０７】 前記ゲート上に形成されたキャップ
    絶縁膜の上面と前記引き出し電極の上面とが略等しい高
    さに平坦化されていることを特徴とする請求項１０３〜
    １０６のいずれか１項に記載の半導体装置。
  108. 【請求項１０８】 半導体基板の表面から所定の高さに
    形成されたシリコン膜からなる第１の段差構造部と、 前記第１の段差構造部上及び前記半導体基板上にそれぞ
    れ形成され、前記半導体基板上では素子活性領域を画定
    するフィールド酸化膜として機能する第２の段差構造部
    と、 少なくとも前記半導体基板上の前記第２の段差構造部上
    に跨がるように前記素子活性領域上にパターン形成され
    た導電膜とを含み、 前記導電膜の上面は、平坦化されており、各々略等しい
    高さとされていることを特徴とする半導体装置。
  109. 【請求項１０９】 前記導電膜の上面が化学機械研磨さ
    れて平坦化されていることを特徴とする請求項１０８に
    記載の半導体装置。
  110. 【請求項１１０】 前記第１の段差構造部が前記半導体
    基板のスクライブ線領域上に形成されていることを特徴
    とする請求項１０８又は１０９に記載の半導体装置。
  111. 【請求項１１１】 半導体基板上にシリコン膜をパター
    ン形成する第１の工程と、 前記シリコン膜上及び前記半導体基板上にフィールド酸
    化を施して、それぞれフィールド酸化膜を形成する第２
    の工程と、 前記シリコン膜上の前記フィールド酸化膜を含む前記半
    導体基板の全面に導電膜を堆積形成し、前記導電膜内に
    前記各フィールド酸化膜を埋め込む第３の工程と、 前記シリコン膜上の前記フィールド酸化膜をストッパー
    として前記シリコン膜上の前記フィールド酸化膜の表面
    が露出するまで前記導電膜を研磨する第４の工程と、 前記導電膜をパターニングして、前記半導体基板上及び
    前記半導体基板に形成された前記フィールド酸化膜上に
    前記導電膜からなる所定のパターンを形成する第５の工
    程とを含むことを特徴とする半導体装置の製造方法。
  112. 【請求項１１２】 前記第４の工程において、化学機械
    研磨により前記導電膜を研磨することを特徴とする請求
    項１１１に記載の半導体装置の製造方法。
  113. 【請求項１１３】 前記第１の工程において、前記シリ
    コン膜を前記半導体基板のスクライブ線領域上に形成す
    ることを特徴とする請求項１１１又は１１２に記載の半
    導体装置の製造方法。
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* Cited by examiner, † Cited by third party
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US6649935B2 (en) * 2001-02-28 2003-11-18 International Business Machines Corporation Self-aligned, planarized thin-film transistors, devices employing the same

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