JP3420145B2 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法

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    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体集積回路装置
の製造方法に関し、特に不揮発性メモリなどのように高
電圧が印加される半導体素子と論理回路のように低電圧
が印加される半導体素子とが混載された半導体集積回路
装置の製造方法に関する。
【０００２】
【従来の技術】近年の半導体集積回路装置は、ＣＰＵ、
論理回路、記憶装置などの機能をそれぞれ単体で有する
のではなく、それらを１つのチップに搭載して１つのシ
ステムを構成するＳＯＣ（System On Chip）化が進んで
いる。
【０００３】このような半導体集積回路に搭載される記
憶装置として、例えば、不揮発性でありながら高集積化
が容易なフラッシュＥＥＰＲＯＭが用いられる。
【０００４】電気的に情報の書込み／消去が可能な不揮
発性の半導体記憶装置であるフラッシュＥＥＰＲＯＭ
は、例えば、情報を記録するためのメモリセル部に浮遊
ゲート電極及び制御ゲート電極を備えた複数個のセルト
ランジスタと、セルトランジスタを制御／選択するため
の高耐圧トランジスタやセレクトトランジスタといった
制御用トランジスタを有する構造が知られている。
【０００５】このようなセルトランジスタや制御用トラ
ンジスタには、情報の書込みや消去を行う際に１０Ｖ〜
２０Ｖの比較的高い電圧を印加するものがあるため、そ
のような構成では素子を分離するための素子分離領域に
形成するフィールド酸化膜を４０００〜５０００オング
ストロームの厚さにする必要がある。
【０００６】一方、近年の半導体集積回路装置で用いら
れる論理回路用のトランジスタは、微細化に伴って耐圧
がより低下する傾向にあり、電源電圧が低くなってきて
いるためフィールド酸化膜の厚さは１０００〜２０００
オングストローム程度（電源電圧が２．５〜５．０Ｖ）
であればよい。
【０００７】このように、印加電圧が異なる複数種類の
半導体素子が混載された半導体集積回路装置では、従
来、素子分離領域に酸化膜が充填された一様な深さの溝
（以下、ＳＴＩ（Shallow Trench Isolation）と称す）
を形成して素子間を分離する方法（以下、第１従来例と
称す）や、最初に高耐圧が要求される領域にのみ所望の
深さのＳＴＩを形成し、続いて論理回路を形成する領域
にそれよりも浅いＳＴＩを形成して、それぞれの領域に
適した厚さの酸化膜で素子間を分離する方法（以下、第
２従来例）が採用されている。
【０００８】これら第１従来例及び第２従来例の素子分
離方法による半導体集積回路装置の製造手順について説
明する。なお、以下では、不揮発性メモリを形成する領
域を不揮発性メモリ領域と称し、高耐圧が要求されるト
ランジスタを形成する領域を高耐圧トランジスタ領域と
称し、論理回路用のトランジスタを形成する領域を論理
回路領域と称す。
【０００９】まず、第１従来例の素子分離方法による半
導体集積回路装置の製造手順について図３を用いて説明
する。図３は第１従来例の半導体集積回路装置の素子分
離方法を示す図であり、半導体集積回路装置の製造工程
を示す側断面図である。
【００１０】図３において、第１従来例では、まず、Ｓ
ｉ基板３０１上に厚さ１００オングストローム程度のシ
リコン酸化膜（ＳｉＯ2）３０２を成膜し、その上に厚
さ１５００オングストローム程度のシリコン窒化膜（Ｓ
ｉ3Ｎ4）３０３を成膜する。続いて、フォトリソグラフ
ィー技術を用いてシリコン窒化膜３０３上にフォトレジ
スト３０４を形成し、素子分離領域を形成するためにフ
ォトレジスト３０４のパターニングを行う（図３
（ａ））。
【００１１】次に、プラズマエッチング法によりフォト
レジスト３０４開口部のシリコン窒化膜３０３及びシリ
コン酸化膜３０２をそれぞれ除去し、さらに、Ｓｉ基板
３０１をエッチングして深さ５０００オングストローム
程度の分離トレンチ３０５を形成する（図３（ｂ））。
続いて、シリコン窒化膜３０３上のフォトレジスト３０
４を除去し、熱酸化法により分離トレンチ３０５の底面
及び側面に２００〜３００オングストローム程度の内壁
熱酸化膜３０５ａを成膜する。
【００１２】次に、プラズマＣＶＤ（Chemical Vapor D
eposition）法によりプラズマ酸化膜３０８を堆積し、
分離トレンチ３０５内にプラズマ酸化膜３０８を埋め込
み（図３（ｃ））、埋め込んだプラズマ酸化膜３０８の
上面をＣＭＰ（Chemical Mechanical Polishing）法に
より平坦化してシリコン窒化膜３０３を露出させる（図
３（ｄ））。さらに、ウェットエッチング法によりＳｉ
基板３０１上のシリコン窒化膜３０３及びシリコン酸化
膜３０２をそれぞれ除去する（図３（ｅ））。このよう
にして、不揮発性メモリ領域、高耐圧トランジスタ領
域、及び論理回路領域の各素子分離領域にそれぞれ等し
い膜厚からなるフィールド酸化膜を形成する。
【００１３】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜３０９、浮遊ゲート電極３１０、及び
浮遊ゲート電極３１０と制御ゲート電極を絶縁するため
の絶縁膜であるＯＮＯ膜（Oxide Nitride Oxide）３１
１を形成し、高耐圧トランジスタ領域及び論理回路領域
にそれぞれのトランジスタのゲート酸化膜３１３を形成
して、セルトランジスタの制御ゲート電極３１２及びト
ランジスタのゲート電極３１４をそれぞれ形成する（図
３（ｆ））。以降、各トランジスタのソース及びドレイ
ンとなる不図示の不純物拡散層をそれぞれ形成し、配線
工程へと続く。
【００１４】なお、第１従来例では、全ての分離トレン
チ３０５の深さを不揮発性メモリ領域及び高耐圧トラン
ジスタ領域の素子分離性能に合わせて一様に形成してい
るため（５０００オングストローム程度）、論理回路領
域の素子分離幅は不揮発性メモリ領域及び高耐圧トラン
ジスタ領域と同様におよそ０．５μｍになる。素子分離
領域に形成されるフィールド酸化膜の幅は、酸化膜の埋
め込み性で決まり、プラズマエッチングで形成された分
離トレンチ３０５の深さによって制御される。論理回路
領域の素子分離性能に合わせて分離トレンチ３０５の深
さを決める場合、例えば、後工程による膜厚の低減を考
慮して分離トレンチの深さを２０００〜３０００オング
ストロームにすると、素子分離幅は０．２〜０．３μｍ
になる。
【００１５】次に、第２従来例の素子分離方法による半
導体集積回路装置の製造手順について図４を用いて説明
する。図４は第２従来例の半導体集積回路装置の素子分
離方法を示す図であり、半導体集積回路装置の製造工程
を示す側断面図である。
【００１６】図４において、第２従来例では、まず、第
１従来例と同様に、Ｓｉ基板４０１上に厚さ１００オン
グストローム程度のシリコン酸化膜４０２を成膜し、そ
の上に厚さ１５００オングストローム程度のシリコン窒
化膜４０３を成膜する（図４（ａ））。続いて、フォト
リソグラフィー技術を用いてシリコン窒化膜４０３上に
第１のフォトレジスト４０４を形成し、不揮発性メモリ
領域及び高耐圧トランジスタ領域の素子分離領域を形成
するために第１のフォトレジスト４０４のパターニング
を行う（図４（ｂ））。
【００１７】次に、プラズマエッチング法により第１の
フォトレジスト４０４開口部のシリコン窒化膜４０３及
びシリコン酸化膜４０２をそれぞれ除去し、さらに、Ｓ
ｉ基板４０１をエッチングして、厚さ５０００オングス
トローム程度の第１の分離トレンチ４０５を形成する
（図４（ｃ））。
【００１８】続いて、シリコン窒化膜４０３上の第１の
フォトレジスト４０４を除去した後、フォトリソグラフ
ィー技術を用いて第１の分離トレンチ４０５内を埋める
ように、シリコン窒化膜４０３上に第２のフォトレジス
ト４０６を形成し、論理回路領域の素子分離領域を形成
するために第２のフォトレジスト４０６のパターニング
を行う（図４（ｄ））。
【００１９】次に、プラズマエッチング法により第２の
フォトレジスト４０６開口部のシリコン窒化膜４０３及
びシリコン酸化膜４０２をそれぞれ除去し、さらに、Ｓ
ｉ基板４０１をエッチングして、厚さ３０００オングス
トローム程度の第２の分離トレンチ４０７を形成する
（図４（ｅ））。
【００２０】続いて、シリコン窒化膜４０３上の第２の
フォトレジスト４０６を除去し、熱酸化法により第１の
分離トレンチ４０５及び第２の分離トレンチ４０７の底
面及び側面にそれぞれ２００〜３００オングストローム
の内壁熱酸化膜４０５ａ、４０７ａを成膜した後、プラ
ズマＣＶＤ法によりプラズマ酸化膜４０８を堆積して、
第１の分離トレンチ４０５及び第２の分離トレンチ４０
７内にそれぞれプラズマ酸化膜４０８を埋め込む（図４
（ｆ））。
【００２１】次に、プラズマ酸化膜４０８をＣＭＰ法に
より平坦化してシリコン窒化膜４０３を露出させ（図４
（ｇ））、最後に、ウェットエッチング法によりＳｉ基
板４０１上のシリコン窒化膜４０３及びシリコン酸化膜
４０２をそれぞれ除去する（図４（ｈ））。
【００２２】このようにして、不揮発性メモリ領域、高
耐圧トランジスタ領域、及び論理回路領域の各素子分離
領域にそれぞれ適した膜厚からなるフィールド酸化膜を
形成する。
【００２３】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜４０９、浮遊ゲート電極４１０、及び
浮遊ゲート電極４１０と制御ゲート電極を絶縁するため
の絶縁膜であるＯＮＯ膜４１１を形成し、高耐圧トラン
ジスタ領域及び論理回路領域にそれぞれのトランジスタ
のゲート酸化膜４１３を形成して、セルトランジスタの
制御ゲート電極４１２及びトランジスタのゲート電極４
１４をそれぞれ形成する（図４（ｉ））。以降、各トラ
ンジスタのソース及びドレインとなる不図示の不純物拡
散層をそれぞれ形成し、配線工程へと続く。
【００２４】
【発明が解決しようとする課題】上記したような従来の
半導体集積回路装置の素子分離方法のうち、第１従来例
の素子分離方法では、上述したように、分離トレンチの
深さを不揮発性メモリ領域及び高耐圧トランジスタ領域
の素子分離性能に合わせて一様に形成すると、論理回路
の製造プロセスを既存のプロセスから変更して再構築す
る必要がある。
【００２５】また、これに伴い、分離トレンチへのプラ
ズマ酸化膜の埋め込み性の問題から論理回路領域の素子
分離幅を広げる必要がある。これは論理回路領域の集積
度が低下すると共にこれまでの論理回路部の設計資産が
使えなくなるという問題を引き起こす。
【００２６】逆に、分離トレンチの深さを論理回路領域
の素子分離性能に合わせて一様に形成すると、不揮発性
メモリ領域及び高耐圧トランジスタ領域の素子分離性能
を確保するために素子分離幅をより広げる必要があるた
め、不揮発性メモリ領域及び高耐圧トランジスタ領域の
専有面積が増大し、集積度が低下してしまう問題があ
る。
【００２７】また、不揮発性メモリや高耐圧トランジス
タへの印加電圧を下げて高耐圧性能を不要にすること
で、不揮発性メモリ領域や高耐圧トランジスタ領域のフ
ィールド酸化膜を薄くする方法も考えられるが、この方
法では、メモリセルに対する情報の書込み時間や消去時
間が増大してしまうため、不揮発性メモリの性能劣化が
余儀なくされる。
【００２８】一方、第２従来例の素子分離方法では、１
つのＳｉ基板上に２つの下地を形成するため、露光用マ
スクの合わせずれが大きくなり、特に、上地（例えば、
配線パターンとトランジスタの電極を接続するためのコ
ンタクト）形成時の製造マージン（合わせずれ余裕）が
非常に小さくなってしまう問題がある。
【００２９】すなわち、第１従来例の素子分離方法で
は、不揮発性メモリ領域、高耐圧トランジスタ領域、及
び論理回路領域のフィールド酸化膜を一度に形成できる
ため、図５に示すように、分離トレンチ３０５の位置に
対して、メモリセルの浮遊ゲート電極３１０、制御ゲー
ト電極３１２、論理回路用のトランジスタのゲート電極
３１４、及びコンタクト３１７がそれぞれ一様な誤差内
で形成される。なお、図の矢印は合わせずれによる各構
成要素の形成位置の誤差を示している。したがって、通
常の製造マージンであっても、メモリセルの浮遊ゲート
電極３１０、制御ゲート電極３１２、あるいは論理回路
用のトランジスタのゲート電極３１３とコンタクト３１
７とが重なって形成されることがない。また、層間絶縁
膜３１６上に形成される配線である上部電極３１８とコ
ンタクト３１７との接続も確実に行われる。
【００３０】しかしながら、第２従来例の素子分離方法
では、図６に示すように、不揮発性メモリ領域や高耐圧
トランジスタ領域の分離トレンチ４０５の位置に対して
論理回路領域の分離トレンチ４０７が所定の位置誤差を
持って形成され、その論理回路領域の分離トレンチ４０
７に対して論理回路用のトランジスタのゲート電極４１
４やコンタクト４１７が所定の位置誤差を持って形成さ
れる。したがって、通常の製造マージンでは、メモリセ
ルの浮遊ゲート電極４１０や制御ゲート電極４１２とコ
ンタクト４１７とが重なって形成されるおそれがある
（図６の×部）。
【００３１】また、コンタクト４１７と制御ゲート電極
４１２との接触を避けるために、２つの領域のコンタク
トを作り分けた場合には、層間絶縁膜４１６上に形成さ
れる配線である上部電極４１８とコンタクト４１７の接
続不良が発生するおそれもあり、製造時における製品の
不良発生率が増加する。
【００３２】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、不揮発
性メモリや論理回路用トランジスタの性能低下を招くこ
となく、論理回路用トランジスタの既存の設計手法を維
持しつつ、製造マージンを損なわずに不揮発性メモリや
高耐圧トランジスタの微細化が可能な半導体集積回路装
置の製造方法を提供することを目的とする。
【００３３】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体集積回路装置の製造方法は、半導体素子
間を所定の絶縁耐圧を有して分離するための素子分離領
域を有する半導体集積回路装置の製造方法であって、 前
記素子分離領域に所定の深さの第１の分離トレンチを形
成し、 該第１の分離トレンチ内にポリシリコン膜を埋め
込み、 前記ポリシリコン膜に電極を接続するためのコン
タクトを形成するコンタクト部位を除いて、前記第１の
分離トレンチ内に所定の厚さのポリシリコン膜を残しつ
つ該ポリシリコン膜上に所定の厚さの第２の分離トレン
チを形成し、 前記第２の分離トレンチに酸化膜を充填
し、 前記コンタクト部位に前記コンタクトを形成し、 前
記コンタクトと接続する、前記ポリシリコン膜に所定の
電圧を印加するための電極を形成する方法であり、 前記
第２の分離トレンチの開口幅を、前記第１の分離トレン
チの開口幅よりも広く形成する方法である。
【００３４】
【００３５】
【００３６】
【００３７】
【００３８】
【００３９】上記のような半導体集積回路装置の製造方
法では、素子分離領域に所定の深さの第１の分離トレン
チを形成し、該第１の分離トレンチ内にポリシリコン膜
を埋め込み、ポリシリコン膜に電極を接続するためのコ
ンタクトを形成するコンタクト部位を除いて、第１の分
離トレンチ内に所定の厚さのポリシリコン膜を残しつつ
該ポリシリコン膜上に所定の厚さの第２の分離トレンチ
を形成し、第２の分離トレンチに酸化膜を充填し、コン
タクト部位に前記コンタクトを形成し、コンタクトと接
続する、ポリシリコン膜に所定の電圧を印加するための
電極を形成することで、第１の分離トレンチ内に、電極
を介して所定の電圧を印加することが可能なポリシリコ
ン膜が埋め込まれるため、半導体素子間を酸化膜と電圧
が印加されるポリシリコン膜とを用いて分離できる。
【００４０】
【００４１】
【００４２】
【００４３】
【発明の実施の形態】次に本発明について図面を参照し
て説明する。
【００４４】（第１の実施の形態）図１は本発明の半導
体集積回路装置の素子分離方法の第１の実施の形態を示
す図であり、半導体集積回路装置の製造工程を示す側断
面図である。
【００４５】図１において、第１の実施の形態では、ま
ず、Ｓｉ基板１上に厚さ１００オングストローム程度の
シリコン酸化膜２を成膜し、その上に厚さ１５００オン
グストローム程度のシリコン窒化膜３を成膜する。続い
て、フォトリソグラフィー技術を用いてシリコン窒化膜
３上に第１のフォトレジスト４を形成し、不揮発性メモ
リ領域及び高耐圧トランジスタ領域に必要な深さの分離
トレンチを形成するために第１のフォトレジスト４のパ
ターニングを行う。なお、第１のフォトレジスト４の開
口幅は、所望の素子分離幅よりも狭くパターニングす
る。例えば、所望の素子分離幅が０．５μｍの場合は
０．３μｍ程度の開口幅にする。
【００４６】次に、プラズマエッチング法により第１の
フォトレジスト４開口部のシリコン窒化膜３とシリコン
酸化膜２をそれぞれ除去し、さらに、Ｓｉ基板１をエッ
チングして、厚さ２０００オングストローム程度の第１
の分離トレンチ５を形成する（図１（ａ））。
【００４７】続いて、第１のフォトレジスト４を除去
し、フォトリソグラフィー技術を用いてシリコン窒化膜
３上に第２のフォトレジスト６を形成して、不揮発性メ
モリ領域、高耐圧トランジスタ領域、及び論理回路領域
の素子分離領域を形成するために第２のフォトレジスト
６のパターニングを行う（図１（ｂ））。なお、第２の
フォトレジスト６の開口幅は所望の素子分離幅と同程度
に設定し、例えば、不揮発性メモリ領域及び高耐圧トラ
ンジスタ領域の素子分離幅を０．５μｍ程度にし、論理
回路領域の素子分離幅を０．３μｍ程度にする。
【００４８】次に、プラズマエッチング法により第２の
フォトレジスト６開口部のシリコン窒化膜３とシリコン
酸化膜２をそれぞれ除去し、さらに、Ｓｉ基板１をエッ
チングして、厚さ３０００オングストローム程度の第２
の分離トレンチ７を形成する（図１（ｃ））。このと
き、不揮発性メモリ領域及び高耐圧トランジスタ領域で
は、第１の分離トレンチ５と第２の分離トレンチ７の合
計の深さを有する第３の分離トレンチ５ａが形成され
る。
【００４９】続いて、第２のフォトレジスト６を除去
し、熱酸化法により各分離トレンチの底面及び側面にそ
れぞれ２００〜３００オングストロームの内壁熱酸化膜
５ｂ，７ａを成膜した後、プラズマＣＶＤ法によってプ
ラズマ酸化膜８を堆積して、各分離トレンチ内にそれぞ
れプラズマ酸化膜８を埋め込む（図１（ｄ））。
【００５０】次に、プラズマ酸化膜８をＣＭＰ法により
平坦化してパターニングされたシリコン窒化膜３を露出
させ（図１（ｅ））、最後に、ウェットエッチング法に
よりＳｉ基板１上のシリコン窒化膜３及びシリコン酸化
膜２をそれぞれ除去する（図１（ｆ））。
【００５１】以上の工程によって、不揮発性メモリ領
域、高耐圧トランジスタ領域、及び論理回路領域の各素
子分離領域にそれぞれ適した膜厚からなるフィールド酸
化膜を形成する。
【００５２】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜９、浮遊ゲート電極１０、及び浮遊ゲ
ート電極１０と制御ゲート電極を絶縁するための絶縁膜
であるＯＮＯ膜１１を形成し、高耐圧トランジスタ領域
及び論理回路領域にそれぞれのトランジスタのゲート酸
化膜１３を形成して、セルトランジスタの制御ゲート電
極１２及びトランジスタのゲート電極１４をそれぞれ形
成する（図４（ｇ））。以降、各トランジスタのソース
及びドレインとなる不図示の不純物拡散層をそれぞれ形
成し、配線工程へと続く。
【００５３】したがって、本実施形態の工程により半導
体集積回路装置を製造することで、不揮発性メモリ領域
及び高耐圧トランジスタ領域にそれぞれ所望の厚さの酸
化膜から成るフィールド酸化膜を形成することができる
ため、高耐圧が要求される領域であっても素子分離性能
を維持することができる。
【００５４】また、論理回路用のトランジスタのフィー
ルド酸化膜を既存の厚さにすることができるため、素子
分離工程の変更や集積度の低下を防止することができ、
既存の製造プロセス、既存の設計資産を活用することが
できる。
【００５５】さらに、不揮発性メモリ領域、高耐圧トラ
ンジスタ領域、及び論理回路領域の素子分離領域の位置
は、同時に形成される第２の分離トレンチの位置で決ま
り、下地が増えることによる露光用マスクの合わせずれ
の増大がなくなるため、製造マージンの低下が防止され
る。
【００５６】（第２の実施の形態）次に、本発明の半導
体集積回路装置の素子分離方法の第２の実施の形態につ
いて図２を用いて説明する。図２は本発明の半導体集積
回路装置の素子分離方法の第２の実施の形態を示す図で
あり、半導体集積回路装置の製造工程を示す側断面図で
ある。
【００５７】本実施形態の半導体集積回路装置の素子分
離方法は、高耐圧が要求される不揮発性メモリ領域及び
高耐圧トランジスタ領域の素子分離に用いて好適な手法
であり、素子分離領域に設けた分離トレンチ内に電極で
あるポリシリコン膜を埋め込み、該ポリシリコン膜に所
定の電位を印加して素子分離性能を向上させる方法であ
る。なお、本実施形態の素子分離方法を通常の電源電圧
が印加される論理回路領域に用いてもよい。
【００５８】図２において、第２の実施の形態では、ま
ず、Ｓｉ基板上１０１に厚さ１００オングストローム程
度のシリコン酸化膜１０２を成膜し、その上にフォトリ
ソグラフィー技術を用いて第１のフォトレジスト１０４
を形成して、不揮発性メモリ領域及び高耐圧トランジス
タ領域の素子分離領域を形成するために第１のフォトレ
ジスト１０４のパターニングを行う。続いて、プラズマ
エッチング法により第１のフォトレジスト１０４開口部
のシリコン酸化膜１０２を除去し、さらに、Ｓｉ基板１
０１をエッチングして、不揮発性メモリ領域及び高耐圧
トランジスタ領域に深さ５０００オングストローム程度
の第１の分離トレンチ１０５を形成する（図２
（ａ））。なお、第１のフォトレジスト１０４の開口幅
は第１の分離トレンチ１０５の深さを得るのに必要な
０．５μｍ程度に設定する。
【００５９】次に、第１のフォトレジスト１０４を除去
し、熱酸化法により第１の分離トレンチ１０５の底面及
び内壁側面に厚さ２００〜３００オングストロームの内
壁熱酸化膜１０５ｂを成膜する（図２（ｂ））。さら
に、ＣＶＤ法によりＳｉ基板１０１上にポリシリコン膜
１１５を堆積させ、第１の分離トレンチ１０５内にポリ
シリコン膜１１５を埋め込むようにする（図２
（ｃ））。続いて、第１の分離トレンチ１０５内にポリ
シリコン膜１１５を残しつつ、シリコン酸化膜１０２が
露出するようにエッチバックする（図２（ｄ））。
【００６０】次に、第１の分離トレンチ１０５内に埋め
込まれたポリシリコン膜１１５を覆うようにして厚さ１
００オングストローム程度のシリコン酸化膜１０２をさ
らに成膜し、その上に厚さ１５００オングストローム程
度のシリコン窒化膜１０３を成膜する（図２（ｅ））。
【００６１】続いて、シリコン窒化膜１０３上にフォト
リソグラフィー技術を用いて第２のフォトレジスト１０
６を形成し、不揮発性メモリ領域及び高耐圧トランジス
タ領域の素子分離領域を形成するために第２のフォトレ
ジスト１０６のパターニングを行う。このとき、第１の
分離トレンチ１０５内に埋め込まれたポリシリコン膜１
１５と後工程で層間絶縁膜上に形成される上部配線とを
接続するためのコンタクトの形成部位（以下、コンタク
トの形成部位を含む領域をコンタクト領域と称す）も第
２のフォトレジスト１０６で覆うようにする（図２
（ｆ））。なお、第２のフォトレジスト１０６の開口幅
は、第１のフォトレジスト１０４の開口幅よりも広げ、
例えば、０．７μｍ程度にする。
【００６２】次に、第２のフォトレジスト１０６開口部
のシリコン窒化膜１０３及びシリコン酸化膜１０２をそ
れぞれ除去し、さらに、ポリシリコン膜１１５及びＳｉ
基板１０１をそれぞれエッチングして、深さ３０００オ
ングストローム程度の第２の分離トレンチ１０７を形成
した後、第２のフォトレジスト１０６を除去する（図２
（ｇ））。
【００６３】続いて、熱酸化法により第２の分離トレン
チ１０７の底面及び内壁側面に厚さ２００〜３００オン
グストロームの内壁熱酸化膜１０７ａを成膜した後、プ
ラズマＣＶＤ法によってプラズマ酸化膜１０８を堆積
し、各分離トレンチ内にそれぞれプラズマ酸化膜１０８
を埋め込む（図２（ｈ））。
【００６４】次に、プラズマ酸化膜１０８をＣＭＰ法に
より平坦化してパターニングされたシリコン窒化膜１０
３を露出させ、最後に、ウェットエッチング法によりＳ
ｉ基板１０１上のシリコン窒化膜１０３及びシリコン酸
化膜１０２をそれぞれ除去する（図２（ｉ））。
【００６５】以上の工程によって、不揮発性メモリ領域
及び高耐圧トランジスタ領域に、分離トレンチ内に埋め
込まれたポリシリコン膜及びプラズマ酸化膜から成るフ
ィールド酸化膜が形成される。
【００６６】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜１０９、浮遊ゲート電極１１０、及び
浮遊ゲート電極１１０と制御ゲート電極を絶縁するため
の絶縁膜であるＯＮＯ膜１１１を形成し、高耐圧トラン
ジスタ領域及び論理回路領域にそれぞれのトランジスタ
のゲート酸化膜１１３を形成する。さらに、セルトラン
ジスタの制御ゲート電極１１２及びトランジスタのゲー
ト電極１１４をそれぞれ形成し（図２（ｊ））、各トラ
ンジスタのソース及びドレインとなる不図示の不純物拡
散層をそれぞれ形成する。
【００６７】また、それらを覆うようにして層間絶縁膜
１１６を成膜し、各トランジスタの電極、あるいは分離
トレンチに埋め込まれたポリシリコン膜１１５と層間絶
縁膜１１６の表面を連通するためのコンタクト１１７を
形成し、最後に、上部電極１１８を形成する（図２
（ｋ））。
【００６８】なお、図２では不揮発性メモリ領域とコン
タクト１１７が形成されるコンタクト領域の製造手順の
みを示しているが、高耐圧トランジスタ領域も不揮発性
メモリ領域と同様に形成できる。
【００６９】また、図２ではポリシリコン膜１１５上に
プラズマ酸化膜１０８を形成する例を示しているが、プ
ラズマ酸化膜に限らず他の方法で形成した酸化膜（例え
ば、熱酸化膜）であってもよい。
【００７０】本実施形態のように、素子分離領域に設け
た分離トレンチ内にポリシリコン膜を埋め込み、電極で
ある該ポリシリコン膜に接地電位あるいは負電圧を印加
することで（Ｐウェル内に高耐圧のＮチャネルトランジ
スタを形成する場合）、素子間の分離耐圧を酸化膜のみ
を設ける場合よりも格段に高めることができる。なお、
Ｎウェル内に高耐圧のＰチャネルトランジスタを形成す
る場合は、分離トレンチ内に埋め込んだポリシリコン膜
に正電圧を印加するとよい。
【００７１】一般に、素子分離領域に形成する酸化膜の
厚さによって所望の分離耐圧を得る方法では、半導体素
子に印加する電圧が高くなるにしたがって分離トレンチ
を深く形成する必要がある。分離トレンチの開口幅は酸
化膜の埋め込み性により決まり、分離トレンチの深さに
比例して大きくなるため、分離耐圧を高めるためには素
子分離幅を広げなければならず、その結果素子の集積度
が低下する。
【００７２】本実施形態のように、分離トレンチ内にポ
リシリコン膜を埋め込む構造では、半導体素子に印加す
る電圧の高さに応じてポリシリコン膜に印加する電圧を
調整するだけで所望の分離耐圧を得ることができる。
【００７３】したがって、素子分離領域に形成する酸化
膜を薄くしても所定の素子分離性能を得ることができる
ため、より高電圧が印加される半導体素子、例えば、素
子分離領域に９０００オングストローム程度の厚さのフ
ィールド酸化膜が必要な場合でも、５０００オングスト
ローム程度のＳＴＩで素子分離性能を確保することがで
きる。
【００７４】また、論理回路が混載される場合は、第１
の実施の形態と同様に、論理回路用のトランジスタのフ
ィールド酸化膜を既存の厚さにすることができるため、
素子分離工程の変更や集積度の低下を防止することがで
き、既存の製造プロセス、既存の設計資産を活用するこ
とができる。
【００７５】さらに、不揮発性メモリ領域、高耐圧トラ
ンジスタ領域、及び論理回路領域の素子分離領域の位置
は、同時に形成される第２の分離トレンチの位置で決ま
り、下地が増えることによる露光用マスクの合わせずれ
の増大がなくなるため、製造マージンの低下が防止され
る。
【００７６】
【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。
【００７７】
【００７８】
【００７９】
【００８０】素子分離領域に所定の深さの第１の分離ト
レンチを形成し、該第１の分離トレンチ内にポリシリコ
ン膜を埋め込み、ポリシリコン膜に電極を接続するため
のコンタクトを形成するコンタクト部位を除いて、第１
の分離トレンチ内に所定の厚さのポリシリコン膜を残し
つつ該ポリシリコン膜上に所定の厚さの第２の分離トレ
ンチを形成し、第２の分離トレンチに酸化膜を充填し、
コンタクト部位に前記コンタクトを形成し、コンタクト
と接続する、ポリシリコン膜に所定の電圧を印加するた
めの電極を形成することで、第１の分離トレンチ内に、
電極を介して所定の電圧を印加することが可能なポリシ
リコン膜が埋め込まれるため、半導体素子間を酸化膜と
電圧が印加されるポリシリコン膜とを用いて分離でき
る。したがって、半導体素子間の分離耐圧を酸化膜のみ
を設ける場合よりも格段に高めることができる。また、
素子分離領域に形成する酸化膜を薄くしても所定の素子
分離性能を得ることができる。
【図面の簡単な説明】
【図１】本発明の半導体集積回路装置の素子分離方法の
第１の実施の形態を示す図であり、半導体集積回路装置
の製造工程を示す側断面図である。
【図２】本発明の半導体集積回路装置の素子分離方法の
第２の実施の形態を示す図であり、半導体集積回路装置
の製造工程を示す側断面図である。
【図３】第１従来例の半導体集積回路装置の素子分離方
法を示す図であり、半導体集積回路装置の製造工程を示
す側断面図である。
【図４】第２従来例の半導体集積回路装置の素子分離方
法を示す図であり、半導体集積回路装置の製造工程を示
す側断面図である。
【図５】従来例の半導体集積回路の素子分離方法の問題
点を説明する図であり、第１従来例の半導体集積回路装
置の要部を拡大した側断面図である。
【図６】従来例の半導体集積回路の素子分離方法の問題
点を説明する図であり、第２従来例の半導体集積回路装
置の要部を拡大した側断面図である。
【符号の説明】
１、１０１ Ｓｉ基板 ２、１０２ シリコン酸化膜 ３、１０３ シリコン窒化膜 ４、１０４ 第１のフォトレジスト ５、１０５ 第１の分離トレンチ ５ａ 第３の分離トレンチ ５ｂ、１０５ｂ、７ａ、１０７ａ 内壁熱酸化膜 ６、１０６ 第２のフォトレジスト ７、１０７ 第２の分離トレンチ ８、１０８ プラズマ酸化膜 ９、１０９ トンネリング酸化膜 １０、１１０ 浮遊ゲート電極 １１、１１１ ＯＮＯ膜 １２、１１２ 制御ゲート電極 １３、１１３ ゲート酸化膜 １４、１１４ ゲート電極 １１５ ポリシリコン膜 １１６ 層間絶縁膜 １１７ コンタクト １１８ 上部電極
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平10−199968（ＪＰ，Ａ) 特開 平５−335302（ＪＰ，Ａ) 特開 昭61−296737（ＪＰ，Ａ) 特開 昭61−264736（ＪＰ，Ａ) 特開 昭64−44041（ＪＰ，Ａ) 特開 平６−291182（ＪＰ，Ａ) 特開 昭60−250645（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76

Claims (2)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体素子間を所定の絶縁耐圧を有して
    分離するための素子分離領域を有する半導体集積回路装
    置の製造方法であって、 前記素子分離領域に所定の深さの第１の分離トレンチを
    形成し、 該第１の分離トレンチ内にポリシリコン膜を埋め込み、 前記ポリシリコン膜に電極を接続するためのコンタクト
    を形成するコンタクト部位を除いて、前記第１の分離ト
    レンチ内に所定の厚さのポリシリコン膜を残しつつ該ポ
    リシリコン膜上に所定の厚さの第２の分離トレンチを形
    成し、 前記第２の分離トレンチに酸化膜を充填し、 前記コンタクト部位に前記コンタクトを形成し、 前記コンタクトと接続する、前記ポリシリコン膜に所定
    の電圧を印加するための電極を形成する半導体集積回路
    装置の製造方法。
  2. 【請求項２】 前記第２の分離トレンチの開口幅を、前
    記第１の分離トレンチの開口幅よりも広く形成する請求
    項２記載の半導体集積回路装置の製造方法。
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