JP3520974B2 - 半導体集積回路装置の素子分離方法、半導体集積回路装置、及びその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路装置
に搭載される各素子を分離するための素子分離方法に関
し、特に不揮発性メモリなどのように高電圧が印加され
る素子と論理回路のように通常の電圧が印加される素子
とが混載された半導体集積回路装置の素子分離方法に関
する。

【０００２】

【従来の技術】近年の半導体集積回路装置は、ＣＰＵ、
論理回路、記憶装置などの機能をそれぞれ単体で有する
のではなく、それらを１つのチップ上に搭載して１つの
システムを構成するＳＯＣ（System On Chip）化が進ん
でいる。

【０００３】このような半導体集積回路に搭載される記
憶装置として、例えば、不揮発性でありながら高集積化
が容易なフラッシュＥＥＰＲＯＭが用いられる。

【０００４】電気的に情報の書込み／消去が可能な不揮
発性の半導体記憶装置であるフラッシュＥＥＰＲＯＭ
は、例えば、情報を記録するためのメモリセル部に浮遊
ゲート電極及び制御ゲート電極を備えた複数個のセルト
ランジスタと、セルトランジスタを制御／選択するため
の高耐圧トランジスタやセレクトトランジスタといった
制御用トランジスタを有する構造が知られている。

【０００５】このようなセルトランジスタや制御用トラ
ンジスタには、情報の書込みや消去を行う際に１０Ｖ〜
２０Ｖの比較的高い電圧を印加するものがあるため、そ
のような構成では素子を分離するための素子分離領域に
形成するフィールド酸化膜を４０００〜５０００オング
ストロームの厚さにする必要がある。

【０００６】一方、近年の半導体集積回路装置で用いら
れる論理回路用のトランジスタは、微細化に伴って耐圧
がより低下する傾向にあり、電源電圧が低くなってきて
いるためフィールド酸化膜の厚さは１０００〜２０００
オングストローム程度（電源電圧が２．５〜５．０Ｖ）
であればよい。

【０００７】このように、印加電圧が異なる複数種類の
半導体素子が混載された半導体集積回路装置では、従
来、耐圧が異なっていてもフィールド酸化膜の厚さを一
様に形成する方法（以下、第１従来例と称す）や、フィ
ールド酸化膜をそれぞれの素子に適した膜厚にするため
に、高耐圧が要求される領域にのみ予め所定の厚さの酸
化膜を形成し、論理回路を形成する領域と共にさらに熱
酸化処理を行うことで高耐圧が要求される領域のフィー
ルド酸化膜を厚膜化する方法（以下、第２従来例）が採
用されている。

【０００８】これら第１従来例及び第２従来例の素子分
離方法による半導体集積回路装置の製造手順について説
明する。なお、以下では、不揮発性メモリを形成する領
域を不揮発性メモリ領域と称し、高耐圧が要求されるト
ランジスタを形成する領域を高耐圧トランジスタ領域と
称し、論理回路用のトランジスタを形成する領域を論理
回路領域と称す。

【０００９】まず、第１従来例の素子分離方法による半
導体集積回路装置の製造手順について図５を用いて説明
する。図５は第１従来例の半導体集積回路装置の素子分
離方法を示す図であり、半導体集積回路装置の製造工程
を示す側断面図である。

【００１０】図５において、第１従来例では、まず、Ｓ
ｉ基板４０１上に厚さ２００オングストローム程度のシ
リコン酸化膜（ＳｉＯ₂）４０２を成膜し、その上に厚
さ１５００オングストローム程度のシリコン窒化膜（Ｓ
ｉ₃Ｎ₄）４０３を成膜する（図５（ａ））。続いて、フ
ォトリソグラフィー技術を用いてシリコン窒化膜４０３
上にフォトレジスト４０７を形成し、素子分離領域を形
成するためにフォトレジスト４０７のパターニングを行
う（図５（ｂ））。

【００１１】次に、プラズマエッチング法によりフォト
レジスト４０７開口部のシリコン窒化膜４０３及びシリ
コン酸化膜４０２をそれぞれ除去し、さらに、Ｓｉ基板
４０１の表面近傍を数１００オングストローム程度の厚
さでエッチング除去する（図５（ｃ））。

【００１２】続いて、図５（ｂ）に示す工程で形成した
フォトレジスト４０７を除去し、熱酸化法により素子分
離領域に熱酸化膜からなるフィールド酸化膜４０８を形
成する（図５（ｄ））。なお、ここでは後工程において
膜厚が低減することを考慮して、熱酸化膜を最終的に必
要な膜厚（１０００〜２０００オングストローム）より
も厚く形成する（３０００オングストローム程度）。最
後に、ウェットエッチング法によりＳｉ基板４０１上の
シリコン窒化膜４０３及びシリコン酸化膜４０２をそれ
ぞれ除去し（図５（ｅ））、不揮発性メモリ領域、高耐
圧トランジスタ領域、及び論理回路領域の各素子分離領
域にそれぞれ等しい膜厚のフィールド酸化膜４０８を形
成する。

【００１３】フィールド酸化膜４０８による素子分離が
終了したら、不揮発性メモリ領域に、セルトランジスタ
用のトンネリング酸化膜４０９、浮遊ゲート電極４１
０、及び浮遊ゲート電極４１０と制御ゲート電極を絶縁
するための絶縁膜であるＯＮＯ（Oxide Nitride Oxid
e）膜４１１をそれぞれ形成し、高耐圧トランジスタ領
域及び論理回路領域にそれぞれのトランジスタのゲート
酸化膜４１３を形成し、セルトランジスタの制御ゲート
電極４１２及びトランジスタのゲート電極４１４を形成
する（図５（ｆ））。以降、各トランジスタのソース及
びドレインとなる不図示の不純物拡散層をそれぞれ形成
し、配線工程へと続く。

【００１４】なお、第１従来例では、フィールド酸化膜
４０８の厚さを論理回路領域の素子分離性能に合わせて
一様に形成しているため、高耐圧が要求される領域（不
揮発性メモリ領域、高耐圧トランジスタ領域）では素子
分離性能を確保するために素子分離幅（フィールド酸化
膜４０８の幅）を広げている。

【００１５】次に、第２従来例の素子分離方法による半
導体集積回路装置の製造手順について図６を用いて説明
する。図６は第２従来例の半導体集積回路装置の素子分
離方法を示す図であり、半導体集積回路装置の製造工程
を示す側断面図である。

【００１６】図６において、第２従来例では、まず第１
従来例と同様に、Ｓｉ基板５０１上に厚さ２００オング
ストローム程度のシリコン酸化膜５０２を成膜し、その
上に厚さ１５００オングストローム程度のシリコン窒化
膜５０３を成膜する（図６（ａ））。

【００１７】次に、フォトリソグラフィー技術を用いて
シリコン窒化膜５０３上に第１のフォトレジスト５０５
を形成し、不揮発性メモリ領域及び高耐圧トランジスタ
領域の素子分離領域を形成するために第１のフォトレジ
スト５０５のパターニングを行う（図６（ｂ））。

【００１８】続いて、プラズマエッチング法により不揮
発性メモリ領域及び高耐圧トランジスタ領域の第１のフ
ォトレジスト５０５開口部のシリコン窒化膜５０３及び
シリコン酸化膜５０２をそれぞれ除去し、さらに、Ｓｉ
基板５０１の表面近傍を数１００オングストローム程度
の厚さでエッチング除去する（図６（ｃ））。

【００１９】続いて、図６（ｂ）に示した工程で形成し
た第１のフォトレジスト５０５を除去し、熱酸化法によ
り不揮発性メモリ領域及び高耐圧トランジスタ領域の素
子分離領域に厚さ数千オングストローム程度の第１の熱
酸化膜５０６を形成する（図６（ｄ））。なお、このと
きに形成する第１の熱酸化膜５０６の厚さは、後工程の
熱酸化処理で形成される第２の熱酸化膜と合わせて４０
００〜５０００オングストロームになるようにする。

【００２０】次に、フォトリソグラフィー技術を用いて
シリコン窒化膜５０３上に第２のフォトレジスト５０７
を形成し、論理回路領域の素子分離領域を形成するため
に第２のフォトレジスト５０７のパターニングを行う
（図６（ｅ））。

【００２１】続いて、プラズマエッチング法により論理
回路領域の第２のフォトレジスト５０７開口部のシリコ
ン窒化膜５０３及びシリコン酸化膜５０２をそれぞれ除
去し、さらに、Ｓｉ基板５０１の表面近傍を数１００オ
ングストローム程度の厚さでエッチング除去する（図６
（ｆ））。

【００２２】続いて、図６（ｅ）に示す工程で形成した
第２のフォトレジスト５０７を除去し、論理回路領域の
素子分離領域に厚さ３０００オングストローム程度の第
２の熱酸化膜５０８（論理回路領域のフィールド酸化膜
となる）が形成されるように熱酸化処理を行う。このと
き、不揮発性メモリ領域及び高耐圧トランジスタ領域の
素子分離領域も同時に熱酸化され、これらの素子分離領
域には、設定条件として、例えば、第１の熱酸化膜５０
６の厚さを３５００オングストローム、第２の熱酸化膜
５０８の厚さを３０００オングストロームとすると、酸
化される膜の形成レートがだんだん遅くなるため、結果
として第１の熱酸化膜５０６と第２の熱酸化膜５０８を
合わせた４０００〜５０００オングストロームのフィー
ルド酸化膜が形成される（図６（ｇ））。最後に、ウェ
ットエッチング法によりシリコン窒化膜５０３及びシリ
コン酸化膜５０２をそれぞれ除去する（図６（ｈ））。

【００２３】以上の工程によって、不揮発性メモリ領域
及び高耐圧トランジスタ領域に第１の熱酸化膜５０６と
第２の熱酸化膜５０８とから成る所望の厚さのフィール
ド酸化膜が形成され、論理回路領域に第２の熱酸化膜５
０８から成るフィールド酸化膜が形成される。

【００２４】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜５０９、浮遊ゲート電極５１０、及び
ＯＮＯ膜５１１をそれぞれ形成し、高耐圧トランジスタ
領域及び論理回路領域にそれぞれのトランジスタのゲー
ト酸化膜５１３を形成し、セルトランジスタの制御ゲー
ト電極５１２及びトランジスタのゲート電極５１４を形
成する（図６（ｉ））。以降、各トランジスタのソース
及びドレインとなる不図示の不純物拡散層をそれぞれ形
成し、配線工程へと続く。

【００２５】

【発明が解決しようとする課題】上記したような従来の
半導体集積回路装置の素子分離方法のうち、第１従来例
の素子分離方法では、上述したように、フィールド酸化
膜の厚さを論理回路領域の素子分離性能に合わせて一様
に形成すると、不揮発性メモリ領域及び高耐圧トランジ
スタ領域の素子分離幅を広げる必要があるため、不揮発
性メモリ領域や高耐圧トランジスタ領域の専有面積が増
大し、集積度が低下してしまう問題がある。

【００２６】逆に、フィールド酸化膜を不揮発性メモリ
領域や高耐圧トランジスタ領域の素子分離性能に合わせ
て一様に厚くすると、高集積化によって微細化された論
理回路領域ではバーズビークによりフィールド酸化膜ど
うしが繋がってしまうため、トランジスタを形成するこ
とができなくなってしまう。この場合、トランジスタの
形成を可能にするためには素子分離幅を広げなければな
らないため、論理回路領域の専有面積が増大して集積度
が低下してしまう。また、素子分離層を広げる場合、論
理回路の製造プロセスを既存のプロセスから変更して再
構築する必要があるため、これまでの設計資産を活かす
ことができなくなる。さらに、チップ面積も増加してし
まう。

【００２７】また、不揮発性メモリや高耐圧トランジス
タへの印加電圧を下げて高耐圧性能を不要にすること
で、不揮発性メモリ領域や高耐圧トランジスタ領域のフ
ィールド酸化膜を薄くする方法も考えられる。しかしな
がら、この方法では、メモリセルに対する情報の書込み
時間や消去時間が増大してしまうため、不揮発性メモリ
の性能劣化が余儀なくされる。

【００２８】一方、第２従来例の素子分離方法では、１
つのＳｉ基板上に２つの下地を形成するため、露光用マ
スクの合わせずれが大きくなり、特に、上地（例えば、
配線パターンとトランジスタの電極を接続するためのコ
ンタクト）形成時の製造マージン（合わせずれ余裕）が
非常に小さくなってしまう問題がある。

【００２９】すなわち、第１従来例の素子分離方法で
は、不揮発性メモリ領域、高耐圧トランジスタ領域、及
び論理回路領域のフィールド酸化膜を一度に形成できる
ため、図７に示すように、フィールド酸化膜４０８の位
置に対して、メモリセルの浮遊ゲート電極４１０、制御
ゲート電極４１２、論理回路用のトランジスタのゲート
電極４１４、及びコンタクト４１６がそれぞれ一様な誤
差内で形成される。なお、図の矢印は合わせずれによる
各構成要素の形成位置の誤差を示している。したがっ
て、通常の製造マージンであっても、メモリセルの浮遊
ゲート電極４１０、制御ゲート電極４１２、あるいは論
理回路用のトランジスタのゲート電極４１４とコンタク
ト４１６とが重なって形成されることがない。また、層
間絶縁膜４１５上に形成される配線である上部電極４１
７とコンタクト４１６との接続も確実に行われる。

【００３０】しかしながら、第２従来例の素子分離方法
では、図８に示すように、不揮発性メモリ領域や高耐圧
トランジスタ領域のフィールド酸化膜（第２の熱酸化膜
５０８）の位置に対して論理回路領域のフィールド酸化
膜が所定の位置誤差を持って形成され、その論理回路領
域のフィールド酸化膜に対して論理回路用のトランジス
タのゲート電極５１４やコンタクト５１６が所定の位置
誤差を持って形成される。したがって、通常の製造マー
ジンでは、メモリセルの浮遊ゲート電極５１０や制御ゲ
ート電極５１２とコンタクト５１６とが重なって形成さ
れるおそれがある（図８の×部）。また、制御ゲート電
極５１２とコンタクト５１６の接触を避けるために２つ
の領域のコンタクトを作り分けた場合、層間絶縁膜５１
５上に形成される配線である上部電極５１７とコンタク
ト５１６の接続不良が発生するおそれもあり、製造時に
おける製品の不良発生率が増加する。

【００３１】また、熱酸化法によってフィールド酸化膜
を厚く形成すると、上述したように、バーズビークによ
りフィールド酸化膜どうしが繋がってしまうため、素子
分離性能を維持するためには素子分離幅を所定の値以上
に広げる必要がある。したがって、セルトランジスタや
高耐圧トランジスタの寸法に縮小限界が生じ、さらなる
高集積化が要求される次世代の半導体集積回路装置で、
このような素子分離方法を採用することは困難である。

【００３２】本発明は上記したような従来の技術が有す
る問題点を解決するためになされたものであり、不揮発
性メモリや論理回路用トランジスタの性能低下を招くこ
となく、論理回路用トランジスタの既存の設計手法を維
持しつつ、製造マージンを損なわずに不揮発性メモリや
高耐圧トランジスタの微細化が可能な半導体集積回路装
置の素子分離方法を提供することを目的とする。

【００３３】

【課題を解決するための手段】上記目的を達成するため
本発明の半導体集積回路装置の素子分離方法は、印加電
圧の異なる複数種類の半導体素子が混載される半導体集
積回路装置の素子分離方法であって、前記印加電圧が比
較的高い高耐圧半導体素子間を、熱酸化法を用いずに形
成された酸化膜と、前記酸化膜上及びその周囲に熱酸化
法を用いて所定の厚さで形成された熱酸化膜とで分離
し、前記印加電圧が比較的低い低耐圧半導体素子間を、
前記高耐圧半導体素子間に形成される前記熱酸化膜と同
一工程で形成された熱酸化膜で分離する方法である。

【００３４】

【００３５】

【００３６】このとき、前記高耐圧半導体素子に、不揮
発性メモリであるフラッシュＥＥＰＲＯＭのメモリセル
トランジスタを含んでいてもよい。

【００３７】一方、本発明の半導体集積回路装置は、印
加電圧の異なる複数種類の半導体素子が混載される半導
体集積回路装置であって、前記印加電圧が比較的高い高
耐圧半導体素子が搭載される領域の素子分離領域に所定
の深さで形成された分離トレンチと、該分離トレンチ内
に熱酸化法を用いずに形成されて所定の厚さで埋め込ま
れた酸化膜と、前記印加電圧が比較的低い低耐圧半導体
素子が搭載される領域の素子分離領域及び前記酸化膜上
とその周囲に、熱酸化法を用いて所定の厚さにそれぞれ
同一工程で形成された熱酸化膜と、を有する構成であ
る。

【００３８】

【００３９】

【００４０】このとき、前記高耐圧半導体素子に、不揮
発性メモリであるフラッシュＥＥＰＲＯＭのメモリセル
トランジスタを含んでいてもよい。

【００４１】さらに、本発明の半導体集積回路装置の製
造方法は、印加電圧の異なる複数種類の半導体素子が混
載される半導体集積回路装置の製造方法であって、前記
印加電圧が比較的高い高耐圧半導体素子が搭載される領
域の素子分離領域に所定の深さの分離トレンチを形成
し、該分離トレンチ内に熱酸化法を用いずに形成した酸
化膜を埋め込み、前記印加電圧が比較的低い低耐圧半導
体素子が搭載される領域の素子分離領域及び前記分離ト
レンチの周囲に、熱酸化法を用いて所定の厚さの熱酸化
膜をそれぞれ同一工程で形成する方法であり、印加電圧
の異なる複数種類の半導体素子が混載される半導体集積
回路装置の製造方法であって、前記印加電圧が比較的高
い高耐圧半導体素子が搭載される領域の素子分離領域に
所定の深さの分離トレンチを形成し、該分離トレンチ内
に熱酸化法を用いずに形成した酸化膜を所定の厚さで埋
め込み、前記印加電圧が比較的低い低耐圧半導体素子が
搭載される領域の素子分離領域及び前記酸化膜上とその
周囲に、熱酸化法を用いて所定の厚さの熱酸化膜をそれ
ぞれ同一工程で形成する方法である。

【００４２】

【００４３】

【００４４】このとき、前記高耐圧半導体素子に、不揮
発性メモリであるフラッシュＥＥＰＲＯＭのメモリセル
トランジスタを含んでいてもよい。

【００４５】上記のような半導体集積回路装置の素子分
離方法では、印加電圧が比較的高い高耐圧半導体素子間
を熱酸化法を用いずに形成された酸化膜と酸化膜上に所
定の厚さで形成された熱酸化膜とで分離し、印加電圧が
比較的低い低耐圧半導体素子間を高耐圧半導体素子間に
形成される熱酸化膜と同一工程で形成された熱酸化膜で
分離することで、高耐圧半導体素子の素子分離領域の分
離性能を維持することができる。特に、熱酸化法で形成
する熱酸化膜の厚さを低耐圧半導体素子と同じにするこ
とができるため、バーズビークの大きさを低耐圧半導体
素子と同等に抑えることが可能であり、素子分離幅を低
耐圧半導体素子と同等にすることができる。

【００４６】また、低耐圧半導体素子の素子分離領域の
熱酸化膜を既存の厚さにすることができるため、素子分
離工程の変更や素子分離幅を広げることによるチップ面
積の増加が防止される。

【００４７】さらに、複数の素子分離領域の位置が、同
一の露光用マスクによるパターニングと同一の熱酸化処
理によって決まるため、下地が増えることによる露光用
マスクの合わせずれの増大がない。

【００４８】

【００４９】

【発明の実施の形態】次に本発明について図面を参照し
て説明する。

【００５０】（第１の実施の形態）まず、本発明の半導
体集積回路装置の素子分離方法の第１の実施の形態につ
いて図１を用いて説明する。図１は本発明の半導体集積
回路装置の素子分離方法の第１の実施の形態を示す図で
あり、半導体集積回路装置の製造工程を示す側断面図で
ある。

【００５１】図１に示すように、第１の実施の形態で
は、まず、従来と同様に、Ｓｉ基板１上に厚さ２００オ
ングストローム程度のシリコン酸化膜２（ＳｉＯ₂）を
成膜し、その上に厚さ１５００オングストローム程度の
シリコン窒化膜３（Ｓｉ₃Ｎ₄）を成膜する。続いて、フ
ォトリソグラフィー技術を用いてシリコン窒化膜３上に
不図示のフォトレジストを形成し、不揮発性メモリ領域
及び高耐圧トランジスタ領域の後述する分離トレンチを
形成するためにフォトレジストのパターニングを行う。

【００５２】そして、プラズマエッチング法により不揮
発性メモリ領域及び高耐圧トランジスタ領域のフォトレ
ジスト開口部のシリコン窒化膜３及びシリコン酸化膜２
をそれぞれ除去し、さらに、Ｓｉ基板１をエッチングし
て不揮発性メモリ領域及び高耐圧トランジスタ領域の素
子分離領域に深さ５０００オングストローム程度の分離
トレンチ４を形成し、シリコン窒化膜３上に形成された
フォトレジストを除去する（図１（ａ））。

【００５３】次に、分離トレンチ４の底面及び内壁側面
をそれぞれ熱酸化させて厚さ２００〜３００オングスト
ロームの内壁熱酸化膜４ａを形成し、さらに、プラズマ
ＣＶＤ（Chemical Vapor Deposition）法によりＳｉ基
板１上にプラズマ酸化膜５を堆積させて、分離トレンチ
４内にプラズマ酸化膜５を埋め込むようにする（図１
（ｂ））。なお、分離トレンチ４内に埋め込まれる酸化
膜は必ずしもプラズマＣＶＤ法で形成する必要はなく、
例えば、ＣＶＤ法によって形成してもよい。

【００５４】続いて、シリコン窒化膜３上に堆積された
プラズマ酸化膜５をプラズマエッチング法で除去し、パ
ターニングされたシリコン窒化膜３を露出させる。さら
に、ウェットエッチング法により分離トレンチ４内に埋
め込まれたプラズマ酸化膜５のうち、厚さ２０００〜３
０００オングストローム程度をエッチング除去する（図
１（ｃ））。なお、このとき分離トレンチ４内に残すプ
ラズマ酸化膜５とＳｉ基板１の表面との段差を、後工程
で形成する熱酸化膜８のＳｉ基板１への食い込み量より
も小さくなるようにウェットエッチングを行う時間を調
整する。

【００５５】次に、ＣＶＤ法によってＳｉ基板１上にポ
リシリコン膜６を堆積させ、分離トレンチ４内にポリシ
リコン膜６を埋め込むようにする（図１（ｄ））。さら
に、分離トレンチ４内にポリシリコン膜６を残しつつ、
シリコン窒化膜３が露出するようにエッチバックする
（図１（ｅ））。

【００５６】続いて、フォトリソグラフィー技術を用い
てシリコン窒化膜３上にフォトレジスト７を形成し、不
揮発性メモリ領域、高耐圧トランジスタ領域、及び論理
回路領域の素子分離領域をそれぞれ形成するためにフォ
トレジスト７のパターニングを行う。なお、不揮発性メ
モリ領域及び高耐圧トランジスタ領域では、フォトレジ
スト７の開口を、分離トレンチ４の開口部の外周よりも
０．１μｍ程度大きくなるようにパターニングする（図
１（ｆ））。さらに、フォトレジスト７開口部のシリコ
ン窒化膜３及びシリコン酸化膜２をそれぞれ除去し、Ｓ
ｉ基板１、及び分離トレンチ４内に埋め込まれたポリシ
リコン膜６の表面近傍を数１００オングストロームの厚
さでエッチング除去する（図１（ｇ））。

【００５７】次に、シリコン窒化膜３上のフォトレジス
ト７を除去し、熱酸化法によりシリコン窒化膜３開口部
のＳｉ基板１及びポリシリコン膜６をそれぞれ酸化さ
せ、厚さ３０００オングストローム程度の熱酸化膜８を
形成する（図１（ｈ））。なお、このとき分離トレンチ
４内にはポリシリコン膜が残らないようにする。最後
に、ウェットエッチング法によりＳｉ基板１上のシリコ
ン窒化膜３及びシリコン酸化膜２をそれぞれ除去する
（図１（ｉ））。

【００５８】以上の工程によって、不揮発性メモリ領域
及び高耐圧トランジスタ領域に分離トレンチ４内に埋め
込まれたプラズマ酸化膜５と熱酸化膜８とから成る所望
の厚さのフィールド酸化膜が形成され、論理回路領域に
熱酸化膜８から成るフィールド酸化膜が形成される。

【００５９】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜９、浮遊ゲート電極１０、及びＯＮＯ
膜１１をそれぞれ形成し、高耐圧トランジスタ領域及び
論理回路領域にそれぞれのトランジスタのゲート酸化膜
１３を形成し、セルトランジスタの制御ゲート電極１２
及びトランジスタのゲート電極１４を形成する（図１
（ｊ））。以降、各トランジスタのソース及びドレイン
となる不図示の不純物拡散層をそれぞれ形成し、配線工
程へと続く。

【００６０】したがって、本実施形態の工程により半導
体集積回路装置を製造することで、不揮発性メモリ領域
及び高耐圧トランジスタ領域にそれぞれ所望の厚さの酸
化膜から成る素子分離領域を形成することができるた
め、高耐圧が要求される領域であっても素子分離性能を
維持することができる。特に、不揮発性メモリ領域及び
高耐圧トランジスタ領域は、熱酸化処理で形成する酸化
膜の厚さを論理回路領域と同じにすることができるた
め、バーズビークの大きさを論理回路領域と同等に抑え
ることが可能であり、素子分離幅を論理回路領域と同等
にすることができる。すなわち、不揮発性メモリ及び高
耐圧トランジスタの微細化が可能になる。

【００６１】また、論理回路用のトランジスタの素子分
離領域の酸化膜を既存の厚さにすることができるため、
素子分離工程の変更や素子分離幅を広げることによるチ
ップ面積の増加が防止される。

【００６２】さらに、不揮発性メモリ領域、高耐圧トラ
ンジスタ領域、及び論理回路領域の素子分離領域の位置
は、同一の露光用マスクによるパターニングと同一の熱
酸化処理によって決まるため、下地が増えることによる
露光用マスクの合わせずれの増大がなくなり、製造マー
ジンの低下が防止される。

【００６３】（第２の実施の形態）半導体集積回路装置
内に不揮発性メモリであるフラッシュＥＥＰＲＯＭが搭
載される場合、第１の実施の形態で示したように、セル
トランジスタの浮遊ゲート電極及び不純物拡散層と接す
る素子分離領域には熱酸化処理で形成される熱酸化膜を
設けることが望ましい。これは、熱酸化処理で形成され
る熱酸化膜の方がプラズマＣＶＤで形成されるプラズマ
酸化膜よりも組成が緻密であり、浮遊ゲート電極に蓄積
された電子の漏れ出しをより確実に防止して、情報の保
持性能の低下を防ぐことができるからである。

【００６４】しかしながら、半導体集積回路装置に高耐
圧トランジスタと論理回路のみが搭載される場合、ある
いは不揮発性メモリの信頼性をそれほど重視しない場合
は、第１の実施の形態のように、不揮発性メモリ領域及
び高耐圧トランジスタ領域の素子分離領域を異なった製
造法による２種類の酸化膜で形成する必要はない。

【００６５】本実施形態では、このような場合の半導体
集積回路装置の素子分離方法について図２を用いて説明
する。図２は本発明の半導体集積回路装置の素子分離方
法の第２の実施の形態を示す図であり、半導体集積回路
装置の製造工程を示す側断面図である。

【００６６】図２に示すように、第２の実施の形態の素
子分離方法は、まず、第１の実施の形態と同様に、Ｓｉ
基板１０１上に厚さ２００オングストローム程度のシリ
コン酸化膜１０２を成膜し、その上に厚さ１５００オン
グストローム程度のシリコン窒化膜１０３を成膜する。
続いて、フォトリソグラフィー技術を用いてシリコン窒
化膜１０３上に不図示のフォトレジストを形成し、不揮
発性メモリ領域及び高耐圧トランジスタ領域の後述する
分離トレンチを形成するためにフォトレジストのパター
ニングを行う。

【００６７】続いて、プラズマエッチング法により不揮
発性メモリ領域及び高耐圧トランジスタ領域のフォトレ
ジスト開口部のシリコン窒化膜１０３及びシリコン酸化
膜１０２をそれぞれ除去し、さらに、Ｓｉ基板１０１を
エッチングして不揮発性メモリ領域及び高耐圧トランジ
スタ領域の素子分離領域に深さ５０００オングストロー
ム程度の分離トレンチ１０４を形成し、シリコン窒化膜
１０３上に形成されたフォトレジストを除去する（図２
（ａ））。

【００６８】次に、分離トレンチ１０４の底面及び内壁
側面をそれぞれ熱酸化させて厚さ２００〜３００オング
ストロームの内壁熱酸化膜１０４ａを形成し、さらに、
プラズマＣＶＤ法によりＳｉ基板１０１上にプラズマ酸
化膜１０５を堆積させて、分離トレンチ１０４内にプラ
ズマ酸化膜１０５を埋め込むようにする（図２
（ｂ））。なお、分離トレンチ１０４内に埋め込まれる
酸化膜は必ずしもプラズマＣＶＤで形成する必要はな
く、例えば、ＣＶＤ法によって形成してもよい。

【００６９】続いて、シリコン窒化膜１０３上に堆積さ
れたプラズマ酸化膜１０５をドライエッチング法とウェ
ットエッチング法、あるいはＣＭＰ（Chemical Mechani
calPolishing）法とウェットエッチング法によって平坦
化し、パターニングされたシリコン窒化膜１０３を露出
させる。

【００７０】次に、フォトリソグラフィー技術を用いて
シリコン窒化膜１０３上にフォトレジスト１０７を形成
し、不揮発性メモリ領域、高耐圧トランジスタ領域、及
び論理回路領域の素子分離領域を形成するためにフォト
レジスト１０７のパターニングを行う。なお、不揮発性
メモリ領域及び高耐圧トランジスタ領域では、フォトレ
ジスト１０７の開口を、分離トレンチ１０４の開口部の
外周よりも０．１μｍ程度大きくなるようにパターニン
グする（図２（ｄ））。

【００７１】続いて、フォトレジスト１０７開口部のシ
リコン窒化膜１０３及びシリコン酸化膜１０２をそれぞ
れ除去し、Ｓｉ基板１０１、及び分離トレンチ１０４内
に埋め込まれたプラズマ酸化膜１０５の表面近傍を数１
００オングストロームの厚さでエッチング除去する（図
２（ｅ）） さらに、シリコン窒化膜１０３上のフォトレジスト１０
７を除去し、論理回路領域に厚さ３０００オングストロ
ーム程度の熱酸化膜１０８が形成されるように、熱酸化
法によりシリコン窒化膜１０３の開口部のＳｉ基板１０
１を酸化させる（図２（ｆ））。このとき、不揮発性メ
モリ領域及び高耐圧トランジスタ領域では、図に示すよ
うに分離トレンチ１０４の開口部の周辺に熱酸化膜１０
８が形成される。最後に、ウェットエッチング法によっ
てＳｉ基板１０１上のシリコン窒化膜１０３及びシリコ
ン酸化膜２をそれぞれ除去する（図２（ｇ））。

【００７２】以上の工程によって、不揮発性メモリ領域
及び高耐圧トランジスタ領域に分離トレンチ１０４内に
埋め込まれたプラズマ酸化膜１０５及びその開口周辺に
形成された熱酸化膜１０８から成る所望の厚さのフィー
ルド酸化膜が形成され、論理回路領域に熱酸化膜１０８
から成るフィールド酸化膜が形成される。

【００７３】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜１０９、浮遊ゲート電極１１０、及び
ＯＮＯ膜１１１をそれぞれ形成し、高耐圧トランジスタ
領域及び論理回路領域にそれぞれのトランジスタのゲー
ト酸化膜１１３を形成し、セルトランジスタの制御ゲー
ト電極１１２及びトランジスタのゲート電極１１４を形
成する（図２（ｈ））。以降、各トランジスタのソース
及びドレインとなる不図示の不純物拡散層をそれぞれ形
成し、配線工程へと続く。

【００７４】したがって、本実施形態の工程により半導
体集積回路装置を形成することで、第１の実施の形態と
同様に、不揮発性メモリ領域及び高耐圧トランジスタ領
域にそれぞれ所望の厚さの酸化膜から成る素子分離領域
を形成することができるため、高耐圧が要求される領域
であっても素子分離性能を維持することができる。

【００７５】また、論理回路が混載される場合は、論理
回路用のトランジスタの素子分離領域の酸化膜を既存の
厚さにすることができるため、素子分離工程の変更や素
子分離幅を広げることによるチップ面積の増加が防止さ
れる。

【００７６】さらに、不揮発性メモリ領域、高耐圧トラ
ンジスタ領域、及び論理回路領域の素子分離領域の位置
は、同一の露光用マスクによるパターニングと同一の熱
酸化処理によって決まるため、下地が増えることによる
露光用マスクの合わせずれの増大がなくなり、製造マー
ジンの低下が防止される。

【００７７】ところで、図２に示した製造方法では、不
揮発性メモリ領域及び高耐圧トランジスタ領域に、最初
に分離トレンチを形成し、その後、熱酸化法によって熱
酸化膜を形成することで素子分離領域を形成している
が、図３に示すように、最初に熱酸化膜を形成し、その
後、分離トレンチを形成してもよい。

【００７８】以下では、本実施形態の変形例について図
３を用いて説明する。

【００７９】図３は本発明の半導体集積回路装置の素子
分離方法の第２の実施の形態の変形例を示す図であり、
半導体集積回路装置の製造工程を示す側断面図である。

【００８０】図３において、まず、Ｓｉ基板２０１上に
厚さ２００オングストローム程度の第１のシリコン酸化
膜２０２を成膜し、その上に厚さ１５００オングストロ
ーム程度の第１のシリコン窒化膜２０３を成膜する（図
３（ａ））。続いて、フォトリソグラフィー技術を用い
てシリコン窒化膜２０３上に第１のフォトレジスト２０
７を形成し、不揮発性メモリ領域、高耐圧トランジスタ
領域、及び論理回路領域の素子分離領域を形成するため
に第１のフォトレジスト２０７のパターニングを行う
（図３（ｂ））。

【００８１】次に、プラズマエッチング法により第１の
フォトレジスト２０７開口部の第１のシリコン窒化膜２
０３及び第１のシリコン酸化膜２０２をそれぞれ除去
し、さらに、Ｓｉ基板２０１の表面近傍を数１００オン
グストローム程度の厚さでエッチング除去する（図３
（ｃ））。

【００８２】続いて、第１のシリコン窒化膜２０３上の
第１のフォトレジスト２０７を除去し、熱酸化法により
各素子分離領域に熱酸化膜２０８を形成する（図３
（ｄ））。なお、ここでは、後工程において膜厚が低減
することを考慮して熱酸化膜２０８を最終的に必要な膜
厚（１０００〜２０００オングストローム）よりも厚く
形成する（３０００オングストローム程度）。

【００８３】次に、ウェットエッチング法によりＳｉ基
板２０１上の第１のシリコン窒化膜２０３及び第１のシ
リコン酸化膜２０２をそれぞれ除去した後（図３
（ｅ））、厚さ２００オングストローム程度の第２のシ
リコン酸化膜２１６、及び厚さ１５００オングストロー
ム程度の第２のシリコン窒化膜２１７を再び成膜する
（図３（ｆ））。

【００８４】続いて、フォトリソグラフィー技術を用い
て第２のシリコン窒化膜２１７上に第２のフォトレジス
ト２１５を形成し、不揮発性メモリ領域及び高耐圧トラ
ンジスタ領域に後述する分離トレンチを形成するために
第２のフォトレジスト２１５のパターニングを行う（図
３（ｇ））。

【００８５】続いて、プラズマエッチング法により不揮
発性メモリ領域及び高耐圧トランジスタ領域の第２のフ
ォトレジスト２１５開口部の第２のシリコン窒化膜２１
７及び第２のシリコン酸化膜２１６をそれぞれ除去し、
さらに、Ｓｉ基板２０１をエッチングして不揮発性メモ
リ領域及び高耐圧トランジスタ領域の素子分離領域に深
さ５０００オングストローム程度の分離トレンチ２０４
を形成し（図３（ｈ））、第２のシリコン窒化膜２１７
上に形成された第２のフォトレジスト２１５を除去する
（図３（ｉ））。

【００８６】次に、分離トレンチ２０４の底面及び内壁
側面をそれぞれ熱酸化させて厚さ２００〜３００オング
ストロームの内壁熱酸化膜２０４ａを形成し、さらに、
プラズマＣＶＤ法によりＳｉ基板２０１上にプラズマ酸
化膜２０５を堆積させて、分離トレンチ２０４内にプラ
ズマ酸化膜２０５を埋め込むようにする（図３
（ｊ））。なお、分離トレンチ２０４内に埋め込まれる
酸化膜は必ずしもプラズマＣＶＤで形成する必要はな
く、例えば、ＣＶＤ法によって形成してもよい。

【００８７】続いて、第２のシリコン窒化膜２１７上に
堆積されたプラズマ酸化膜２０５をドライエッチング法
とウェットエッチング法、あるいはＣＭＰ法とウェット
エッチング法によって平坦化し、パターニングされた第
２のシリコン窒化膜２１７を露出させる（図３
（ｋ））。最後に、ウェットエッチング法によりＳｉ基
板２０１上の第２のシリコン窒化膜２１７及び第２のシ
リコン酸化膜２１６をそれぞれ除去する（図３
（ｌ））。

【００８８】以上の工程によって、不揮発性メモリ領域
及び高耐圧トランジスタ領域に分離トレンチ２０４内に
埋め込まれたプラズマ酸化膜２０５及びその開口周辺に
形成された熱酸化膜２０８から成る所望の厚さのフィー
ルド酸化膜が形成され、論理回路領域に熱酸化膜２０８
から成るフィールド酸化膜が形成される。

【００８９】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜２０９、浮遊ゲート電極２１０、及び
ＯＮＯ膜２１１をそれぞれ形成し、高耐圧トランジスタ
領域及び論理回路領域にそれぞれのトランジスタのゲー
ト酸化膜２１３を形成し、セルトランジスタの制御ゲー
ト電極２１２及びトランジスタのゲート電極２１４を形
成する（図３（ｍ））。以降、各トランジスタのソース
及びドレインとなる不図示の不純物拡散層をそれぞれ形
成し、配線工程へと続く。

【００９０】（第３の実施の形態）次に、本発明の半導
体集積回路装置の素子分離方法の第３の実施の形態につ
いて図４を用いて説明する。図４は本発明の半導体集積
回路装置の素子分離方法の第３の実施の形態を示す図で
あり、半導体集積回路装置の製造工程を示す側断面図で
ある。

【００９１】本実施形態の半導体集積回路装置の素子分
離方法は、高耐圧が要求される不揮発性メモリ領域及び
高耐圧トランジスタ領域の素子分離に用いて好適な手法
であり、素子分離領域に設けた分離トレンチ内に電極で
あるポリシリコン膜を埋め込み、該ポリシリコン膜に所
定の電位を印加して素子分離性能を向上させる方法であ
る。なお、本実施形態の素子分離方法を通常の電源電圧
が印加される論理回路領域に用いてもよい。

【００９２】図４において、第３の実施の形態では、ま
ず、Ｓｉ基板３０１上に厚さ２００オングストローム程
度のシリコン酸化膜（ＳｉＯ₂）３０２を成膜し、その
上にフォトリソグラフィー技術を用いて第１のフォトレ
ジスト３０７を形成して、不揮発性メモリ領域及び高耐
圧トランジスタ領域の後述する分離トレンチを形成する
ために第１のフォトレジスト３０７のパターニングを行
う。続いて、プラズマエッチング法により第１のフォト
レジスト３０７開口部のシリコン酸化膜３０２を除去
し、さらに、Ｓｉ基板３０１をエッチングして、不揮発
性メモリ領域及び高耐圧トランジスタ領域に深さ５００
０オングストローム程度の分離トレンチ３０４を形成す
る（図４（ａ））。

【００９３】次に、第１のフォトレジスト３０７を除去
し、熱酸化法により分離トレンチ３０４の底面及び内壁
側面に厚さ２００〜３００オングストロームの内壁熱酸
化膜３０４ａを成膜する（図４（ｂ））。さらに、ＣＶ
Ｄ法によりＳｉ基板３０１上にポリシリコン膜３０６を
堆積させ、分離トレンチ３０４内にポリシリコン膜３０
６を埋め込むようにする（図４（ｃ））。続いて、分離
トレンチ３０４内にポリシリコン膜３０６を残しつつ、
シリコン酸化膜３０２が露出するようにエッチバックす
る（図４（ｄ））。

【００９４】次に、分離トレンチ３０４内に埋め込まれ
たポリシリコン膜３０６を覆うようにしてシリコン酸化
膜３０２をさらに成膜し、その上にシリコン窒化膜３０
３を成膜する（図４（ｅ））。

【００９５】続いて、シリコン窒化膜３０３上にフォト
リソグラフィー技術を用いて第２のフォトレジスト３１
５を形成し、不揮発性メモリ領域及び高耐圧トランジス
タ領域の素子分離領域を形成するために第２のフォトレ
ジスト３１５のパターニングを行う。このとき、分離ト
レンチ３０４内に埋め込まれたポリシリコン膜３０６と
後工程で層間絶縁膜上に形成される上部配線とを接続す
るためのコンタクトの形成部位（以下、コンタクトの形
成部位を含む領域をコンタクト領域と称す）も第２のフ
ォトレジスト３１５で覆うようにする。なお、不揮発性
メモリ領域及び高耐圧トランジスタ領域では、第２のフ
ォトレジスト３１５の開口を、分離トレンチ３０４の開
口部の外周よりも０．１μｍ程度大きくなるようにパタ
ーニングする（図４（ｆ））。

【００９６】次に、第２のフォトレジスト３１５開口部
のシリコン窒化膜３０３及びシリコン酸化膜３０２をそ
れぞれ除去し、さらに、分離トレンチ３０４内に埋め込
まれだポリシリコン膜３０６の表面近傍を数１００オン
グストロームの厚さでエッチング除去する（図４
（ｇ））。

【００９７】続いて、第２のフォトレジスト３１５を除
去し、熱酸化法によりシリコン窒化膜３０３開口部のＳ
ｉ基板３０１及びポリシリコン膜３０６をそれぞれ熱酸
化させ、厚さ３０００オングストローム程度の熱酸化膜
３０８を形成する（図４（ｈ））。さらに、ウェットエ
ッチング法によりＳｉ基板３０１上のシリコン窒化膜３
０３及びシリコン酸化膜３０２をそれぞれ除去する（図
４（ｉ））。

【００９８】以上の工程によって、不揮発性メモリ領域
または高耐圧トランジスタ領域に、分離トレンチ３０４
内に埋め込まれたポリシリコン膜３０６及び熱酸化膜３
０８から成るフィールド酸化膜が形成される。

【００９９】フィールド酸化膜による素子分離が終了し
たら、不揮発性メモリ領域に、セルトランジスタ用のト
ンネリング酸化膜３０９、浮遊ゲート電極３１０、及び
ＯＮＯ膜３１１をそれぞれ形成し、高耐圧トランジスタ
領域及び論理回路領域にそれぞれのトランジスタのゲー
ト酸化膜３１３を形成し、セルトランジスタの制御ゲー
ト電極３１２及びトランジスタのゲート電極３１４を形
成する（図４（ｊ））。

【０１００】続いて、各トランジスタのソース及びドレ
インとなる不純物拡散層３１９をそれぞれ形成し、それ
らを覆うようにして層間絶縁膜３１６を成膜し、各トラ
ンジスタの不純物拡散層３１９、あるいは分離トレンチ
３０４に埋め込まれたポリシリコン膜３０６と層間絶縁
膜３１６の表面を連通するためのコンタクト３１７を形
成し、最後に、上部電極３１８を形成する（図４
（ｋ））。

【０１０１】なお、図４では不揮発性メモリ領域とコン
タクトが形成されるコンタクト領域の製造手順のみを示
しているが、高耐圧トランジスタ領域も不揮発性メモリ
領域と同様に形成できる。

【０１０２】また、図４ではポリシリコン膜３０６上に
熱酸化膜３０８を形成する例を示しているが、熱酸化膜
に限らず他の方法で形成した酸化膜（例えば、プラズマ
ＣＶＤ法で形成したプラズマ酸化膜）であってもよい。

【０１０３】本実施形態のように、素子分離領域に設け
た分離トレンチ３０４内にポリシリコン膜３０６を埋め
込み、電極である該ポリシリコン膜３０６に接地電位あ
るいは負電圧を印加することで（Ｐウェル内に高耐圧の
Ｎチャネルトランジスタを形成する場合）、素子間の分
離耐圧を酸化膜のみを設ける場合よりも格段に高めるこ
とができる。なお、Ｎウェル内に高耐圧のＰチャネルト
ランジスタを形成する場合は、分離トレンチ３０４内に
埋め込んだポリシリコン膜３０６に正電圧を印加すると
よい。

【０１０４】一般に、素子分離領域に形成する酸化膜の
厚さによって所望の分離耐圧を得る方法では、半導体素
子に印加する電圧が高くなるにしたがって分離トレンチ
を深く形成する必要がある。分離トレンチの開口幅は酸
化膜の埋め込み性により決まり、分離トレンチの深さに
比例して大きくなるため、分離耐圧を高めるためには素
子分離幅を広げなければならず、その結果素子の集積度
が低下する。

【０１０５】本実施形態のように、分離トレンチ３０４
内にポリシリコン膜３０６を埋め込む構造では、半導体
素子に印加する電圧の高さに応じてポリシリコン膜３０
６に印加する電圧を調整するだけで所望の分離耐圧を得
ることができる。

【０１０６】したがって、素子分離領域に形成する酸化
膜を薄くしても所定の素子分離性能を得ることができる
ため、不揮発性メモリ領域及び高耐圧トランジスタ領域
の素子分離領域の熱酸化膜の厚さを論理回路領域と同じ
にすることができる。

【０１０７】よって、第１の実施の形態と同様に、バー
ズビークの大きさを論理回路領域と同等に抑えることが
可能であり、素子分離幅を論理回路領域と同等にするこ
とができる。すなわち、不揮発性メモリ及び高耐圧トラ
ンジスタの微細化が可能になる。

【０１０８】また、論理回路が混載される場合は、論理
回路用のトランジスタの素子分離領域の酸化膜を既存の
厚さにすることができるため、素子分離工程の変更や素
子分離幅を広げることによるチップ面積の増加が防止さ
れる。

【０１０９】さらに、不揮発性メモリ領域、高耐圧トラ
ンジスタ領域、及び論理回路領域の素子分離領域の位置
は、同一の露光用マスクによるパターニングと同一の熱
酸化処理によって決まるため、下地が増えることによる
露光用マスクの合わせずれの増大がなくなり、製造マー
ジンの低下が防止される。

【０１１０】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載する効果を奏する。

【０１１１】印加電圧が比較的高い高耐圧半導体素子間
を熱酸化法を用いずに形成された酸化膜と酸化膜上に所
定の厚さで形成された熱酸化膜とで分離し、印加電圧が
比較的低い低耐圧半導体素子間を高耐圧半導体素子間に
形成される熱酸化膜と同一工程で形成された熱酸化膜で
分離することで、高耐圧半導体素子の素子分離領域の分
離性能を維持することができる。特に、熱酸化法で形成
する熱酸化膜の厚さを低耐圧半導体素子と同じにするこ
とができるため、バーズビークの大きさを低耐圧半導体
素子と同等に抑えることが可能であり、素子分離幅を低
耐圧半導体素子と同等にすることができる。

【０１１２】また、低耐圧半導体素子の素子分離領域の
熱酸化膜を既存の厚さにすることができるため、素子分
離工程の変更や素子分離幅を広げることによるチップ面
積の増加が防止される。

【０１１３】さらに、各素子分離領域の位置は、同一の
露光用マスクによるパターニングと同一の熱酸化処理に
よって決まるため、下地が増えることによる露光用マス
クの合わせずれの増大がなくなり、製造マージンの低下
が防止される。

【０１１４】

【図面の簡単な説明】

【図１】本発明の半導体集積回路装置の素子分離方法の
第１の実施の形態を示す図であり、半導体集積回路装置
の製造工程を示す側断面図である。

【図２】本発明の半導体集積回路装置の素子分離方法の
第２の実施の形態を示す図であり、半導体集積回路装置
の製造工程を示す側断面図である。

【図３】本発明の半導体集積回路装置の素子分離方法の
第２の実施の形態の変形例を示す図であり、半導体集積
回路装置の製造工程を示す側断面図である。

【図４】本発明の半導体集積回路装置の素子分離方法の
第３の実施の形態を示す図であり、半導体集積回路装置
の製造工程を示す側断面図である。

【図５】第１従来例の半導体集積回路装置の素子分離方
法を示す図であり、半導体集積回路装置の製造工程を示
す側断面図である。

【図６】第２従来例の半導体集積回路装置の素子分離方
法を示す図であり、半導体集積回路装置の製造工程を示
す側断面図である。

【図７】従来例の半導体集積回路の素子分離方法の問題
点を説明する図であり、第１従来例の半導体集積回路装
置の要部を拡大した側断面図である。

【図８】従来例の半導体集積回路の素子分離方法の問題
点を説明する図であり、第２従来例の半導体集積回路装
置の要部を拡大した側断面図である。

【符号の説明】

１、１０１、２０１、３０１ Ｓｉ基板 ２、１０２、３０２ シリコン酸化膜 ３、１０３、３０３ シリコン窒化膜 ４、１０４、２０４、３０４ 分離トレンチ ５、１０５、２０５ プラズマ酸化膜 ６、３０６ ポリシリコン膜 ７、１０７ フォトレジスト ８、１０８、２０８、３０８ 熱酸化膜 ９、１０９、２０９、３０９ トンネリング酸化膜 １０、１１０、２１０、３１０ 浮遊ゲート電極 １１、１１１、２１１、３１１ ＯＮＯ膜 １２、１１２、２１２、３１２ 制御ゲート電極 １３、１１３、２１３ ゲート酸化膜 １４、１１４、２１４ ゲート電極 ２０２ 第１のシリコン酸化膜 ２０３ 第１のシリコン酸化膜 ２０７、３０７ 第１のフォトレジスト ２１５、３１５ 第２のフォトレジスト ２１６ 第２のシリコン酸化膜 ２１７ 第２のシリコン酸化膜 ３１６ 層間絶縁膜 ３１７ コンタクト ３１８ 上部電極 ３１９ 不純物拡散層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ４８１ Ｈ０１Ｌ 27/10 ４３４ 27/115 29/78 ３７１ 29/788 29/792 (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/76 H01L 21/822 H01L 21/8247 H01L 27/04 H01L 27/10 461 H01L 27/115 H01L 29/788 H01L 29/792

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 印加電圧の異なる複数種類の半導体素子
   が混載される半導体集積回路装置の素子分離方法であっ
   て、 前記印加電圧が比較的高い高耐圧半導体素子間を、熱酸
   化法を用いずに形成された酸化膜と、前記酸化膜上及び
   その周囲に熱酸化法を用いて所定の厚さで形成された熱
   酸化膜とで分離し、 前記印加電圧が比較的低い低耐圧半導体素子間を、前記
   高耐圧半導体素子間に形成される前記熱酸化膜と同一工
   程で形成された熱酸化膜で分離する半導体集積回路装置
   の素子分離方法。
2. 【請求項２】 請求項１の半導体集積回路装置の素子分
   離方法であって、 前記高耐圧半導体素子に、不揮発性メモリであるフラッ
   シュＥＥＰＲＯＭのメモリセルトランジスタを含む 半導
   体集積回路装置の素子分離方法。
3. 【請求項３】 印加電圧の異なる複数種類の半導体素子
   が混載される半導体集積回路装置であって、 前記印加電圧が比較的高い高耐圧半導体素子が搭載され
   る領域の素子分離領域に所定の深さで形成された分離ト
   レンチと、 該分離トレンチ内に熱酸化法を用いずに形成されて所定
   の厚さで埋め込まれた酸化膜と、 前記印加電圧が比較的低い低耐圧半導体素子が搭載され
   る領域の素子分離領域及び前記酸化膜上とその周囲に、
   熱酸化法を用いて所定の厚さにそれぞれ同一工程で形成
   された熱酸化膜と、 を有する半導体集積回路装置。
4. 【請求項４】 請求項３の半導体集積回路装置であっ
   て、 前記高耐圧半導体素子に、不揮発性メモリであるフラッ
   シュＥＥＰＲＯＭのメモリセルトランジスタを含む 半導
   体集積回路装置。
5. 【請求項５】 印加電圧の異なる複数種類の半導体素子
   が混載される半導体集積回路装置の製造方法であって、 前記印加電圧が比較的高い高耐圧半導体素子が搭載され
   る領域の素子分離領域に所定の深さの分離トレンチを形
   成し、 該分離トレンチ内に熱酸化法を用いずに形成した酸化膜
   を埋め込み、 前記印加電圧が比較的低い低耐圧半導体素子が搭載され
   る領域の素子分離領域及び前記分離トレンチの周囲に、
   熱酸化法を用いて所定の厚さの熱酸化膜をそれぞれ同一
   工程で形成する半導体集積回路装置の製造方法。
6. 【請求項６】 印加電圧の異なる複数種類の半導体素子
   が混載される半導体集積回路装置の製造方法であって、 前記印加電圧が比較的高い高耐圧半導体素子が搭載され
   る領域の素子分離領域に所定の深さの分離トレンチを形
   成し、 該分離トレンチ内に熱酸化法を用いずに形成した酸化膜
   を所定の厚さで埋め込み、 前記印加電圧が比較的低い低耐圧半導体素子が搭載され
   る領域の素子分離領域及び前記酸化膜上とその周囲に、
   熱酸化法を用いて所定の厚さの熱酸化膜をそれぞれ同一
   工程で形成する半導体集積回路装置の製造方法。
7. 【請求項７】 請求項５または６記載の半導体集積回路
   装置の製造方法であって、 前記高耐圧半導体素子に、不揮発性メモリであるフラッ
   シュＥＥＰＲＯＭのメモリセルトランジスタを含む 半導
   体集積回路装置の製造方法。