JP2002043411A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
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- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Abstract
(57)【要約】
【課題】 ドライエッチング等の簡便な工程で、トレン
チエッジへの応力・電界集中を緩和したトレンチ分離構
造を有する半導体装置の製造方法を提供する。 【解決手段】 トレンチ分離構造を備えた半導体装置の
製造方法は、半導体基板１０１にマスク膜１０２、１０
３、１０４をパターン形成し、マスク膜を用いて基板を
エッチングしてトレンチ１０５を形成し、トレンチに絶
縁膜１０６を堆積させるステップとスパッタエッチング
により該絶縁膜をエッチングするステップとを繰り返し
てトレンチを絶縁膜で埋設し、マスクを除去し、トレン
チを埋設した絶縁膜の所定量を除去して半導体装置を製
造するものであって、トレンチを絶縁膜で埋設するステ
ップにおけるスパッタエッチングで基板表面とトレンチ
の内壁面との間のエッジ部を基板表面に対して傾斜面と
なす。
チエッジへの応力・電界集中を緩和したトレンチ分離構
造を有する半導体装置の製造方法を提供する。 【解決手段】 トレンチ分離構造を備えた半導体装置の
製造方法は、半導体基板１０１にマスク膜１０２、１０
３、１０４をパターン形成し、マスク膜を用いて基板を
エッチングしてトレンチ１０５を形成し、トレンチに絶
縁膜１０６を堆積させるステップとスパッタエッチング
により該絶縁膜をエッチングするステップとを繰り返し
てトレンチを絶縁膜で埋設し、マスクを除去し、トレン
チを埋設した絶縁膜の所定量を除去して半導体装置を製
造するものであって、トレンチを絶縁膜で埋設するステ
ップにおけるスパッタエッチングで基板表面とトレンチ
の内壁面との間のエッジ部を基板表面に対して傾斜面と
なす。
Description
【０００１】
【発明の属する技術分野】本発明は、トレンチ分離構造
を有する半導体装置の製造方法、特に、トレンチ分離構
造を有する不揮発性半導体記憶装置の製造方法に関す
る。
を有する半導体装置の製造方法、特に、トレンチ分離構
造を有する不揮発性半導体記憶装置の製造方法に関す
る。
【０００２】
【従来の技術】半導体装置を形成する場合には、一つの
半導体基板上に複数の素子が形成されて半導体装置とし
て機能する。同一基板上に複数の素子を形成するために
は各素子を電気的に分離する必要があり、この素子分離
法としては、通常、ＬＯＣＯＳ法やトレンチ分離構造な
どが用いられている。このうち、ＬＯＣＯＳ法のように
厚い熱酸化膜形成の必要がなく、微細化にも有効なトレ
ンチ分離構造が微細デバイス用の素子分離法として利用
されている。このトレンチ分離構造を備えた半導体装置
としては、様々なものがあるが、例えば、ＤＲＡＭ、Ｓ
ＲＡＭ、ＥＰＲＯＭやＥＥＰＲＯＭ等のフローティング
ゲートを有する不揮発性半導体記憶装置がある。
半導体基板上に複数の素子が形成されて半導体装置とし
て機能する。同一基板上に複数の素子を形成するために
は各素子を電気的に分離する必要があり、この素子分離
法としては、通常、ＬＯＣＯＳ法やトレンチ分離構造な
どが用いられている。このうち、ＬＯＣＯＳ法のように
厚い熱酸化膜形成の必要がなく、微細化にも有効なトレ
ンチ分離構造が微細デバイス用の素子分離法として利用
されている。このトレンチ分離構造を備えた半導体装置
としては、様々なものがあるが、例えば、ＤＲＡＭ、Ｓ
ＲＡＭ、ＥＰＲＯＭやＥＥＰＲＯＭ等のフローティング
ゲートを有する不揮発性半導体記憶装置がある。
【０００３】従来のトレンチ分離構造を備えた半導体装
置としては、例えば、図２４に示すようにメモリセルと
周辺回路とからなる不揮発性半導体記憶装置がある。こ
のメモリセルと周辺回路にはそれぞれトレンチ分離構造
を有しており、図２５の部分断面図に示すようにエッジ
部が角張っている。このような不揮発性半導体記憶装置
は、以下のようにして製造されている。まず、ｐ型（０
０１）シリコン基板１０１の主面に熱酸化法を用いて厚
さ１０ｎｍのシリコン酸化膜１０２を成長させ、続いて
減圧ＣＶＤ法で厚さ２００ｎｍのシリコン窒化膜１０３
を堆積させる。次に、フォトリソグラフィによってレジ
スト１０４を所望のパターンに形成した後、レジスト１
０４をマスクにしてシリコン窒化膜１０３をエッチング
する（図２６）。次いで、レジスト１０４をマスクにし
てシリコン酸化膜１０２をエッチングして、シリコン基
板１０１の表面に深さ約４００ｎｍのトレンチ（溝）１
０５を形成した後、レジスト１０４を除去する（図２
７）。
置としては、例えば、図２４に示すようにメモリセルと
周辺回路とからなる不揮発性半導体記憶装置がある。こ
のメモリセルと周辺回路にはそれぞれトレンチ分離構造
を有しており、図２５の部分断面図に示すようにエッジ
部が角張っている。このような不揮発性半導体記憶装置
は、以下のようにして製造されている。まず、ｐ型（０
０１）シリコン基板１０１の主面に熱酸化法を用いて厚
さ１０ｎｍのシリコン酸化膜１０２を成長させ、続いて
減圧ＣＶＤ法で厚さ２００ｎｍのシリコン窒化膜１０３
を堆積させる。次に、フォトリソグラフィによってレジ
スト１０４を所望のパターンに形成した後、レジスト１
０４をマスクにしてシリコン窒化膜１０３をエッチング
する（図２６）。次いで、レジスト１０４をマスクにし
てシリコン酸化膜１０２をエッチングして、シリコン基
板１０１の表面に深さ約４００ｎｍのトレンチ（溝）１
０５を形成した後、レジスト１０４を除去する（図２
７）。
【０００４】さらに、ＣＶＤ法を用いて厚さ６００ｎｍ
のシリコン酸化膜１０６を堆積させてトレンチ１０５を
埋め込む（図２８）。次いで、化学的機械的研磨法（Ｃ
ＭＰ法）でシリコン酸化膜１０６の表面を研磨し、フッ
化水素（ＨＦ）水溶液を用いてシリコン酸化膜を所定量
だけエッチングする。次いで、熱リン酸を用いてシリコ
ン窒化膜１０３を除去した後、フッ化水素水溶液をエッ
チャントとして用いてシリコン酸化膜１０２を除去し、
トレンチ分離１０７を形成する（図２９）。
のシリコン酸化膜１０６を堆積させてトレンチ１０５を
埋め込む（図２８）。次いで、化学的機械的研磨法（Ｃ
ＭＰ法）でシリコン酸化膜１０６の表面を研磨し、フッ
化水素（ＨＦ）水溶液を用いてシリコン酸化膜を所定量
だけエッチングする。次いで、熱リン酸を用いてシリコ
ン窒化膜１０３を除去した後、フッ化水素水溶液をエッ
チャントとして用いてシリコン酸化膜１０２を除去し、
トレンチ分離１０７を形成する（図２９）。
【０００５】次に、フォトリソグラフィ法でレジスト１
０８を所望のパターンに形成した後、レジスト１０８を
マスクにして、１．２ＭｅＶのエネルギで２×１０13ｃ
ｍ-2のリンイオンを注入し、次いで、２００ｋｅＶのエ
ネルギで２×１０12ｃｍ-2のリンイオンを注入する。そ
の後、温度１０００℃にて窒素雰囲気下で熱処理を行っ
てｎウエル領域１０９を形成する（図３０）。さらに、
熱酸化法によりメモリトランジスタのトンネル酸化膜と
なる厚さ１０ｎｍのシリコン酸化膜１１０を成長させ、
次に、減圧ＣＶＤ法で厚さ１００ｎｍのリンドープ多結
晶シリコン１１１と厚さ１００ｎｍのシリコン酸化膜を
堆積させる。この後、フォトリソグラフィによってレジ
ストを所望のパターンに形成した後、レジストをマスク
にしてシリコン酸化膜１１２をエッチングする。レジス
トを除去した後、リンドープ多結晶シリコン１１１をエ
ッチングする。次いで、イオン注入法により４０ｋｅＶ
のエネルギで２×１０15ｃｍ-2の砒素イオンを注入す
る。この後、窒素雰囲気下、温度８５０℃で３０分間熱
処理を行なって、砒素イオンを活性化して、ｎ型拡散層
１１３ａ、１１３ｂを形成する（図３１）。
０８を所望のパターンに形成した後、レジスト１０８を
マスクにして、１．２ＭｅＶのエネルギで２×１０13ｃ
ｍ-2のリンイオンを注入し、次いで、２００ｋｅＶのエ
ネルギで２×１０12ｃｍ-2のリンイオンを注入する。そ
の後、温度１０００℃にて窒素雰囲気下で熱処理を行っ
てｎウエル領域１０９を形成する（図３０）。さらに、
熱酸化法によりメモリトランジスタのトンネル酸化膜と
なる厚さ１０ｎｍのシリコン酸化膜１１０を成長させ、
次に、減圧ＣＶＤ法で厚さ１００ｎｍのリンドープ多結
晶シリコン１１１と厚さ１００ｎｍのシリコン酸化膜を
堆積させる。この後、フォトリソグラフィによってレジ
ストを所望のパターンに形成した後、レジストをマスク
にしてシリコン酸化膜１１２をエッチングする。レジス
トを除去した後、リンドープ多結晶シリコン１１１をエ
ッチングする。次いで、イオン注入法により４０ｋｅＶ
のエネルギで２×１０15ｃｍ-2の砒素イオンを注入す
る。この後、窒素雰囲気下、温度８５０℃で３０分間熱
処理を行なって、砒素イオンを活性化して、ｎ型拡散層
１１３ａ、１１３ｂを形成する（図３１）。
【０００６】次いで、減圧ＣＶＤ法で厚さ８００ｎｍの
シリコン酸化膜１１４を堆積させて温度８５０℃にて窒
素雰囲気下で３０分間熱処理を行なう（図３２）。次に
シリコン酸化膜１１４をエッチングしてリンドープ多結
晶シリコン１１１の表面を露出させる（図３３）。続い
て、減圧ＣＶＤ法で厚さ５ｎｍのシリコン酸化膜、厚さ
１０ｎｍのシリコン窒化膜、厚さ５ｎｍのシリコン酸化
膜からなる三層絶縁膜１１５を堆積させる（図３４）。
次に、フォトリソグラフィによってメモリセルにレジス
トをかけて、周辺回路となる基板表面上の三層絶縁膜１
１５、リンドープ多結晶シリコン１１１、シリコン酸化
膜１１０を除去した後、レジストを除去する（図３
５）。その後、熱酸化法を用いて周辺回路部のトランジ
スタのゲート酸化膜となる厚さ３０ｎｍのシリコン酸化
膜１１６を成長させる（図３６）。この場合、メモリセ
ルにおいて、三層絶縁膜１１５中のシリコン窒化膜が下
地に熱酸化が生じるのを防止している。
シリコン酸化膜１１４を堆積させて温度８５０℃にて窒
素雰囲気下で３０分間熱処理を行なう（図３２）。次に
シリコン酸化膜１１４をエッチングしてリンドープ多結
晶シリコン１１１の表面を露出させる（図３３）。続い
て、減圧ＣＶＤ法で厚さ５ｎｍのシリコン酸化膜、厚さ
１０ｎｍのシリコン窒化膜、厚さ５ｎｍのシリコン酸化
膜からなる三層絶縁膜１１５を堆積させる（図３４）。
次に、フォトリソグラフィによってメモリセルにレジス
トをかけて、周辺回路となる基板表面上の三層絶縁膜１
１５、リンドープ多結晶シリコン１１１、シリコン酸化
膜１１０を除去した後、レジストを除去する（図３
５）。その後、熱酸化法を用いて周辺回路部のトランジ
スタのゲート酸化膜となる厚さ３０ｎｍのシリコン酸化
膜１１６を成長させる（図３６）。この場合、メモリセ
ルにおいて、三層絶縁膜１１５中のシリコン窒化膜が下
地に熱酸化が生じるのを防止している。
【０００７】続いて、減圧ＣＶＤ法で厚さ２００ｎｍの
リンドープ多結晶シリコン１１７と厚さ２００ｎｍのシ
リコン酸化膜１１８を堆積させる。フォトリソグラフィ
によってレジストを所望のパターンに形成した後、レジ
ストをマスクにして、シリコン酸化膜１１８をエッチン
グした後、レジストを除去する。その後、シリコン酸化
膜１１８をマスクとして周辺回路部のトランジスタのゲ
ート電極リンドープ多結晶シリコン１１７をエッチング
する。このとき同時にメモリトランジスタのコントロー
ルゲートとなるリンドープ多結晶シリコン１１７をエッ
チングした後、レジストを除去する（図３７）。フォト
リソグラフィによってレジストを周辺回路部に形成した
後、メモリセル部のシリコン酸化膜１１８をマスクにし
て三層絶縁膜１１５、リンドープ多結晶シリコン１１１
をエッチングして、メモリトランジスタのフローティン
グゲート電極１１１を形成する。
リンドープ多結晶シリコン１１７と厚さ２００ｎｍのシ
リコン酸化膜１１８を堆積させる。フォトリソグラフィ
によってレジストを所望のパターンに形成した後、レジ
ストをマスクにして、シリコン酸化膜１１８をエッチン
グした後、レジストを除去する。その後、シリコン酸化
膜１１８をマスクとして周辺回路部のトランジスタのゲ
ート電極リンドープ多結晶シリコン１１７をエッチング
する。このとき同時にメモリトランジスタのコントロー
ルゲートとなるリンドープ多結晶シリコン１１７をエッ
チングした後、レジストを除去する（図３７）。フォト
リソグラフィによってレジストを周辺回路部に形成した
後、メモリセル部のシリコン酸化膜１１８をマスクにし
て三層絶縁膜１１５、リンドープ多結晶シリコン１１１
をエッチングして、メモリトランジスタのフローティン
グゲート電極１１１を形成する。
【０００８】次に、フォトリソグラフィによってレジス
トを所望のパターンに形成した後、レジストをマスクに
して、５０ｋｅＶのエネルギーで３×１０15ｃｍ-2の砒
素イオンを注入して、レジストを除去する。再びフォト
リソグラフィによってレジストを所望のパターンに形成
した後、レジストをマスクにして、３０ｋｅＶのエネル
ギーで３×１０15ｃｍ-2のＢＦ2イオンを注入する。そ
の後、窒素雰囲気下、温度８００℃で３０分間熱処理を
行なって周辺回路部のｎチャネルトランジスタのｎ型拡
散層１１９とｐチャネルトランジスタのｐ型拡散層１２
０を形成する（図３８）。
トを所望のパターンに形成した後、レジストをマスクに
して、５０ｋｅＶのエネルギーで３×１０15ｃｍ-2の砒
素イオンを注入して、レジストを除去する。再びフォト
リソグラフィによってレジストを所望のパターンに形成
した後、レジストをマスクにして、３０ｋｅＶのエネル
ギーで３×１０15ｃｍ-2のＢＦ2イオンを注入する。そ
の後、窒素雰囲気下、温度８００℃で３０分間熱処理を
行なって周辺回路部のｎチャネルトランジスタのｎ型拡
散層１１９とｐチャネルトランジスタのｐ型拡散層１２
０を形成する（図３８）。
【０００９】さらに、ＣＶＤ法を用いて、厚さ１μｍ
（１０００ｎｍ）のボロンリンガラス１２１を堆積させ
る。その後、窒素雰囲気下、温度８５０℃で３０分間の
熱処理を行なってボロンリンガラスを焼き締める。次い
で、フォトリソグラフィによってレジストを所望のパタ
ーンに形成した後、レジストをマスクにして、ボロンリ
ンガラスをエッチングしてコンタクトホールを開口させ
る。その後、スパッタリング法によってアルミニウム−
シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜１２２を堆積
させる。次に、フォトリソグラフィによってレジストを
所望のパターンに形成した後、レジストをマスクにし
て、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）
合金膜１２２をエッチングして、アルミニウム−シリコ
ン−銅（Ａｌ−Ｓｉ−Ｃｕ）配線１２２を形成する（図
３９）。以上の工程を経てトレンチ分離構造を備えた半
導体装置を得ることができる。
（１０００ｎｍ）のボロンリンガラス１２１を堆積させ
る。その後、窒素雰囲気下、温度８５０℃で３０分間の
熱処理を行なってボロンリンガラスを焼き締める。次い
で、フォトリソグラフィによってレジストを所望のパタ
ーンに形成した後、レジストをマスクにして、ボロンリ
ンガラスをエッチングしてコンタクトホールを開口させ
る。その後、スパッタリング法によってアルミニウム−
シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金膜１２２を堆積
させる。次に、フォトリソグラフィによってレジストを
所望のパターンに形成した後、レジストをマスクにし
て、アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）
合金膜１２２をエッチングして、アルミニウム−シリコ
ン−銅（Ａｌ−Ｓｉ−Ｃｕ）配線１２２を形成する（図
３９）。以上の工程を経てトレンチ分離構造を備えた半
導体装置を得ることができる。
【００１０】以下に、このフローティングゲートを有す
る不揮発性半導体記憶装置におけるメモリ機能につい
て、図２４のメモリセルを拡大した図４０の拡大断面図
により説明する。この不揮発性半導体記憶装置では、フ
ローティングゲートに電子が注入されているか、放出さ
れているかにより情報（データ）をメモリセルに記憶す
る。フローティングゲート１１１に電子が注入されてい
る状態では、メモリセルのしきい値電圧はある高い値Ｖ
ｔｈｐとなり、この状態はプログラム状態と呼ばれる。
この場合、メモリセルにはデータ「１」が記憶される。
フローティングゲート１１１に蓄積された電子はそのま
までは半永久的に消えないため、記憶されたデータも半
永久的に保持される。また、フローティングゲート１１
１から電子が放出されている状態では、メモリセルのし
きい値電圧はある低い値Ｖｔｈｅとなり、この状態は消
去状態と呼ばれる。この場合、メモリセルにはデータ
「０」が記憶される。このような２つの状態のいずれで
あるかを検出することによってメモリセルに記憶されて
いるデータを読み取ることができる。
る不揮発性半導体記憶装置におけるメモリ機能につい
て、図２４のメモリセルを拡大した図４０の拡大断面図
により説明する。この不揮発性半導体記憶装置では、フ
ローティングゲートに電子が注入されているか、放出さ
れているかにより情報（データ）をメモリセルに記憶す
る。フローティングゲート１１１に電子が注入されてい
る状態では、メモリセルのしきい値電圧はある高い値Ｖ
ｔｈｐとなり、この状態はプログラム状態と呼ばれる。
この場合、メモリセルにはデータ「１」が記憶される。
フローティングゲート１１１に蓄積された電子はそのま
までは半永久的に消えないため、記憶されたデータも半
永久的に保持される。また、フローティングゲート１１
１から電子が放出されている状態では、メモリセルのし
きい値電圧はある低い値Ｖｔｈｅとなり、この状態は消
去状態と呼ばれる。この場合、メモリセルにはデータ
「０」が記憶される。このような２つの状態のいずれで
あるかを検出することによってメモリセルに記憶されて
いるデータを読み取ることができる。
【００１１】プログラム時には、コントロールゲート１
１７に高電圧Ｖｐｐ（通常２０Ｖ程度）を印加し、ｎ型
拡散層１１３ａ、１１３ｂと基板１０１を接地する。そ
れにより、ｎ型拡散層１１３間の領域に形成されるチャ
ネルに電子が発生し、トンネル絶縁膜１１０によるエネ
ルギー障壁をトンネリングして電子がフローティングゲ
ート１１１に注入される。その結果、メモリセルのしき
い値電圧が上昇する。一方、消去時には、コントロール
ゲート１１７に高電圧Ｖｐｐ（通常−２０Ｖ）を印加し
てｎ型拡散層１１３とシリコン基板１０１を接地する。
それによりトンネル現象によりフローティングゲート１
１７からシリコン基板１０１に電子が放出される。その
結果、メモリセルのしきい値電圧が下降する。
１７に高電圧Ｖｐｐ（通常２０Ｖ程度）を印加し、ｎ型
拡散層１１３ａ、１１３ｂと基板１０１を接地する。そ
れにより、ｎ型拡散層１１３間の領域に形成されるチャ
ネルに電子が発生し、トンネル絶縁膜１１０によるエネ
ルギー障壁をトンネリングして電子がフローティングゲ
ート１１１に注入される。その結果、メモリセルのしき
い値電圧が上昇する。一方、消去時には、コントロール
ゲート１１７に高電圧Ｖｐｐ（通常−２０Ｖ）を印加し
てｎ型拡散層１１３とシリコン基板１０１を接地する。
それによりトンネル現象によりフローティングゲート１
１７からシリコン基板１０１に電子が放出される。その
結果、メモリセルのしきい値電圧が下降する。
【００１２】選択したメモリトランジスタの読み出し動
作の際には、コントロールゲート１１７に例えば、３．
３Ｖ（Ｖｃｇ＝３．３Ｖ）、ドレイン（ｎ型拡散層１１
３ａ）に３．３Ｖを印加して、ソース(ｎ型拡散層１１
３ｂ）とシリコン基板１０１を接地する。Ｖｔｈｐ＞
３．３（Ｖ）＞Ｖｔｈｅの場合には、プログラム状態で
はメモリトランジスタのソース・ドレイン間には電流が
流れず、消去状態では電流が流れる。一方、上記読取り
動作において、選択した以外のメモリトランジスタに
は、コントロールゲート１１７を接地（Ｖｃｇ＝０Ｖ）
し、ドレイン（ｎ型拡散層１１３ａ）に３．３Ｖを印加
して、ソース(ｎ型拡散層１１３ｂ）とシリコン基板１
０１を接地する。Ｖｔｈｐ＞Ｖｔｈｅ＞０（Ｖ）の場合
には、Ｖｃｇ＝０Ｖなので、プログラム状態、消去状態
にかかわらずメモリトランジスタのソースドレイン間に
は電流は流れない。そこで、選択したメモリトランジス
タのソース・ドレイン間に電流が流れるか否かによって
各メモリセルがプログラム状態であるか、消去状態であ
るかを検出することができる。
作の際には、コントロールゲート１１７に例えば、３．
３Ｖ（Ｖｃｇ＝３．３Ｖ）、ドレイン（ｎ型拡散層１１
３ａ）に３．３Ｖを印加して、ソース(ｎ型拡散層１１
３ｂ）とシリコン基板１０１を接地する。Ｖｔｈｐ＞
３．３（Ｖ）＞Ｖｔｈｅの場合には、プログラム状態で
はメモリトランジスタのソース・ドレイン間には電流が
流れず、消去状態では電流が流れる。一方、上記読取り
動作において、選択した以外のメモリトランジスタに
は、コントロールゲート１１７を接地（Ｖｃｇ＝０Ｖ）
し、ドレイン（ｎ型拡散層１１３ａ）に３．３Ｖを印加
して、ソース(ｎ型拡散層１１３ｂ）とシリコン基板１
０１を接地する。Ｖｔｈｐ＞Ｖｔｈｅ＞０（Ｖ）の場合
には、Ｖｃｇ＝０Ｖなので、プログラム状態、消去状態
にかかわらずメモリトランジスタのソースドレイン間に
は電流は流れない。そこで、選択したメモリトランジス
タのソース・ドレイン間に電流が流れるか否かによって
各メモリセルがプログラム状態であるか、消去状態であ
るかを検出することができる。
【００１３】
【発明が解決しようとする課題】しかし、従来のトレン
チ分離構造を備えた半導体装置では、図２５に示すよう
にトレンチ分離構造のエッジ部の形状が「角張ってい
る」ことにより、この部分に応力の集中や電界の集中が
生じて、メモリセルトランジスタや周辺トランジスタの
絶縁膜の絶縁特性劣化や信頼性の低下を招くことが知ら
れている。これによって、例えば、メモリセルではフロ
ーティングゲートに蓄えた電子が抜けやすくなるという
現象が起こり、一方、周辺トランジスタ部では、書きこ
み・消去時に必要な高電圧に耐えうるトランジスタが形
成できなかったり、酸化膜が高電圧の負荷に対して十分
な寿命を持ち得ないという問題を生じる。
チ分離構造を備えた半導体装置では、図２５に示すよう
にトレンチ分離構造のエッジ部の形状が「角張ってい
る」ことにより、この部分に応力の集中や電界の集中が
生じて、メモリセルトランジスタや周辺トランジスタの
絶縁膜の絶縁特性劣化や信頼性の低下を招くことが知ら
れている。これによって、例えば、メモリセルではフロ
ーティングゲートに蓄えた電子が抜けやすくなるという
現象が起こり、一方、周辺トランジスタ部では、書きこ
み・消去時に必要な高電圧に耐えうるトランジスタが形
成できなかったり、酸化膜が高電圧の負荷に対して十分
な寿命を持ち得ないという問題を生じる。
【００１４】そのため、従来、トレンチエッジへの応力
集中、電界集中を抑制するために、トレンチエッジの形
状を制御する試みが種々行われている。例えば、半導体
基板上にマスク部を形成し、このマスク層に溝形成用の
開口部を形成した後、該開口部を通して等方性エッチン
グにより浅くエッチングし、続いて異方性エッチングで
所定深さまでエッチングして素子分離用の溝を形成する
方法（特開平２−１７４１４０号公報）がある。これに
よって上部に開口部が広がった溝が形成される。しか
し、等方性エッチングの条件設定等の調整は比較的困難
である。
集中、電界集中を抑制するために、トレンチエッジの形
状を制御する試みが種々行われている。例えば、半導体
基板上にマスク部を形成し、このマスク層に溝形成用の
開口部を形成した後、該開口部を通して等方性エッチン
グにより浅くエッチングし、続いて異方性エッチングで
所定深さまでエッチングして素子分離用の溝を形成する
方法（特開平２−１７４１４０号公報）がある。これに
よって上部に開口部が広がった溝が形成される。しか
し、等方性エッチングの条件設定等の調整は比較的困難
である。
【００１５】また、金属配線間を接続させるコンタクト
ホール等の接続孔の形成方法として、レジストパターン
断面形状を円筒形状からテーパ状にして、エッチングに
より絶縁膜を全体としてテーパ状にする方法（特開平５
−３２６３５７号公報）がある。しかし、この方法によ
ればエッチングにより接続孔は全体としてテーパ状にな
り、しかも露光を２段階で行うなどの複雑な工程を要す
るものである。
ホール等の接続孔の形成方法として、レジストパターン
断面形状を円筒形状からテーパ状にして、エッチングに
より絶縁膜を全体としてテーパ状にする方法（特開平５
−３２６３５７号公報）がある。しかし、この方法によ
ればエッチングにより接続孔は全体としてテーパ状にな
り、しかも露光を２段階で行うなどの複雑な工程を要す
るものである。
【００１６】さらに、半導体酸化物層と半導体主面とを
ドライエッチングにより貫通してトレンチを形成し、次
いでウエットエッチングによりトレンチの上端縁に丸み
を形成する半導体の製造方法（特開２０００−２１９７
０号公報）がある。付与されたトレンチの上端縁に丸み
によって、この部分への電界の集中が緩和される。しか
し、ドライエッチングとウエットエッチングとを連続し
て行うため、手順が複雑となりやすい。
ドライエッチングにより貫通してトレンチを形成し、次
いでウエットエッチングによりトレンチの上端縁に丸み
を形成する半導体の製造方法（特開２０００−２１９７
０号公報）がある。付与されたトレンチの上端縁に丸み
によって、この部分への電界の集中が緩和される。しか
し、ドライエッチングとウエットエッチングとを連続し
て行うため、手順が複雑となりやすい。
【００１７】またさらに、トレンチ内壁を熱酸化してト
レンチ上端の相対向するコーナ間の距離を制御する半導
体装置の製造方法（特開平９−３２１１３４号公報）が
ある。これによってトレンチ分離端における電界集中を
緩和することができる。しかし、トレンチ内壁の熱酸化
工程を必要とするため工程が複雑になりやすく、熱酸化
の制御等も困難を要する。
レンチ上端の相対向するコーナ間の距離を制御する半導
体装置の製造方法（特開平９−３２１１３４号公報）が
ある。これによってトレンチ分離端における電界集中を
緩和することができる。しかし、トレンチ内壁の熱酸化
工程を必要とするため工程が複雑になりやすく、熱酸化
の制御等も困難を要する。
【００１８】そこで、本発明の目的は、ウエットエッチ
ングや熱酸化工程等の複雑な工程を用いることなく、ド
ライエッチング等の簡便な工程によって、トレンチ分離
構造のトレンチ端部における電界集中や応力集中を緩和
したトレンチ分離を有する半導体装置が得られる半導体
装置の製造方法を提供することである。
ングや熱酸化工程等の複雑な工程を用いることなく、ド
ライエッチング等の簡便な工程によって、トレンチ分離
構造のトレンチ端部における電界集中や応力集中を緩和
したトレンチ分離を有する半導体装置が得られる半導体
装置の製造方法を提供することである。
【００１９】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、半導体基板にマスク膜をパターン形成す
るステップと、前記マスク膜を用いて前記半導体基板に
エッチングを行ってトレンチを形成するステップと、前
記トレンチに絶縁膜を堆積させるステップとスパッタエ
ッチングにより該絶縁膜をエッチングするステップとを
繰り返して行なって前記トレンチを絶縁膜で埋設するス
テップと、前記マスク膜を除去するステップと、前記ト
レンチを埋め込んだ前記絶縁膜の所定量をエッチングし
て除去するステップとからなり、前記トレンチを絶縁膜
で埋設するステップにおける前記スパッタエッチングに
おいて、前記半導体基板の表面と前記トレンチの内壁面
との間のエッジ部を前記半導体基板の表面に対して傾斜
面となすことを特徴とする。
の製造方法は、半導体基板にマスク膜をパターン形成す
るステップと、前記マスク膜を用いて前記半導体基板に
エッチングを行ってトレンチを形成するステップと、前
記トレンチに絶縁膜を堆積させるステップとスパッタエ
ッチングにより該絶縁膜をエッチングするステップとを
繰り返して行なって前記トレンチを絶縁膜で埋設するス
テップと、前記マスク膜を除去するステップと、前記ト
レンチを埋め込んだ前記絶縁膜の所定量をエッチングし
て除去するステップとからなり、前記トレンチを絶縁膜
で埋設するステップにおける前記スパッタエッチングに
おいて、前記半導体基板の表面と前記トレンチの内壁面
との間のエッジ部を前記半導体基板の表面に対して傾斜
面となすことを特徴とする。
【００２０】ここで、トレンチエッジの形状をより具体
的に見ると、トレンチの内壁面と半導体基板の表面との
間のエッジ部は、半導体基板の表面に対して一つ又は複
数の傾斜面から構成されていてもよい。従って、いわゆ
る面取りされたような多面体形状をなしていてもよい。
また、エッジ部は、一つ又は複数の凹面又は凸面を含ん
でいてもよい。従って、エッジ部に凹面や凸面の曲面部
分を一部に含んでいるものであってもよい。
的に見ると、トレンチの内壁面と半導体基板の表面との
間のエッジ部は、半導体基板の表面に対して一つ又は複
数の傾斜面から構成されていてもよい。従って、いわゆ
る面取りされたような多面体形状をなしていてもよい。
また、エッジ部は、一つ又は複数の凹面又は凸面を含ん
でいてもよい。従って、エッジ部に凹面や凸面の曲面部
分を一部に含んでいるものであってもよい。
【００２１】また、本発明に係るトレンチ分離構造を備
えた半導体装置の製造方法は、前記半導体装置の製造方
法であって、前記スパッタエッチングにおいて、流下さ
せるデポジションガスの流量調節を行なうことにより、
前記スパッタエッチングのステップで前記マスク膜及び
前記半導体基板の一部をエッチングすることを特徴とす
る。
えた半導体装置の製造方法は、前記半導体装置の製造方
法であって、前記スパッタエッチングにおいて、流下さ
せるデポジションガスの流量調節を行なうことにより、
前記スパッタエッチングのステップで前記マスク膜及び
前記半導体基板の一部をエッチングすることを特徴とす
る。
【００２２】さらに、本発明に係るトレンチ分離構造を
備えた半導体装置の製造方法は、前記半導体装置の製造
方法であって、前記マスク膜がシリコン酸化膜とその上
に形成されたシリコン窒化膜からなることを特徴とす
る。
備えた半導体装置の製造方法は、前記半導体装置の製造
方法であって、前記マスク膜がシリコン酸化膜とその上
に形成されたシリコン窒化膜からなることを特徴とす
る。
【００２３】本発明に係るトレンチ分離構造を備えた半
導体装置の製造方法は、半導体基板上にシリコン酸化
膜、シリコン窒化膜を順に堆積させるステップと、前記
シリコン窒化膜上にレジスト膜をパターン形成するステ
ップと、前記シリコン窒化膜と前記シリコン酸化膜を順
テーパ形状に形成するステップと、前記シリコン窒化膜
をマスクにして前記半導体基板をエッチングしてトレン
チを形成するステップと、前記トレンチを絶縁膜で埋設
するステップと、前記シリコン窒化膜を除去するステッ
プと、前記トレンチを埋設した前記絶縁膜の所定量をエ
ッチングして除去するステップとからなり、前記トレン
チを形成するステップにおいて、前記順テーパ形状の前
記シリコン酸化膜と前記半導体基板を順次エッチングし
て、前記半導体基板の表面と前記トレンチの内壁面との
間のエッジ面を前記半導体基板の表面に対して傾斜面と
なすことを特徴とする。
導体装置の製造方法は、半導体基板上にシリコン酸化
膜、シリコン窒化膜を順に堆積させるステップと、前記
シリコン窒化膜上にレジスト膜をパターン形成するステ
ップと、前記シリコン窒化膜と前記シリコン酸化膜を順
テーパ形状に形成するステップと、前記シリコン窒化膜
をマスクにして前記半導体基板をエッチングしてトレン
チを形成するステップと、前記トレンチを絶縁膜で埋設
するステップと、前記シリコン窒化膜を除去するステッ
プと、前記トレンチを埋設した前記絶縁膜の所定量をエ
ッチングして除去するステップとからなり、前記トレン
チを形成するステップにおいて、前記順テーパ形状の前
記シリコン酸化膜と前記半導体基板を順次エッチングし
て、前記半導体基板の表面と前記トレンチの内壁面との
間のエッジ面を前記半導体基板の表面に対して傾斜面と
なすことを特徴とする。
【００２４】ここで、トレンチ形成前には、図２２に示
すように、半導体基板上にシリコン酸化膜、シリコン窒
化膜が順に積層している。そして、深さ方向に異方性エ
ッチングされて露出しているエッチング面は垂直面から
やや傾いており、そのエッチング面には上面をシリコン
窒化膜で覆われていないシリコン酸化膜が斜め上方に露
出している。このエッチング面は、斜め上方に露出面を
持つため、順テーパ形状と呼ばれる。この場合、シリコ
ン窒化膜とシリコン酸化膜の各エッチング面はかならず
しも同一の傾斜を有する必要はない。
すように、半導体基板上にシリコン酸化膜、シリコン窒
化膜が順に積層している。そして、深さ方向に異方性エ
ッチングされて露出しているエッチング面は垂直面から
やや傾いており、そのエッチング面には上面をシリコン
窒化膜で覆われていないシリコン酸化膜が斜め上方に露
出している。このエッチング面は、斜め上方に露出面を
持つため、順テーパ形状と呼ばれる。この場合、シリコ
ン窒化膜とシリコン酸化膜の各エッチング面はかならず
しも同一の傾斜を有する必要はない。
【００２５】また、本発明に係るトレンチ分離構造を備
えた半導体装置の製造方法は、前記半導体装置の製造方
法であって、前記シリコン窒化膜と前記シリコン酸化膜
を順テーパ形状に形成するステップにおいて、前記レジ
スト膜をマスクにして前記シリコン窒化膜と前記シリコ
ン酸化膜とをエッチングガスの調節を行ないながらエッ
チングすることを特徴とする。
えた半導体装置の製造方法は、前記半導体装置の製造方
法であって、前記シリコン窒化膜と前記シリコン酸化膜
を順テーパ形状に形成するステップにおいて、前記レジ
スト膜をマスクにして前記シリコン窒化膜と前記シリコ
ン酸化膜とをエッチングガスの調節を行ないながらエッ
チングすることを特徴とする。
【００２６】さらに、本発明に係るトレンチ分離構造を
備えた半導体装置の製造方法は、前記半導体装置の製造
方法であって、前記トレンチを埋設する絶縁膜がシリコ
ン酸化膜であることを特徴とする。
備えた半導体装置の製造方法は、前記半導体装置の製造
方法であって、前記トレンチを埋設する絶縁膜がシリコ
ン酸化膜であることを特徴とする。
【００２７】またさらに、本発明に係る不揮発性半導体
記憶装置の製造方法は、前記半導体装置の製造方法であ
って、前記トレンチ分離構造を備えた半導体装置が不揮
発性半導体記憶装置であることを特徴とする。
記憶装置の製造方法は、前記半導体装置の製造方法であ
って、前記トレンチ分離構造を備えた半導体装置が不揮
発性半導体記憶装置であることを特徴とする。
【００２８】
【発明の実施の形態】本発明の理解を容易にするため
に、以下、添付図面を用いて各実施の形態について説明
する。
に、以下、添付図面を用いて各実施の形態について説明
する。
【００２９】実施の形態１．実施の形態１に係る半導体
装置の製造方法により得られる半導体装置を図１に示
す。この半導体装置は、図１に示すようにメモリセルと
周辺回路とを有する不揮発性半導体記憶装置である。こ
の半導体記憶装置の絶縁膜１０６で埋設されるトレンチ
１０５の内壁面と半導体基板１０１の表面との間のエッ
ジ部の拡大断面図を図２に示す。図２に示すように、ト
レンチ１０５の内壁面と半導体基板１０１の表面との間
のエッジ部２００は、半導体基板１０１の表面に対して
傾斜面をなしている。これによって、トレンチエッジへ
の応力の集中や電界の集中を緩和することができ、素子
特性や酸化膜の信頼性の劣化を緩和することができる。
装置の製造方法により得られる半導体装置を図１に示
す。この半導体装置は、図１に示すようにメモリセルと
周辺回路とを有する不揮発性半導体記憶装置である。こ
の半導体記憶装置の絶縁膜１０６で埋設されるトレンチ
１０５の内壁面と半導体基板１０１の表面との間のエッ
ジ部の拡大断面図を図２に示す。図２に示すように、ト
レンチ１０５の内壁面と半導体基板１０１の表面との間
のエッジ部２００は、半導体基板１０１の表面に対して
傾斜面をなしている。これによって、トレンチエッジへ
の応力の集中や電界の集中を緩和することができ、素子
特性や酸化膜の信頼性の劣化を緩和することができる。
【００３０】次に、この半導体装置の製造方法について
説明する。まず、ｐ型（００１）シリコン基板１０１の
主面に熱酸化法を用いて厚さ１０ｎｍのシリコン酸化膜
１０２を成長させ、続いて減圧ＣＶＤ法で厚さ２００ｎ
ｍのシリコン窒化膜１０３を堆積させる。次に、フォト
リソグラフィによってレジスト１０４を所望のパターン
に形成した後、レジスト１０４をマスクにしてシリコン
窒化膜１０３をエッチングする（図３）。次いで、レジ
スト１０４をマスクにしてシリコン酸化膜１０２と、シ
リコン基板１０１をエッチングして、シリコン基板１０
１の表面に深さ約４００ｎｍのトレンチ（溝）１０５を
形成した後、レジスト１０４を除去する（図４）
説明する。まず、ｐ型（００１）シリコン基板１０１の
主面に熱酸化法を用いて厚さ１０ｎｍのシリコン酸化膜
１０２を成長させ、続いて減圧ＣＶＤ法で厚さ２００ｎ
ｍのシリコン窒化膜１０３を堆積させる。次に、フォト
リソグラフィによってレジスト１０４を所望のパターン
に形成した後、レジスト１０４をマスクにしてシリコン
窒化膜１０３をエッチングする（図３）。次いで、レジ
スト１０４をマスクにしてシリコン酸化膜１０２と、シ
リコン基板１０１をエッチングして、シリコン基板１０
１の表面に深さ約４００ｎｍのトレンチ（溝）１０５を
形成した後、レジスト１０４を除去する（図４）
【００３１】さらに、ＨＤＰ（高密度プラズマ）−ＣＶ
Ｄ法を用いて６００ｎｍの厚いシリコン酸化膜を堆積さ
せてトレンチ１０５を埋設する。その際、シリコン酸化
膜１０６を緻密化するためにスパッタエッチングするス
テップをＨＤＰ−ＣＶＤ法によるシリコン酸化膜１０６
の堆積ステップと交互に繰り返して行って、トレンチ１
０５をシリコン酸化膜１０６で埋設する（図５）。この
時、流下するデポジションガスであるシランガスの流量
調整を行ってスパッタ成分を調整し、スパッタエッチン
グのステップで、シリコン酸化膜１０２、シリコン窒化
膜１０３とともにトレンチ１０５のエッジ部を構成する
シリコン基板１０１の一部をもエッチングする。これに
よって、図５のトレンチ分離構造のエッジ部を拡大して
いる図１７の拡大断面図に示すように、トレンチ形成時
のトレンチの内壁面をＡ−Ａ’から、Ａ−Ｂとして角張
ったエッジ部をなまらせることができる。そして、シリ
コン酸化膜１０６で埋設されたトレンチ１０５の内壁面
とシリコン基板１０１の表面との間のエッジ部を、シリ
コン基板１０１の表面に対して傾斜面となすことができ
る。
Ｄ法を用いて６００ｎｍの厚いシリコン酸化膜を堆積さ
せてトレンチ１０５を埋設する。その際、シリコン酸化
膜１０６を緻密化するためにスパッタエッチングするス
テップをＨＤＰ−ＣＶＤ法によるシリコン酸化膜１０６
の堆積ステップと交互に繰り返して行って、トレンチ１
０５をシリコン酸化膜１０６で埋設する（図５）。この
時、流下するデポジションガスであるシランガスの流量
調整を行ってスパッタ成分を調整し、スパッタエッチン
グのステップで、シリコン酸化膜１０２、シリコン窒化
膜１０３とともにトレンチ１０５のエッジ部を構成する
シリコン基板１０１の一部をもエッチングする。これに
よって、図５のトレンチ分離構造のエッジ部を拡大して
いる図１７の拡大断面図に示すように、トレンチ形成時
のトレンチの内壁面をＡ−Ａ’から、Ａ−Ｂとして角張
ったエッジ部をなまらせることができる。そして、シリ
コン酸化膜１０６で埋設されたトレンチ１０５の内壁面
とシリコン基板１０１の表面との間のエッジ部を、シリ
コン基板１０１の表面に対して傾斜面となすことができ
る。
【００３２】次いで、化学的機械的研磨法（ＣＭＰ法）
によって厚いシリコン酸化膜１０６の表面を研磨し、フ
ッ化水素（ＨＦ）水溶液を用いてシリコン酸化膜１０６
を所定量だけエッチングする。次いで、熱リン酸を用い
てシリコン窒化膜１０３を除去した後、フッ化水素水溶
液によってシリコン酸化膜１０２を除去し、トレンチ分
離１０７を形成する（図６）。
によって厚いシリコン酸化膜１０６の表面を研磨し、フ
ッ化水素（ＨＦ）水溶液を用いてシリコン酸化膜１０６
を所定量だけエッチングする。次いで、熱リン酸を用い
てシリコン窒化膜１０３を除去した後、フッ化水素水溶
液によってシリコン酸化膜１０２を除去し、トレンチ分
離１０７を形成する（図６）。
【００３３】次に、フォトリソグラフィによってレジス
ト１０８を所望のパターンに形成した後、レジスト１０
８をマスクにして１．２ＭｅＶのエネルギで２×１０13
ｃｍ -2のリンイオンを注入し、次いで、２００ｋｅＶの
エネルギで２×１０12ｃｍ-2のリンイオンを注入する。
その後、温度１０００℃にて窒素雰囲気下で熱処理を行
なってｎウエル領域１０９を形成する（図７）。さら
に、熱酸化法によりメモリトランジスタのトンネル酸化
膜となる厚さ１０ｎｍのシリコン酸化膜１１０を成長さ
せ、次に、減圧ＣＶＤ法で厚さ１００ｎｍのリンドープ
多結晶シリコン１１１と厚さ１００ｎｍのシリコン酸化
膜を堆積させる。この後、フォトリソグラフィによって
レジストを所望のパターンに形成した後、レジストをマ
スクにしてシリコン酸化膜１１２をエッチングする。レ
ジストを除去した後、リンドープ多結晶シリコン１１１
をエッチングする。次いで、イオン注入法により４０ｋ
ｅＶのエネルギで２×１０15ｃｍ-2の砒素イオンを注入
する。この後、窒素雰囲気下、温度８５０℃で３０分間
熱処理を行なって、砒素イオンを活性化して、ｎ型拡散
層１１３ａ、１１３ｂを形成する（図８）。
ト１０８を所望のパターンに形成した後、レジスト１０
８をマスクにして１．２ＭｅＶのエネルギで２×１０13
ｃｍ -2のリンイオンを注入し、次いで、２００ｋｅＶの
エネルギで２×１０12ｃｍ-2のリンイオンを注入する。
その後、温度１０００℃にて窒素雰囲気下で熱処理を行
なってｎウエル領域１０９を形成する（図７）。さら
に、熱酸化法によりメモリトランジスタのトンネル酸化
膜となる厚さ１０ｎｍのシリコン酸化膜１１０を成長さ
せ、次に、減圧ＣＶＤ法で厚さ１００ｎｍのリンドープ
多結晶シリコン１１１と厚さ１００ｎｍのシリコン酸化
膜を堆積させる。この後、フォトリソグラフィによって
レジストを所望のパターンに形成した後、レジストをマ
スクにしてシリコン酸化膜１１２をエッチングする。レ
ジストを除去した後、リンドープ多結晶シリコン１１１
をエッチングする。次いで、イオン注入法により４０ｋ
ｅＶのエネルギで２×１０15ｃｍ-2の砒素イオンを注入
する。この後、窒素雰囲気下、温度８５０℃で３０分間
熱処理を行なって、砒素イオンを活性化して、ｎ型拡散
層１１３ａ、１１３ｂを形成する（図８）。
【００３４】次いで、減圧ＣＶＤ法で厚さ８００ｎｍの
シリコン酸化膜１１４を堆積させて、窒素雰囲気下、温
度８５０℃で３０分間熱処理を行なう（図９）。次にシ
リコン酸化膜１１４をエッチングしてリンドープ多結晶
シリコン１１１の表面を露出させる（図１０）。続い
て、減圧ＣＶＤ法で厚さ５ｎｍのシリコン酸化膜、厚さ
１０ｎｍのシリコン窒化膜、厚さ５ｎｍのシリコン酸化
膜からなる三層絶縁膜１１５を堆積させる（図１１）。
次に、フォトリソグラフィによってメモリセルにレジス
トをかけて、周辺回路となる基板表面上の三層絶縁膜１
１５、リンドープ多結晶シリコン１１１、シリコン酸化
膜１１０を除去した後、レジストを除去する（図１
２）。
シリコン酸化膜１１４を堆積させて、窒素雰囲気下、温
度８５０℃で３０分間熱処理を行なう（図９）。次にシ
リコン酸化膜１１４をエッチングしてリンドープ多結晶
シリコン１１１の表面を露出させる（図１０）。続い
て、減圧ＣＶＤ法で厚さ５ｎｍのシリコン酸化膜、厚さ
１０ｎｍのシリコン窒化膜、厚さ５ｎｍのシリコン酸化
膜からなる三層絶縁膜１１５を堆積させる（図１１）。
次に、フォトリソグラフィによってメモリセルにレジス
トをかけて、周辺回路となる基板表面上の三層絶縁膜１
１５、リンドープ多結晶シリコン１１１、シリコン酸化
膜１１０を除去した後、レジストを除去する（図１
２）。
【００３５】その後、熱酸化法を用いて周辺回路部のト
ランジスタのゲート酸化膜となる厚さ３０ｎｍのシリコ
ン酸化膜１１６を成長させる（図１３）。この場合、メ
モリセルにおいて、三層絶縁膜１１５中のシリコン窒化
膜が下地に熱酸化が生じるのを防止している。続いて、
減圧ＣＶＤ法で厚さ２００ｎｍのリンドープ多結晶シリ
コン１１７と厚さ２００ｎｍのシリコン酸化膜１１８を
堆積させる。フォトリソグラフィによってレジストを所
望のパターンに形成した後、レジストをマスクにして、
シリコン酸化膜１１８をエッチングした後、レジストを
除去する。その後、シリコン酸化膜１１８をマスクとし
て周辺回路部のトランジスタのゲート電極リンドープ多
結晶シリコン１１７をエッチングする。このとき同時に
メモリトランジスタのコントロールゲートとなるリンド
ープ多結晶シリコン１１７をエッチングした後、レジス
トを除去する（図１４）。
ランジスタのゲート酸化膜となる厚さ３０ｎｍのシリコ
ン酸化膜１１６を成長させる（図１３）。この場合、メ
モリセルにおいて、三層絶縁膜１１５中のシリコン窒化
膜が下地に熱酸化が生じるのを防止している。続いて、
減圧ＣＶＤ法で厚さ２００ｎｍのリンドープ多結晶シリ
コン１１７と厚さ２００ｎｍのシリコン酸化膜１１８を
堆積させる。フォトリソグラフィによってレジストを所
望のパターンに形成した後、レジストをマスクにして、
シリコン酸化膜１１８をエッチングした後、レジストを
除去する。その後、シリコン酸化膜１１８をマスクとし
て周辺回路部のトランジスタのゲート電極リンドープ多
結晶シリコン１１７をエッチングする。このとき同時に
メモリトランジスタのコントロールゲートとなるリンド
ープ多結晶シリコン１１７をエッチングした後、レジス
トを除去する（図１４）。
【００３６】フォトリソグラフィによってレジストを周
辺回路部に形成した後、メモリセル部のシリコン酸化膜
１１８をマスクにして三層絶縁膜１１５、リンドープ多
結晶シリコン１１１をエッチングして、メモリトランジ
スタのフローティングゲート電極１１１を形成する。次
に、フォトリソグラフィによってレジストを所望のパタ
ーンに形成した後、レジストをマスクにして、５０ｋｅ
Ｖのエネルギーで３×１０15ｃｍ-2の砒素イオンを注入
して、レジストを除去する。再びフォトリソグラフィに
よってレジストを所望のパターンに形成した後、レジス
トをマスクにして、３０ｋｅＶのエネルギーで３×１０
15ｃｍ-2のＢＦ2イオンを注入する。その後、窒素雰囲
気下、温度８００℃で３０分間熱処理を行なって周辺回
路部のｎチャネルトランジスタのｎ型拡散層１９とｐチ
ャネルトランジスタのｐ型拡散層１２０を形成する（図
１５）。
辺回路部に形成した後、メモリセル部のシリコン酸化膜
１１８をマスクにして三層絶縁膜１１５、リンドープ多
結晶シリコン１１１をエッチングして、メモリトランジ
スタのフローティングゲート電極１１１を形成する。次
に、フォトリソグラフィによってレジストを所望のパタ
ーンに形成した後、レジストをマスクにして、５０ｋｅ
Ｖのエネルギーで３×１０15ｃｍ-2の砒素イオンを注入
して、レジストを除去する。再びフォトリソグラフィに
よってレジストを所望のパターンに形成した後、レジス
トをマスクにして、３０ｋｅＶのエネルギーで３×１０
15ｃｍ-2のＢＦ2イオンを注入する。その後、窒素雰囲
気下、温度８００℃で３０分間熱処理を行なって周辺回
路部のｎチャネルトランジスタのｎ型拡散層１９とｐチ
ャネルトランジスタのｐ型拡散層１２０を形成する（図
１５）。
【００３７】さらに、ＣＶＤ法を用いて、厚さ１μｍ
（１０００ｎｍ）のボロンリンガラス１２１を堆積させ
る。その後、窒素雰囲気下、温度８５０℃で３０分間の
熱処理を行なってボロンリンガラス１２１を焼き締め
る。次いで、フォトリソグラフィによってレジストを所
望のパターンに形成した後、レジストをマスクにして、
ボロンリンガラス１２１をエッチングしてコンタクトホ
ールを開口させる。その後、スパッタリング法によって
アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金
膜１２２を堆積させる。次に、フォトリソグラフィによ
ってレジストを所望のパターンに形成した後、レジスト
をマスクにして、アルミニウム−シリコン−銅（Ａｌ−
Ｓｉ−Ｃｕ）合金膜１２２をエッチングして、アルミニ
ウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）配線１２２を
形成する（図１６）。これにより、トレンチ分離構造を
備えた不揮発性半導体記憶装置を得ることができる。
（１０００ｎｍ）のボロンリンガラス１２１を堆積させ
る。その後、窒素雰囲気下、温度８５０℃で３０分間の
熱処理を行なってボロンリンガラス１２１を焼き締め
る。次いで、フォトリソグラフィによってレジストを所
望のパターンに形成した後、レジストをマスクにして、
ボロンリンガラス１２１をエッチングしてコンタクトホ
ールを開口させる。その後、スパッタリング法によって
アルミニウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）合金
膜１２２を堆積させる。次に、フォトリソグラフィによ
ってレジストを所望のパターンに形成した後、レジスト
をマスクにして、アルミニウム−シリコン−銅（Ａｌ−
Ｓｉ−Ｃｕ）合金膜１２２をエッチングして、アルミニ
ウム−シリコン−銅（Ａｌ−Ｓｉ−Ｃｕ）配線１２２を
形成する（図１６）。これにより、トレンチ分離構造を
備えた不揮発性半導体記憶装置を得ることができる。
【００３８】このトレンチ分離構造を備えた半導体記憶
装置においては、シリコン酸化膜１０６で埋設された素
子分離部であるトレンチ１０５の内壁面と半導体基板１
０１の表面との間のエッジ部を半導体基板の表面に対し
て傾斜面をなしている。トレンチエッジの形状をより具
体的に見ると、トレンチの内壁面と半導体基板の表面と
の間のエッジ部は、半導体基板１０１の表面に対して一
つ又は複数の傾斜面から構成されていてもよい。また、
エッジ部は、一つ又は複数の凹面又は凸面を含んでいて
もよい。
装置においては、シリコン酸化膜１０６で埋設された素
子分離部であるトレンチ１０５の内壁面と半導体基板１
０１の表面との間のエッジ部を半導体基板の表面に対し
て傾斜面をなしている。トレンチエッジの形状をより具
体的に見ると、トレンチの内壁面と半導体基板の表面と
の間のエッジ部は、半導体基板１０１の表面に対して一
つ又は複数の傾斜面から構成されていてもよい。また、
エッジ部は、一つ又は複数の凹面又は凸面を含んでいて
もよい。
【００３９】この実施の形態１に係る半導体装置の製造
方法により得られる半導体装置では、トレンチの内壁面
と半導体基板１０１の表面との間のエッジ部を半導体基
板の表面に対して傾斜面となすことができる。そのた
め、メモリセル部では、フローティングゲートに蓄えた
電子を安定して保持できる。一方、周辺トランジスタ部
では、書き込み・消去時の高電圧に耐えうるトランジス
タを形成することができ、また、酸化膜は高電圧を扱う
のに十分な寿命を持たせることができる。
方法により得られる半導体装置では、トレンチの内壁面
と半導体基板１０１の表面との間のエッジ部を半導体基
板の表面に対して傾斜面となすことができる。そのた
め、メモリセル部では、フローティングゲートに蓄えた
電子を安定して保持できる。一方、周辺トランジスタ部
では、書き込み・消去時の高電圧に耐えうるトランジス
タを形成することができ、また、酸化膜は高電圧を扱う
のに十分な寿命を持たせることができる。
【００４０】実施の形態２．実施の形態２に係る半導体
装置の製造方法により得られる半導体装置を図１８に示
す。この半導体装置は、図１８に示すようにメモリセル
と周辺回路とを有する不揮発性半導体記憶装置である。
この半導体記憶装置の絶縁膜１０６で埋設されるトレン
チ１０５の内壁面と半導体基板１０１の表面との間のエ
ッジ部の拡大断面図を図１９に示す。図１９に示すよう
に、トレンチの内壁面と半導体基板１０１の表面との間
のエッジ部は、半導体基板１０１の表面に対して傾斜面
をなしている。これによって、トレンチエッジへの応力
の集中や電界の集中を緩和することができ、素子特性や
酸化膜の信頼性の劣化を緩和することができる。
装置の製造方法により得られる半導体装置を図１８に示
す。この半導体装置は、図１８に示すようにメモリセル
と周辺回路とを有する不揮発性半導体記憶装置である。
この半導体記憶装置の絶縁膜１０６で埋設されるトレン
チ１０５の内壁面と半導体基板１０１の表面との間のエ
ッジ部の拡大断面図を図１９に示す。図１９に示すよう
に、トレンチの内壁面と半導体基板１０１の表面との間
のエッジ部は、半導体基板１０１の表面に対して傾斜面
をなしている。これによって、トレンチエッジへの応力
の集中や電界の集中を緩和することができ、素子特性や
酸化膜の信頼性の劣化を緩和することができる。
【００４１】実施の形態２に係る半導体装置の製造方法
は、実施の形態１に係る半導体の製造方法と比較する
と、トレンチ形成前にシリコン窒化膜１０３、シリコン
酸化膜を順テーパ形状に形成するステップを設けている
一方で、トレンチを絶縁膜で埋設するステップにおいて
スパッタエッチングの条件設定のためにデポジションガ
スの微妙な調整を要しない点で相違する。
は、実施の形態１に係る半導体の製造方法と比較する
と、トレンチ形成前にシリコン窒化膜１０３、シリコン
酸化膜を順テーパ形状に形成するステップを設けている
一方で、トレンチを絶縁膜で埋設するステップにおいて
スパッタエッチングの条件設定のためにデポジションガ
スの微妙な調整を要しない点で相違する。
【００４２】次に、実施の形態２に係る半導体装置の製
造方法について説明する。まず、ｐ型（００１）シリコ
ン基板１０１の主面に熱酸化法を用いて厚さ１０ｎｍの
シリコン酸化膜１０２を成長させ、続いて減圧ＣＶＤ法
で厚さ２００ｎｍのシリコン窒化膜１０３を堆積させ
る。次に、フォトリソグラフィーによってレジスト１０
４を所望のパターンに形成した後、レジスト１０４をマ
スクにしてシリコン窒化膜１０３とシリコン酸化膜１０
２をエッチングする（図２０）。このエッチングの際、
デポジションガスであるトリフロロメチル（ＣＨＦ3）
等のフロロカーボン系のガスの流量を調整することによ
って側壁デポジションを強く行う条件を選択する。側壁
デポジションを強くすることで、エッチングは深さ方向
により強くなるため、図２２の部分拡大図に示すよう
に、シリコン窒化膜１０３、シリコン酸化膜１０２を順
テーパ形状にすることができる。
造方法について説明する。まず、ｐ型（００１）シリコ
ン基板１０１の主面に熱酸化法を用いて厚さ１０ｎｍの
シリコン酸化膜１０２を成長させ、続いて減圧ＣＶＤ法
で厚さ２００ｎｍのシリコン窒化膜１０３を堆積させ
る。次に、フォトリソグラフィーによってレジスト１０
４を所望のパターンに形成した後、レジスト１０４をマ
スクにしてシリコン窒化膜１０３とシリコン酸化膜１０
２をエッチングする（図２０）。このエッチングの際、
デポジションガスであるトリフロロメチル（ＣＨＦ3）
等のフロロカーボン系のガスの流量を調整することによ
って側壁デポジションを強く行う条件を選択する。側壁
デポジションを強くすることで、エッチングは深さ方向
により強くなるため、図２２の部分拡大図に示すよう
に、シリコン窒化膜１０３、シリコン酸化膜１０２を順
テーパ形状にすることができる。
【００４３】次いで、レジスト１０４とシリコン窒化膜
１０３をマスクにして、シリコン酸化膜１０２と、シリ
コン基板１０１をエッチングする。順テーパ形状のシリ
コン酸化膜１０２の端部からシリコン基板１０１の深さ
方向にエッチングを進行させて深さ約４００ｎｍのトレ
ンチ１０５を形成する。この後、レジスト１０４を除去
する（図２１）。このトレンチ形成において、シリコン
窒化膜１０３とシリコン酸化膜１０２が順テーパ形状と
なっているため、シリコン窒化膜１０３のテーパ部分に
覆われていないシリコン酸化膜１０２の部分がエッチン
グされ、続いてシリコン基板１０１もエッチングされ
る。これによって、図２３の拡大断面図に示すように、
トレンチ形成前の順テーパ形状のＣ−Ｄのシリコン酸化
膜１０２はエッチングされてＣ−Ｆ面となり、その下の
シリコン基板１０１をもエッチングがされ、エッジ部の
傾斜面Ｆ−Ｅを形成する。これによって、シリコン基板
１０１の表面とトレンチ１０５の内壁面との間のエッジ
部をシリコン基板１０１の表面に対して傾斜面となすこ
とができる。さらに、ＨＤＰ−ＣＶＤ法を用いてシリコ
ン酸化膜を堆積させてトレンチ１０５を厚さ６００ｎｍ
のシリコン酸化膜１０６で埋設することができる。
１０３をマスクにして、シリコン酸化膜１０２と、シリ
コン基板１０１をエッチングする。順テーパ形状のシリ
コン酸化膜１０２の端部からシリコン基板１０１の深さ
方向にエッチングを進行させて深さ約４００ｎｍのトレ
ンチ１０５を形成する。この後、レジスト１０４を除去
する（図２１）。このトレンチ形成において、シリコン
窒化膜１０３とシリコン酸化膜１０２が順テーパ形状と
なっているため、シリコン窒化膜１０３のテーパ部分に
覆われていないシリコン酸化膜１０２の部分がエッチン
グされ、続いてシリコン基板１０１もエッチングされ
る。これによって、図２３の拡大断面図に示すように、
トレンチ形成前の順テーパ形状のＣ−Ｄのシリコン酸化
膜１０２はエッチングされてＣ−Ｆ面となり、その下の
シリコン基板１０１をもエッチングがされ、エッジ部の
傾斜面Ｆ−Ｅを形成する。これによって、シリコン基板
１０１の表面とトレンチ１０５の内壁面との間のエッジ
部をシリコン基板１０１の表面に対して傾斜面となすこ
とができる。さらに、ＨＤＰ−ＣＶＤ法を用いてシリコ
ン酸化膜を堆積させてトレンチ１０５を厚さ６００ｎｍ
のシリコン酸化膜１０６で埋設することができる。
【００４４】次いで、化学的機械研磨法（ＣＭＰ法）に
よって厚いシリコン酸化膜１０６の表面を研磨し、フッ
化水素（ＨＦ）水溶液を用いてシリコン酸化膜１０６を
所定量だけエッチングする。次いで、熱リン酸を用いて
シリコン窒化膜１０３を除去した後、フッ化水素水溶液
によってシリコン酸化膜１０２を除去し、トレンチ分離
１０７を形成する。
よって厚いシリコン酸化膜１０６の表面を研磨し、フッ
化水素（ＨＦ）水溶液を用いてシリコン酸化膜１０６を
所定量だけエッチングする。次いで、熱リン酸を用いて
シリコン窒化膜１０３を除去した後、フッ化水素水溶液
によってシリコン酸化膜１０２を除去し、トレンチ分離
１０７を形成する。
【００４５】その後、実施の形態１に係る半導体装置の
製造方法と同様のステップを行って、トレンチ分離構造
を備えた半導体装置を得ることができる。
製造方法と同様のステップを行って、トレンチ分離構造
を備えた半導体装置を得ることができる。
【００４６】実施の形態３．実施の形態３に係る半導体
装置の製造方法は、実施の形態２に係る半導体装置の製
造方法と比較すると、シリコン窒化膜１０３とシリコン
酸化膜１０２を順テーパ形状に形成するステップまでは
同一である。その後、レジスト１０４を除去して、ま
ず、シリコン酸化膜１０２の異方性エッチングを行っ
て、次いでシリコン基板１０１をエッチングするステッ
プを行う点で相違する。
装置の製造方法は、実施の形態２に係る半導体装置の製
造方法と比較すると、シリコン窒化膜１０３とシリコン
酸化膜１０２を順テーパ形状に形成するステップまでは
同一である。その後、レジスト１０４を除去して、ま
ず、シリコン酸化膜１０２の異方性エッチングを行っ
て、次いでシリコン基板１０１をエッチングするステッ
プを行う点で相違する。
【００４７】実施の形態３に係る半導体装置の製造方法
について説明する。まず、ｐ型（００１）シリコン基板
１０１の主面に熱酸化法を用いて厚さ１０ｎｍのシリコ
ン酸化膜１０２を成長させ、続いて減圧ＣＶＤ法で厚さ
２００ｎｍのシリコン窒化膜１０３を堆積させる。次
に、フォトリソグラフィーによってレジスト１０４を所
望のパターンに形成した後、レジスト１０４をマスクに
してシリコン窒化膜１０３とシリコン酸化膜１０２をエ
ッチングする。このエッチングの際、デポジションガス
であるトリフロロメチル（ＣＨＦ3）等のフロロカーボ
ン系のガスの流量を調整することによって側壁デポジシ
ョンを強く行う条件を選択する。側壁デポジションを強
く行うことで、エッチングは深さ方向でより強くなるた
め、シリコン窒化膜１０３、シリコン酸化膜１０２を順
テーパ形状にすることができる。この後、レジスト１０
４を除去する。
について説明する。まず、ｐ型（００１）シリコン基板
１０１の主面に熱酸化法を用いて厚さ１０ｎｍのシリコ
ン酸化膜１０２を成長させ、続いて減圧ＣＶＤ法で厚さ
２００ｎｍのシリコン窒化膜１０３を堆積させる。次
に、フォトリソグラフィーによってレジスト１０４を所
望のパターンに形成した後、レジスト１０４をマスクに
してシリコン窒化膜１０３とシリコン酸化膜１０２をエ
ッチングする。このエッチングの際、デポジションガス
であるトリフロロメチル（ＣＨＦ3）等のフロロカーボ
ン系のガスの流量を調整することによって側壁デポジシ
ョンを強く行う条件を選択する。側壁デポジションを強
く行うことで、エッチングは深さ方向でより強くなるた
め、シリコン窒化膜１０３、シリコン酸化膜１０２を順
テーパ形状にすることができる。この後、レジスト１０
４を除去する。
【００４８】次に、シリコン窒化膜１０３をマスクにし
て、最初に、シリコン酸化膜１０２を選択的に異方性エ
ッチングして、順テーパ形状であるためシリコン窒化膜
１０３に覆われていないシリコン酸化膜１０２をエッチ
ングして、次いで、シリコン基板１０１をエッチングす
る。このとき、エッチングはシリコン酸化膜１０２の端
部からシリコン基板１０１の深さ方向に進行して深さ約
４００ｎｍのトレンチ１０５を形成する。また、シリコ
ン窒化膜１０３とシリコン酸化膜１０２が順テーパ形状
となっているため、シリコン窒化膜１０３のテーパ部分
に覆われていないシリコン酸化膜１０２のテーパ部分が
エッチングされ、続いてシリコン基板１０１もエッチン
グされる。これによって、トレンチ１０５の内壁面とシ
リコン基板１０１表面との間のエッジ部をシリコン基板
１０１表面について傾斜面となすことができる。さら
に、ＨＤＰ−ＣＶＤ法を用いてシリコン酸化膜を堆積さ
せてトレンチ１０５を厚さ６００ｎｍのシリコン酸化膜
１０６で埋設することができる。
て、最初に、シリコン酸化膜１０２を選択的に異方性エ
ッチングして、順テーパ形状であるためシリコン窒化膜
１０３に覆われていないシリコン酸化膜１０２をエッチ
ングして、次いで、シリコン基板１０１をエッチングす
る。このとき、エッチングはシリコン酸化膜１０２の端
部からシリコン基板１０１の深さ方向に進行して深さ約
４００ｎｍのトレンチ１０５を形成する。また、シリコ
ン窒化膜１０３とシリコン酸化膜１０２が順テーパ形状
となっているため、シリコン窒化膜１０３のテーパ部分
に覆われていないシリコン酸化膜１０２のテーパ部分が
エッチングされ、続いてシリコン基板１０１もエッチン
グされる。これによって、トレンチ１０５の内壁面とシ
リコン基板１０１表面との間のエッジ部をシリコン基板
１０１表面について傾斜面となすことができる。さら
に、ＨＤＰ−ＣＶＤ法を用いてシリコン酸化膜を堆積さ
せてトレンチ１０５を厚さ６００ｎｍのシリコン酸化膜
１０６で埋設することができる。
【００４９】次いで、化学的機械的研磨法（ＣＭＰ法）
によって厚いシリコン酸化膜１０６の表面を研磨し、フ
ッ化水素（ＨＦ）水溶液を用いてシリコン酸化膜１０６
を所定量だけエッチングする。次いで、熱リン酸を用い
てシリコン窒化膜１０３を除去した後、フッ化水素水溶
液によってシリコン酸化膜１０２を除去し、トレンチ分
離１０７を形成する。
によって厚いシリコン酸化膜１０６の表面を研磨し、フ
ッ化水素（ＨＦ）水溶液を用いてシリコン酸化膜１０６
を所定量だけエッチングする。次いで、熱リン酸を用い
てシリコン窒化膜１０３を除去した後、フッ化水素水溶
液によってシリコン酸化膜１０２を除去し、トレンチ分
離１０７を形成する。
【００５０】その後、実施の形態１に係る半導体装置の
製造方法と同様のステップを行って、トレンチ分離構造
を備えた半導体装置を得ることができる。
製造方法と同様のステップを行って、トレンチ分離構造
を備えた半導体装置を得ることができる。
【００５１】
【発明の効果】以上、詳述した通り、本発明に係る半導
体装置の製造方法によれば、トレンチの内壁面と半導体
基板の表面との間のエッジ部を半導体基板の表面に対し
て傾斜面となすことができる。そのため、得られる半導
体装置において、トレンチエッジ部への応力の集中、電
界の集中を緩和することができ、素子特性や酸化膜の信
頼性を向上させることができる。
体装置の製造方法によれば、トレンチの内壁面と半導体
基板の表面との間のエッジ部を半導体基板の表面に対し
て傾斜面となすことができる。そのため、得られる半導
体装置において、トレンチエッジ部への応力の集中、電
界の集中を緩和することができ、素子特性や酸化膜の信
頼性を向上させることができる。
【００５２】また、本発明に係る半導体装置の製造方法
によれば、スパッタエッチングにおいて、流下するデポ
ジションガスの流量調節により適切なトレンチエッジ部
の形状に調整できる。
によれば、スパッタエッチングにおいて、流下するデポ
ジションガスの流量調節により適切なトレンチエッジ部
の形状に調整できる。
【００５３】さらに、本発明に係る半導体装置の製造方
法によれば、マスク膜としてシリコン酸化膜とその上に
形成されたシリコン窒化膜との多層膜を用いることで、
シリコン酸化膜を保護しながらマスク膜としての機能も
果たすことができる。
法によれば、マスク膜としてシリコン酸化膜とその上に
形成されたシリコン窒化膜との多層膜を用いることで、
シリコン酸化膜を保護しながらマスク膜としての機能も
果たすことができる。
【００５４】本発明に係る半導体装置の製造方法によれ
ば、トレンチの内壁面と半導体基板の表面との間のエッ
ジ部を半導体基板の表面に対して傾斜面となすことがで
きる。そのため、得られる半導体装置において、トレン
チエッジ部への応力の集中、電界の集中を緩和すること
ができ、素子特性や酸化膜の信頼性を向上させることが
できる。
ば、トレンチの内壁面と半導体基板の表面との間のエッ
ジ部を半導体基板の表面に対して傾斜面となすことがで
きる。そのため、得られる半導体装置において、トレン
チエッジ部への応力の集中、電界の集中を緩和すること
ができ、素子特性や酸化膜の信頼性を向上させることが
できる。
【００５５】また、本発明に係る半導体装置の製造方法
によれば、流下するデポジションガスの流量調節により
シリコン窒化膜とシリコン酸化膜を適切な順テーパ形状
に調整できる。
によれば、流下するデポジションガスの流量調節により
シリコン窒化膜とシリコン酸化膜を適切な順テーパ形状
に調整できる。
【００５６】さらに、本発明に係る半導体装置の製造方
法によれば、トレンチを埋設する絶縁膜がシリコン酸化
膜であるので良好な絶縁性を持たせることができる。
法によれば、トレンチを埋設する絶縁膜がシリコン酸化
膜であるので良好な絶縁性を持たせることができる。
【００５７】またさらに、本発明に係る不揮発性半導体
記憶装置の製造方法によれば、得られる不揮発性半導体
記憶装置におけるメモリセル部では、フローティングゲ
ートに蓄えた電子を安定して保持できる。一方、周辺ト
ランジスタ部では、書き込み・消去時の高電圧に耐えう
るトランジスタを形成することができ、また、酸化膜に
高電圧を扱うのに十分な寿命を持たせることができる。
記憶装置の製造方法によれば、得られる不揮発性半導体
記憶装置におけるメモリセル部では、フローティングゲ
ートに蓄えた電子を安定して保持できる。一方、周辺ト
ランジスタ部では、書き込み・消去時の高電圧に耐えう
るトランジスタを形成することができ、また、酸化膜に
高電圧を扱うのに十分な寿命を持たせることができる。
【図１】 実施の形態１に係る半導体装置の製造方法に
より得られる半導体装置の断面図である。
より得られる半導体装置の断面図である。
【図２】 図１の半導体装置におけるトレンチ分離構造
のエッジ部の拡大断面図である。
のエッジ部の拡大断面図である。
【図３】 実施の形態１に係る半導体装置の製造方法に
おける、パターン形成したレジスト膜によりシリコン窒
化膜をエッチングした後の断面図である。
おける、パターン形成したレジスト膜によりシリコン窒
化膜をエッチングした後の断面図である。
【図４】 実施の形態１に係る半導体装置の製造方法に
おける、トレンチを形成し、次いでレジスト膜を除去後
の断面図である。
おける、トレンチを形成し、次いでレジスト膜を除去後
の断面図である。
【図５】 実施の形態１に係る半導体装置の製造方法に
おける、トレンチを絶縁膜で埋設後の断面図である。
おける、トレンチを絶縁膜で埋設後の断面図である。
【図６】 実施の形態１に係る半導体装置の製造方法に
おける、シリコン窒化膜、シリコン酸化膜を化学的機械
的研磨法により除去してトレンチを露出させた後の断面
図である。
おける、シリコン窒化膜、シリコン酸化膜を化学的機械
的研磨法により除去してトレンチを露出させた後の断面
図である。
【図７】 実施の形態１に係る半導体装置の製造方法に
おいて、レジストを所定パターンに形成して所定領域に
リンイオンを注入してｎウエル領域を形成後の断面図で
ある。
おいて、レジストを所定パターンに形成して所定領域に
リンイオンを注入してｎウエル領域を形成後の断面図で
ある。
【図８】 実施の形態１に係る半導体装置の製造方法に
おいて、ｎ型拡散層を所定領域に形成後の断面図であ
る。
おいて、ｎ型拡散層を所定領域に形成後の断面図であ
る。
【図９】 実施の形態１に係る半導体装置の製造方法に
おいて、シリコン酸化膜を堆積させて、窒素雰囲気下で
熱処理後の断面図である。
おいて、シリコン酸化膜を堆積させて、窒素雰囲気下で
熱処理後の断面図である。
【図１０】 実施の形態１に係る半導体装置の製造方法
において、リンドープト多結晶シリコンの表面を露出さ
せた後の断面図である。
において、リンドープト多結晶シリコンの表面を露出さ
せた後の断面図である。
【図１１】 実施の形態１に係る半導体装置の製造方法
において、３層絶縁膜を堆積後の断面図である。
において、３層絶縁膜を堆積後の断面図である。
【図１２】 実施の形態１に係る半導体装置の製造方法
において、部分的に３層絶縁膜、リンドープト多結晶シ
リコン、シリコン酸化膜を除去後の断面図である。
において、部分的に３層絶縁膜、リンドープト多結晶シ
リコン、シリコン酸化膜を除去後の断面図である。
【図１３】 実施の形態１に係る半導体装置の製造方法
において、熱酸化法でゲート酸化膜を成長させた後の断
面図である。
において、熱酸化法でゲート酸化膜を成長させた後の断
面図である。
【図１４】 実施の形態１に係る半導体装置の製造方法
において、リンドープト多結晶シリコン、シリコン酸化
膜を順に形成して、これらをパターン形成後の断面図で
ある。
において、リンドープト多結晶シリコン、シリコン酸化
膜を順に形成して、これらをパターン形成後の断面図で
ある。
【図１５】 実施の形態１に係る半導体装置の製造方法
において、メモリトランジスタのフローティングゲート
電極を形成し、周辺回路部のｎ型拡散層とｐ型拡散層を
形成後の断面図である。
において、メモリトランジスタのフローティングゲート
電極を形成し、周辺回路部のｎ型拡散層とｐ型拡散層を
形成後の断面図である。
【図１６】 実施の形態１に係る半導体装置の製造方法
において、ボロンリンガラスを堆積後、スパッタリング
法でアルミニウム−シリコン−銅合金膜を堆積させ、配
線を形成後の断面図である。
において、ボロンリンガラスを堆積後、スパッタリング
法でアルミニウム−シリコン−銅合金膜を堆積させ、配
線を形成後の断面図である。
【図１７】 図５のシリコン酸化膜で埋設されたトレン
チのエッジ部の拡大断面図である。
チのエッジ部の拡大断面図である。
【図１８】 実施の形態２に係る半導体装置の製造方法
により得られる半導体装置の断面図である。
により得られる半導体装置の断面図である。
【図１９】 図１８の半導体装置におけるトレンチ分離
構造のエッジ部の拡大断面図である。
構造のエッジ部の拡大断面図である。
【図２０】 実施の形態２に係る半導体装置の製造方法
における、パターン形成したレジスト膜によりシリコン
窒化膜をエッチングした後の断面図である。
における、パターン形成したレジスト膜によりシリコン
窒化膜をエッチングした後の断面図である。
【図２１】 実施の形態２に係る半導体装置の製造方法
における、トレンチを形成し、次いでレジスト膜を除去
後の断面図である。
における、トレンチを形成し、次いでレジスト膜を除去
後の断面図である。
【図２２】 図２０の順テーパ形状に形成されたシリコ
ン窒化膜とシリコン酸化膜の拡大断面図である。
ン窒化膜とシリコン酸化膜の拡大断面図である。
【図２３】 図２１のトレンチ形成後におけるトレンチ
エッジ部の拡大断面図である。
エッジ部の拡大断面図である。
【図２４】 従来の半導体装置の製造方法により得られ
る半導体装置の断面図である。
る半導体装置の断面図である。
【図２５】 図２４の半導体装置におけるトレンチ分離
構造のエッジ部の拡大断面図である。
構造のエッジ部の拡大断面図である。
【図２６】 従来の半導体装置の製造方法における、パ
ターン形成したレジスト膜によりシリコン窒化膜をエッ
チングした後の断面図である。
ターン形成したレジスト膜によりシリコン窒化膜をエッ
チングした後の断面図である。
【図２７】 従来の半導体装置の製造方法における、ト
レンチを形成し、次いでレジスト膜を除去後の断面図で
ある。
レンチを形成し、次いでレジスト膜を除去後の断面図で
ある。
【図２８】 従来の半導体装置の製造方法における、ト
レンチを絶縁膜で埋設後の断面図である。
レンチを絶縁膜で埋設後の断面図である。
【図２９】 従来の半導体装置の製造方法における、シ
リコン窒化膜、シリコン酸化膜を化学的機械的研磨法に
より除去してトレンチを露出させた後の断面図である。
リコン窒化膜、シリコン酸化膜を化学的機械的研磨法に
より除去してトレンチを露出させた後の断面図である。
【図３０】 従来の半導体装置の製造方法において、レ
ジストを所定パターンに形成して所定領域にリンイオン
を注入してｎウエル領域を形成後の断面図である。
ジストを所定パターンに形成して所定領域にリンイオン
を注入してｎウエル領域を形成後の断面図である。
【図３１】 従来の半導体装置の製造方法において、ｎ
型拡散層を所定領域に形成後の断面図である。
型拡散層を所定領域に形成後の断面図である。
【図３２】 従来の半導体装置の製造方法において、シ
リコン酸化膜を堆積させて、窒素雰囲気下で熱処理後の
断面図である。
リコン酸化膜を堆積させて、窒素雰囲気下で熱処理後の
断面図である。
【図３３】 従来の半導体装置の製造方法において、リ
ンドープト多結晶シリコンの表面を露出させた後の断面
図である。
ンドープト多結晶シリコンの表面を露出させた後の断面
図である。
【図３４】 従来の半導体装置の製造方法において、３
層絶縁膜を堆積後の断面図である。
層絶縁膜を堆積後の断面図である。
【図３５】 従来の半導体装置の製造方法において、部
分的に３層絶縁膜、リンドープト多結晶シリコン、シリ
コン酸化膜を除去後の断面図である。
分的に３層絶縁膜、リンドープト多結晶シリコン、シリ
コン酸化膜を除去後の断面図である。
【図３６】 従来の半導体装置の製造方法において、熱
酸化法でゲート酸化膜を成長させた後の断面図である。
酸化法でゲート酸化膜を成長させた後の断面図である。
【図３７】 従来の半導体装置の製造方法において、リ
ンドープト多結晶シリコン、シリコン酸化膜を順に形成
して、これらをパターン形成後の断面図である。
ンドープト多結晶シリコン、シリコン酸化膜を順に形成
して、これらをパターン形成後の断面図である。
【図３８】 従来の半導体装置の製造方法において、メ
モリトランジスタのフローティングゲート電極を形成
し、周辺回路部のｎ型拡散層とｐ型拡散層を形成後の断
面図である。
モリトランジスタのフローティングゲート電極を形成
し、周辺回路部のｎ型拡散層とｐ型拡散層を形成後の断
面図である。
【図３９】 従来の半導体装置の製造方法において、ボ
ロンリンガラスを堆積後、スパッタリング法でアルミニ
ウム−シリコン−銅合金膜を堆積させ、配線を形成後の
断面図である。
ロンリンガラスを堆積後、スパッタリング法でアルミニ
ウム−シリコン−銅合金膜を堆積させ、配線を形成後の
断面図である。
【図４０】 図２４の半導体装置におけるメモリセルの
拡大断面図である。
拡大断面図である。
１０１、 シリコン基板、 １０２ シリコン酸化膜、
１０３ シリコン窒化膜、 １０４、１０８ レジス
ト、 １０５ トレンチ、 １０６ シリコン酸化膜、
１０７ トレンチ分離、 １０９ ｎウエル領域、
１１１ リンドープ多結晶シリコン、１１２ シリコン
酸化膜、 １１３ａ、１１３ｂ ｎ型拡散層、 １１４
シリコン酸化膜、 １１５ 三層絶縁膜、 １１６
シリコン酸化膜 １１９ ｎ型拡散層、 １２０ ｐ型
拡散層、 １２１ ボロンリンガラス、 １２２ アル
ミニウム−シリコン−銅合金膜、 ２００ トレンチエ
ッジ
１０３ シリコン窒化膜、 １０４、１０８ レジス
ト、 １０５ トレンチ、 １０６ シリコン酸化膜、
１０７ トレンチ分離、 １０９ ｎウエル領域、
１１１ リンドープ多結晶シリコン、１１２ シリコン
酸化膜、 １１３ａ、１１３ｂ ｎ型拡散層、 １１４
シリコン酸化膜、 １１５ 三層絶縁膜、 １１６
シリコン酸化膜 １１９ ｎ型拡散層、 １２０ ｐ型
拡散層、 １２１ ボロンリンガラス、 １２２ アル
ミニウム−シリコン−銅合金膜、 ２００ トレンチエ
ッジ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｆ 21/8242 29/78 ３７１ 29/788 29/792 Ｆターム(参考） 5F001 AA25 AA31 AB02 AD44 AD60 AE02 AE03 AE08 AF07 AG12 AG21 AG29 AG30 AG40 5F004 AA11 BD04 CA02 DA00 DA16 DB03 DB07 EA08 EA13 EA37 EA40 EB04 5F032 AA36 AA44 AA46 AA70 AA77 AA79 BA01 CA03 CA11 CA17 CA24 DA03 DA04 DA25 DA28 5F048 AA04 AA05 AA07 AB01 AB03 AC01 AC03 BB06 BE10 BF02 BF15 BF16 BG14 5F083 EP02 EP27 EP55 ER03 ER09 ER14 ER19 ER21 ER30 GA19 GA21 GA24 JA04 JA19 JA36 JA37 NA01 NA06 PR05 PR33 PR36 PR42 PR52 ZA05 ZA07 ZA08
Claims (7)
- 【請求項１】 半導体基板にマスク膜をパターン形成す
るステップと、 前記マスク膜を用いて前記半導体基板にエッチングを行
ってトレンチを形成するステップと、 前記トレンチに絶縁膜を堆積させるステップと、スパッ
タエッチングにより該絶縁膜をエッチングするステップ
とを繰り返して行なって前記トレンチを絶縁膜で埋設す
るステップと、 前記マスク膜を除去するステップと、 前記トレンチを埋設した前記絶縁膜の所定量をエッチン
グして除去するステップとからなり、 前記トレンチを絶縁膜で埋設するステップにおける前記
スパッタエッチングにおいて、前記基板表面と前記トレ
ンチの内壁面との間のエッジ部を前記基板表面に対して
傾斜面となすことを特徴とするトレンチ分離構造を備え
た半導体装置の製造方法。 - 【請求項２】 前記スパッタエッチングにおいて、流下
するデポジションガスの流量調節を行なうことを特徴と
する請求項１に記載のトレンチ分離構造を備えた半導体
装置の製造方法。 - 【請求項３】 前記マスク膜がシリコン酸化膜とその上
に形成されたシリコン窒化膜からなることを特徴とする
請求項１又は２に記載のトレンチ分離構造を備えた半導
体装置の製造方法。 - 【請求項４】 半導体基板上にシリコン酸化膜、シリコ
ン窒化膜を順に堆積させるステップと、 前記シリコン窒化膜上にレジスト膜をパターン形成する
ステップと、 前記シリコン窒化膜と前記シリコン酸化膜を順テーパ形
状に形成するステップと、 前記シリコン窒化膜をマスクにして前記半導体基板をエ
ッチングしてトレンチを形成するステップと、 前記トレンチを絶縁膜で埋設するステップと、 前記シリコン窒化膜を除去するステップと、 前記トレンチを埋設した前記絶縁膜の所定量をエッチン
グして除去するステップとからなり、 前記トレンチを形成するステップで、前記順テーパ形状
の前記シリコン酸化膜と前記半導体基板を順次エッチン
グして、前記半導体基板の表面と前記トレンチの内壁面
との間のエッジ部を前記半導体基板表面に対して傾斜面
となすことを特徴とするトレンチ分離構造を備えた半導
体装置の製造方法。 - 【請求項５】 前記シリコン窒化膜と前記シリコン酸化
膜を順テーパ形状に形成するステップにおいて、前記レ
ジスト膜をマスクにして前記シリコン窒化膜と前記シリ
コン酸化膜とを流下するデポジションガスの調節を行な
いながらエッチングすることを特徴とする請求項４に記
載のトレンチ分離構造を備えた半導体装置の製造方法。 - 【請求項６】 前記トレンチを埋設する絶縁膜がシリコ
ン酸化膜であることを特徴とする請求項１から５のいず
れか一項に記載のトレンチ分離構造を備えた半導体装置
の製造方法。 - 【請求項７】 前記トレンチ分離構造を備えた半導体装
置が不揮発性半導体記憶装置であることを特徴とする請
求項１から６のいずれか一項に記載の不揮発性半導体記
憶装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000220590A JP2002043411A (ja) | 2000-07-21 | 2000-07-21 | 半導体装置の製造方法 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000220590A JP2002043411A (ja) | 2000-07-21 | 2000-07-21 | 半導体装置の製造方法 |
Publications (1)
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|---|---|
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|---|---|---|---|
| JP2000220590A Pending JP2002043411A (ja) | 2000-07-21 | 2000-07-21 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US6410452B2 (ja) |
| JP (1) | JP2002043411A (ja) |
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| US20050165487A1 (en) * | 2004-01-28 | 2005-07-28 | Muhanna Nabil L. | Artificial intervertebral disc |
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Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2000
- 2000-07-21 JP JP2000220590A patent/JP2002043411A/ja active Pending
-
2001
- 2001-03-01 US US09/795,309 patent/US6410452B2/en not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| US6410452B2 (en) | 2002-06-25 |
| US20020008019A1 (en) | 2002-01-24 |
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