JPH02174140A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は半導体装置の製造方法に係り、詳しくは、Ｍ
Ｏ３ＬＳ［、高集積バイポーラＬＳＩにおけろ溝光てん
法による素子分離部の形成方法に関するものである。

（従来の技術） 近年の半導体記憶装置は、記憶容重の増大の要求に伴っ
て記憶素子（メモリセル）の微細化が促進され、素子の
高集積化がはかられている。このように集積度を向上さ
せるために更に素子の分離幅を縮小することが現在、重
要な課題となっている。

従来の素子分離は、バイポーラＬＳＩではｐｎ接合分離
あるいは選択酸化分離が用いられており、一方、ＭＯ８
ＬＳＩでは主として選択酸化分離（Ｌｏｃａｌｏｘｉｄ
ａｔｉｏｎ　ｏｒ　５ｉｌｉｃｏｎ；以下ＬＯＧＯ３と
いう）法が広く用いられてきた。

しかしながら、ＬＯＣＯ８法による分離では、バーズビ
ークが発生し、０．５μｍ以下の分離幅を得ろことが困
難である。

そのため、これにかわる新しい素子分離技術が強り要求
されている。今までに提案された方法の中には選択エピ
タキシャル分離、トレンチ素子分離、誘電体分離等があ
るが、ここでは−例としてトレンチ素子分離技術につい
てとりあげて説明する。

第３図（ａ）〜（ｄ）は、文献「ＬＳＩハンドブック。

電子通信学会編、オーム社、第３９２頁」に示されろ溝
光てん法による素子分離（以下、トレンチ素子分離とい
う）例を示したものである。以下、この方法について順
を迫って説明する。

第３図（ａｌにおいて、１はＰ型シリコン（Ｓｉ）基板
であり、表面側にｎ＋埋込屡２を形成した後、ｎエピタ
キシャル層３が堆積されている。以下、シリコン基板１
．ｎ＋埋込層２．ｎエピタキシャル層３部分をシリコン
基体という。このシリコン基体上にパッドシリコン酸化
膜（以下５Ｉ０２膜と記す）４とシリコン窒化膜（以下
Ｓｉ３Ｎ４膜と記す）５を順次形成する。次に、これら
Ｓｉ３Ｎ４膜５とＳ　ｉ　Ｏ２膜４に通常のホトリソグ
ラフィーにより素子分離溝形成用の開口部６を形成する
。そして、残りのＳｉ、、Ｎ４膜５をマスクとして開口
部６を通して反応性イオンエツチング（ＲＩＥ）でシリ
コン基体をエツチングすることにより、このシリコン基
体に、ｎ＋埋込層２を貫（深い溝７を形成する。

次に、溝７の内壁に、熱酸化により第３図（ｂｌに示す
ようにＳ　ｉ　Ｏ２膜８を形成した後、溝７底部のシリ
コン基体部分に、ホウ素イオン（Ｂ＋）のイオン注入に
よりチャネルカット層９を形成する。

その後、多結晶シリコン１０を全面に厚く堆積し、溝７
を該多結晶シリコン１０で埋めろ。

その次に、多結晶シリコン１０を、エッチバックにより
第３図（ｃｌに示すように溝７内にのみ残す。

最後に、Ｓｉ、Ｎ４膜５をマスクとして、熱酸化により
第３図ｆｄ）に示すようにキャンプ酸化膜１１を多結晶
シリコン１０の表面部に形成する。

（発明が解決しようとする課題） しかしながら、上記のような従来のトレンチ素子分離形
成法では、溝内壁の酸化膜８とシリコン基体との間、お
よびキャップ酸化膜１１と多結晶シリコン１０の間に応
力が発生することが問題となっている。特に、第３５回
応用物理学関係連合講演会予稿集３１ａ−Ｖ−１０，第
６９２頁で指摘されているように、キャップ酸化膜１１
と多結晶シリコン１０との間の応力が著しく、第３図（
ｄｌに点線の円で示す領域部に縞状のバーズビークが発
生する。そのため、この応力場によりシリコン基体側に
転位、欠陥が数多（発生し、それに起因するリーク電流
で十分な素子特性が得られなかった。

この発明は、埋込み多結晶シリコン表面の絶縁膜形成で
発生していた局所的応力を緩和し、その結果、半導体基
体での結晶欠陥発生を抑止して、優れた素子形成を可能
とするトレンチ素子分離形成法を提供することを目的と
する。

（課題を解決するための手段） この発明は、トレンチ素子分離形成法において、半導体
基体に形成される素子分離用溝の上部部分の開口幅を、
下部側に比較して広げろようにしたものである。特に、
この発明では、半導体基体上にマスク層を形成し、この
マスク層に溝形成用の開口部を形成した後、該開口部を
通して等方性エツチングにより半導体基体を浅くエツチ
ングし、続いて１ｉｉＩ開口部を通して異方性エツチン
グで所定の深さま°Ｃ了導体基体をエツチングずろこと
により、この半導体基体に、上部部分の開口幅が広がっ
た素子分離用の）１４を形成ずろ。

（作　　用） 上記のようにして）４の上部部分を広げであると、線溝
の内壁に絶縁膜を形成した後、溝内を、上部部分を除い
て多結晶シリコンで埋め、その多結晶シリコンの表面に
、溝の上部部分を埋めて絶縁膜を形成した時、該絶縁膜
形成による応力は第２図に示すように深さ方向と横方向
へ分散する。すなわち、応力集中が緩和されろもので、
よって、半導体基体での結晶欠陥発生が低下ずろ。

（実施例） 以下この発明の一実施例を第１図ｔａ＋〜ｆｉｔを参照
して説明する。

第１図（ａｌにおいて、２１はＰ型シリ：］：／（１０
０）基板で、抵抗率が１〜２０Ω・ｃａｎの範囲の基板
である。この１〕型シリコン（１００）基板２１の表面
側に、通常の拡散法によりリン（Ｐ）あるいはヒ素（Ａ
ｓｌを５　Ｘ　１０”原子／　ｃｃ程度拡散させ、ｎ＋
埋込層２２を形成する。さらに、このｎ＋埋込層２２の
上にエピタキシャル成長により１層２３を形成する。こ
の１層２３を形成するにあたり、成長は通常行われてい
る方法を用いた。即ち、本実施例においては、成長時に
、鳩希釈の５ＩＨ２Ｃ１２ガスとＰＨ，ガスないしは、
馬希釈のＳ　ｉ　Ｈ４ガスとＰ）（３ガスを用い、温度
１０００〜１２００℃の範囲で成長を行った。また、こ
の１層２３は、通常素子分離として使用されろ範囲の厚
み、−例として１〜５μｍ程度の厚さであればよい。こ
の１層２３とｎ＋埋込層２２およびＰ型シリコン（１０
０）基板２１部分を以下シリコン基体と言う。

次に、第１図（ｂｌに示されるように、シリコン酸化膜
（息下ＳｉＯ□膜と記す）２４をシリコン基体上、詳細
には、１層２３の上に成長させる。このＳ　ｉ　Ｏ２膜
２４は、通常の熱酸化法により形成する。

即ち、本実施例では電気炉を用い、乾燥した酸素（０２
）雰囲気中、１０００℃で酸化を行い、１０００〜５０
００人の厚みで成長させた。次に、５１０２膜２４上に
レジスト２５をスピンコードで塗布シ、約１μｍ堆積さ
せる。その後、ホトリソグラフィーによりレジスト２５
のパターニングを第１図（ｂ）に示すように行う。ここ
で、レジスト除去部２６の幅は、所望のトレンチ幅、例
えば０．５〜１．５μｍの寸法が得られるような幅とし
、その幅となるようにホトリソグラフィーの諸条件を設
定する。

次に、パターニングされたレジスト２５をマスクとして
反応性イオンエツチング（ＲＩＥ）により５Ｉ０２膜２
４をエツチングし、該Ｓ　ｉ　ｑ膜２４に第１図（Ｃ１
に示すように溝形成用の開口部２７を形成した後、０２
アツシング及び硫酸過水によりレジスト２５を剥離する
。このようにして、マスク開口部２７を有するＳｉＯ□
膜マスクを作製する。

次に、５１０２膜２４をマスクとして、開口部２７を通
してシリコン基体を第１図ｆｄｌに示すように浅くエツ
チングする。この時のエツチングは等方性エツチングと
なるように条件設定する。また、エツチング方式は、ウ
ェットエツチングでもドライエツチングでもかまわない
。ウェットエツチングでは、例えばフッ硝酸等のＳｉの
エッチャントを用いることにより、等方性エツチングが
達成できる。また、ドライエツチングでは、例えばＣＦ
４゜ＮＦ３等フッ素（Ｆ）を含んだガスや、このＦ系ガ
スとへなどの混合ガスを用いることにより等方性エツチ
ングを達成できろ。このような等方性エツチングでエツ
チングを行うと、第１図（ｄｌに示すように、シリコン
基体には、サイドエツチングにより、Ｓ　ｉ　Ｏ２膜２
４の開口部２７の幅より広がった凹部２８がシリコン基
体に形成される。

続いて、Ｓ　ｉ　Ｏ２膜２４をマスクとして、開口部２
７を通して、今度は異方性エツチングによりシリコン基
体を第１図ｔｅｌに示すように所定の深さまでエツチン
グする。ここで、所定の深さとは、ｎ埋込層２２を貫通
する深さであり、通常は３〜５μｍの深さである。また
、異方性エツチングは、例えば５ｉ（Ｊ４．　ＣＣｌ４
など、塩素（ＣＩ）を含んだガスや、このＣＩ系ガスと
０２．Ｎ２などの混合ガスを用いて行う。この異方性エ
ツチングでエツチングを行った場合は、５１０２膜２４
の開口部２７と同じ幅でシリコン基体に溝が形成される
。そして、この異方性エツチングを、前述の等方性エツ
チングに続いて行うことにより、シリコン基体には、第
１図ｔｅｌに示すように、上部部分の開口幅が下部側に
比較して広がった素子分離用の溝２９が形成されろこと
になる。この溝２９の上部部分の広がった部分をポケッ
ト領域２９ａと呼ぶ。

次に、マスクとして使用したＳｉＯ２膜２４全２４図ｆ
ｆｌに示すように除去してシリコン基体の表面を露出さ
せた後、同図のように、ウェットエツチングにより溝部
の角部を丸めろ。

その後、溝２９の内壁およびシリコン基体の表向に、第
１図（ｇｌに示すように５ＩＯ２膜３０を５００〜２５
００人の厚さで形成する。この５ＩＯ２膜３０の形成は
、熱酸化あるいはＣＶＤ法のどちらを使用してもよい。

続いて、Ｂ＋をイオン注入により注入して、溝２９底部
のシリコン基体部分にチャネルカットｌｌ１３１を形成
する。

次に、第１図（ｈｌに示されろように多結晶シリコン３
２をシリコン基体上の全面に堆積させ、該多結晶シリコ
ン３２で溝２９を完全に埋めろようにする。この多結晶
シリコン３２の厚みは２０００〜５０００人程度であれ
ばよ形成 次に、エッチバック法により多結晶シリコン３２をエツ
チングし、第１図（ｉｌに示すように、溝２９内の、上
部部分以外の部分にのみ多結晶シリコン３２を残すよう
にする。

続いて、溝２９の上部部分を埋めるようにしてシリコン
基体上の全面に通常のＣＶＤ法を用いてキャップ酸化Ｍ
３３を形成する。最後に、そのキャップ酸化膜３３をエ
ッチパック法によりエツチングし、このキャップ酸化膜
３３が、第１図（Ｊ）に示すように、埋込み多結晶シリ
コン３２の表面に、溝２９の上部部分を埋めて残るのみ
とする。以上でトレンチ素子分離部が完成する。

上記の方法では、溝２９の上部部分に、ポケット領域２
９ａを形成している。したがって、埋込み多結晶シリコ
ン３２の表面に、溝２９の上部部分を埋めてキャップ酸
化膜３３を形成することにより発生ずる応力は、第２図
に示すように深さ方向と横方向へ分散する。すなわち、
応力集中が緩和されろことになり、よって、シリコン基
体での結晶欠陥発生が低下する。それゆえ、リーク電流
の発生がなく、高性能な素子形成が可能となる。

（発明の効果） 以上詳細に説明したように、この発明によれば、素子分
離用溝の上部部分の開口幅を広げ、ポケット領域を設け
ることにより、埋込み多結晶シリコン表面の絶縁膜形成
により発生する応力を深さ方向と横方向に分散させて、
応力集中を緩和できるようにしたので、半導体基体での
結晶欠陥の発生を低下させ、リーク電流の発生を抑える
ことができ、高性能な素子形成が可能となる。

【図面の簡単な説明】

第１図はこの発明の半導体装置の製造方法の一実施例を
示す工程断面図、第２図は上記一実施例における溝上部
部分の拡大断面図、第３図は従来のトレンチ素子分離形
成法を示す工程断面図である。 ２１・・・Ｐ型シリコン（１ｏｏ）基板、２２・・・ｎ
埋込層、２３・・ｎ層、２４・・・シリコン酸化膜（ｓ
ｌｏ２膜）、２７・開口部、２８・・凹部、２９・・・
溝、２９　ａ−ポケット領域、３０−　ＳｉＯ２膜、３
２多結晶シリコン、３３・・キャップ酸化膜。 本発明一実施例（こおける要部断面図 第２図

Claims (1)

1. 【特許請求の範囲】 （ａ）半導体基体上にマスク層を形成し、このマスク層
   に溝形成用の開口部を形成する工程と、（ｂ）その開口
   部を通して等方性エッチングにより半導体基体を浅くエ
   ッチングし、続いて同開口部を通して異方性エッチング
   で所定の深さまで半導体基体をエッチングすることによ
   り、この半導体基体に、上部部分の開口幅が下部側に比
   較して広がった素子分離用の溝を形成する工程と、 （ｃ）その溝の内壁に絶縁膜を形成した後、溝内を、前
   記上部部分を除いて多結晶シリコンで埋める工程と、 （ｄ）その埋込み多結晶シリコンの表面に、溝の上部部
   分を埋めて絶縁膜を形成する工程とを具備してなる半導
   体装置の製造方法。