JPS63260164A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ＭＯ３型半導体記憶装置、特に、１トランジ
スタ、ｌキャパシタ型ダイナミックＲＡＭ及びその製造
方法に関するものである。

（従来の技術） 従来、このような分野の技術としては、例えば、特開昭
５９−１６１８６０号、特開昭５９−２２２９３９号、
特開昭６０−６５５５９号等に記載されるものがあった
。

第２図は係る従来の半導体記憶装置の製造工程断面図で
ある。

まず、第２図（ａ）に示されるように、Ｐ型Ｓｔ基板１
上にＬＯＣＯＳ法による素子骨Ｈｆｉｌ域２を形成し、
＾Ｓイオンを３０　ＫｅＶ程度の加速度で注入し、Ｎ型
拡散層４を形成し、更に、溝を形成する際のエツチング
マスクとなる、５００人程度の熱酸化膜３、減圧ＣＶＤ
法による窒化膜５　（５００〜１０００人）、常圧ＣＶ
Ｄ法による酸化膜６　（５０００〜１００００人）を順
次成長させる。なお、ここで、Ｎ型拡散層４は後に形成
されるトランジスタの拡散層を第１の導電性膜に確実に
接続するために必要である。

次に、第２図（ｂ）に示されるように、ホトリソグラフ
ィー、酸化膜６／窒化膜５／＃Ｉ化膜３の異方性エツチ
ング及び塩素系ガスによる異方性エツチングによりＳｉ
基板１のエツチングを行い、溝７を形成する。

次に、第２図（ｃ）に示されるように、溝内の清浄化の
ために、）ＩＦ／ＨＮＯｓｆｉ合液による溝内のＳｉ基
板のエツチング、ＨＦ水溶液による酸化膜６の除去、溝
内の選択酸化、熱リン酸による窒化膜５の除去を行う、
この場合、溝内酸化膜８の膜厚は１５００〜３０００人
程度である。

次に、第２図（ｄ）に示されるように、キャパシタの第
１の導電性膜と後に隣接して作成するトランジスタの拡
散層とを接続するためのコンタクト９　（以下、セルコ
ンタクトという）をホトリソ及びＨＦ水溶液によるエツ
チングにより開口する。

次いで、第２図（ｅ）に示されるように、第１のの導電
性膜となる多結晶５ｉｌｏ　（１０００〜２０００人）
を減圧ＣＶＯ法により成長させ、気相拡散により多結晶
ＳｔにＰＯ（Ｊ３　　（４〜６　Ｘ　１０”ａｍ−”）
を拡散し、ホトリソ及びエツチングによりバターニング
する。

ここで、１１は多結晶ＳＬにＰＯＣｌ　、を拡散する際
にセルコンタクト９を通して、Ｓｉ基板内に拡散される
リンによる高濃度のＮ型拡散層である。

次に、誘電体となる減圧ＣＶＯ法による窒化膜１ｚ（１
２０〜２００人）の成長、第２の導電性膜１３である多
結晶Ｓｉの成長及びＰＯＣｌ　ｓ拡散、平坦化のための
減圧ＣＶＤ法による酸化膜（７０００〜１００００人）
の成長及び多結晶Ｓｉをエツチングの終点とするエッチ
バックによる埋込材１４を形成し、第２図（ｆ）に示さ
れるように、第２の導電性膜（多結晶５ｉ）１３、窒化
膜１２、酸′化膜３のパターニングを行う。

この後、第２図（ｇ）に示されるように、眉間絶縁膜１
５、トランジスタのゲート絶縁Ｍ１６、ゲート電極１７
、イオン注入によるＮ型拡散層１訳中間絶縁膜１９、配
線とのコンタクト２０を形成し、更に、図示しないが配
線を形成することにより半導体記憶装置が得られる。

（発明が解決しようとする問題点） しかしながら、上記した半導体記憶装置の製造方法では
、セルコンタクトをホトリソ及びエツチングにより開口
するため、セルコンタクト部をＳｉ基板表面に形成する
必要があり、第２図（ｄ）に示すように最小でもセルコ
ンタクト寸法（Ｌ）、及び溝に対する位置の精度（合わ
せ精度）（△Ｌ）分の長さが必要であり、素子寸法の縮
小の際の障害となっていた。

本発明は、以上述べたセルコンタクトに起因する素子寸
法縮小の障害を除去し、高集積度を有する半導体記憶装
置及びその製造方法を提供することを目的とする。

（問題点を解決するための手段） 本発明は、上記問題点を解決するために、半導体基板に
内面を酸化した溝を形成し、第１の導電性膜、誘電体膜
及び第２の導電性膜を被着し、前記第１の導電性膜に電
荷を蓄積する半導体記憶装置において、前記第１の導電
性膜と隣接するトランジスタとのコンタクト部を半導体
基板表面ではなく、溝上部の側壁に形成するようにした
ものである。また、その半導体記憶装置の製造方法にお
いて、溝を形成する半導体基板エツチングのマスクとし
て酸化膜／第１の窒化膜／酸化膜の３層膜を形成する工
程と、その３層膜をマスクとし等方性エツチングにより
浅い溝を形成する工程と、第２の窒化膜を被着し、異方
性エツチングにより、前記第１の浅い溝内に埋め込まれ
た部分を持つ窒化膜サイドウオールを形成する工程と、
その窒化膜サイドウオールをマスクとし、異方性エツチ
ングにより、前記第１の浅い溝を掘り下げ更に深い溝を
形成する工程と、前記第１の窒化膜及び窒化膜サイドウ
オールをマスクとし、溝内を選択酸化する工程と、前記
窒化膜サイドウオールを除去後、前記第１の導電性膜を
被着し、前記窒化膜サイドウオールが除去され露出する
半導体基板部分に前記第１の導電性膜を接触させ、隣接
するトランジスタとの拡散層のコンタクト部を形成する
工程を設けるようにしたものである。

（作用） 本発明によれば、上記のように構成したので、窒化膜サ
イドウオールが半導体基板と接する部分がセルコンタク
トとなり、セルコンタクトを半導体基板表面ではなく、
溝上部の側壁に形成することができ、従来のものに比べ
て、セルコンタクト寸法、及びセルコンタクト位置精度
の余裕が不要となり素子寸法を大幅に縮小化できる。又
、第１の導電性膜と隣接するトランジスタとの接続が自
己整合的に行われ、容易に製造することができる。

（実施例） 以下、本発明の実施例について図面を参照しながら詳細
に説明する。

第１図は本発明の一実施例を示す半導体記憶装置の製造
工程断面図である。

まず、第１図（ａ）に示されるように、Ｐ型Ｓｔ基板２
１上にＬＯＣＯ５法による素子分１１Ｅ！　８１域とな
る膜厚４０００〜５０００人の熱酸化膜２２、溝を形成
する際のエツチングマスクとなる膜厚約３００〜５００
人の熱酸化膜２３を形成後、Ａｓイオンを３０　ＫｅＶ
程度の加速度で注入し、Ｎ型拡散層２４を形成し、ＬＰ
ＣＶＤ法による膜厚３００〜１０００人の窒化１１！２
５、ＡＰＣＶＤ法による膜厚５０００〜１００００人の
酸化１１２６を順次成長させ、その３層膜を素子分離領
域ごとにパターニングし、幅Ｗ１が約１μｍの開口部を
形成する。なお、Ｎ型拡散層２４はメモリセルのスイッ
チングＭＯ３）ランジスタのドレイン領域となる。

次に、第１図（ｂ）に示されるように、等方性エツチン
グにより、深さｄ、が約３０００〜１００００人の浅い
溝（幅Ｗｔが約３０００〜６０００人）２７を形成する
。

この時の等方性エツチングはＦ系ガスによるドライエツ
チング、ＩＦ／ｌｌＮＯｓ混合液によるウェットエツチ
ング等によるが、他の方法によりでもかまわない。

次に、第１図（ｃ）に示されるように、ＬＰＣＶＤ法に
より全表面に膜厚１０００〜３０００人の第２の窒化膜
２８を成長させる。

次いで、第１図（ｄ）に示されるように、異方性エツチ
ングにより酸化膜２６の表面及び開口部の底面のＳｔ基
板表面上の第２の窒化膜２８を除去し、浅い溝２７の側
壁部に窒化膜からなるサイドウオール（以下、窒化膜サ
イドウオールという）２９を形成する。

次に、第１図（ｅ）に示されるように、塩素系ガスを用
いた異方性エツチングによりＳｔ基板２１に深さｄｔが
３〜６μｍの深い溝（トレンチ）　３０を形成する。な
お、ここで、異方性エツチングを行うに際し、前記３層
膜及び窒化膜サイドウオールに対するＳｔ基板の選択比
が良いものであれば、異方性エツチングの種類は何でも
良い。

次に、酸化ｌ！ｌＩ２６をＨＰ水溶液により除去して窒
化膜表面を露出し、第１図（ｆ）に示されるように、そ
の窒化膜２５及び窒化膜サイドウオール２９をマスクと
して、選択酸化を行う０例えば、ウェット０８雰囲気で
約９００〜１０００℃で約４０〜１００分間加熱して、
溝の表面に膜厚が約１０００〜３０００人の酸化ＷＩＩ
３１を形成する。なお、この選択酸化前に溝内の清浄化
処理として、何らかの等方性Ｓｉ基板エツチング（２０
０〜１０００人）や犠牲酸化（５００〜２０００人）を
行っても良い。

次に、熱リン酸など等方性エツチングにより、窒化膜２
５及び窒化膜サイドウオール２９を除去し、セルコンタ
クト３２を露出させる０次いで、ＬＰＣＶＤ法により、
例えば、高濃度のリンネ鈍物がドープされた多結晶５ｉ
３４を膜厚約１０００〜２０００人溝の側面及び酸化膜
２２．２３の表面に形成する。この時、同時に、リンの
拡散によるＮ型拡散層３３がＳｔ基板に形成され、第１
図（ｇ）　？、：、示されるように、多結晶５ｉ３４の
パターニングにより、多結晶ＳＬの第１の導電性膜３４
を形成する。つまり、多結晶５ｉ３４はＮ型拡散層の端
部と電気的に接続され、この多結晶５ｔ３４はメモリの
キャパシタの下部プレートとして機能する。

次に、全表面にＬＰＣＶＤ法により、メモリキャパシタ
用誘電体となる膜厚約１００〜２００人の窒化膜３５を
形成し、次に、この窒化膜３５の表面にＬＰＣＶＤ法に
より、例えば、高濃度のリンネ純物がドープされた多結
晶５ｉ３６を膜厚１０００〜２０００人形成する。

この多結晶５ｉ３６はメモリキャパシタの上部電極とし
て機能する。その後、溝内にスピンオンガラス（ＳＯＧ
）　、　ＣＶＤ５ｉ（ｈ　、多結晶Ｓｉ等の埋込材３７
により溝内を埋め込んだ籠、基板表面を平坦化し、フッ
素系ガスを用いたドライエツチング法により、パターニ
ングする。つまり、第３図（ｈ）に示されるように、多
結晶Ｓ！３６をエツチングして、メモリキャパシタの上
部プレートである第２の導電性膜を形成する。同時に露
出された窒化膜２５が除去され、酸化膜２３の表面が露
出される。

次に、多結晶５ｉ３６をマスクにして酸化膜２３を１度
ＩＰ水溶液により完全に除去して、基板表面を露出させ
、次に、基板表面に約２００〜４００人の厚みのゲート
酸化膜３８を熱酸化により形成し、この時多結晶５ｉ３
６上の酸化膜３９も同時に成長させる。次いで、全面に
高濃度の不純物、例えば、リンをドープした厚み１００
０〜５０００人の多結晶ＳｉをＣＶＤ法により形成した
後、選択的にエツチングし、パターニングして、多結晶
Ｓｉゲート電電橋０及び多結晶Ｓｉ配線層４１を形成す
る０次に、多結晶Ｓｉゲート電極４０をマスクとして、
ゲート酸化Ｉｔ！３８を介して基板表面にＡｓ若しはＰ
不純物をイオン注入（ＩＸＩＯ１Ｓ〜２　ＸＩＯ”（Ｊ
−’）　ｌ、、そのイオン注入領域をアニール（ＯＸ雰
囲気８５０℃〜１０００℃）し、不純物を活性化する。

すると、第１図（＋）に示されるように、Ｎ型拡散層、
つまり、Ｎ型のソース領域４２及びドレイン領域４３が
形成される。同時に、ゲート電極及び配線層表面に酸化
１１１４４が形成される。それにより、このドレイン領
域４３はキャパシタ領域のＮ型拡散層３３と電気的に結
合される。

次いで、第Ｆ図（Ｈに示されるように、全面にＣＶＤ法
により厚ミ３０００〜５０００人１７）　ＰＳＧ層４５
を形成した後、ソース領域上のＰＳＧ層を選択的に除去
して、パターニングし、コンタクト４６を形成する。

次に、全面に導電材料、例えば、Ａｊｌをスパッタ法に
より形成した後、選択的に除去して、ソース領域上コン
タクトされた配線層４７を形成する。

この後、図示しないが、保護膜を５ｏｏｏ〜１００００
人被せて半導体記憶装置を得る。

次に、本発明の他の実施例を第３図を参照しながら詳細
に説明する。

この実施例においては、第１の実施例の第１図（ｅ）の
工程までは同じ工程を施し、次いで、第３図（ａ）に示
されるように、素子分離領域側の窒化膜サイドウオール
が除去可能なようにホトリソによりレジスト５１をパタ
ーニングする。この素子分離領域側の窒化膜サイドウオ
ール２９は後のセルコンタクトの形成には寄与せず、更
には素子分離領域直下に拡散層〔第１図（ｇ）に示され
る拡散層３３参照〕を形成するため、素子分離能力の低
下を促す恐れがあり、除去した方が良い特性が得られる
。

次に、第３図（ｂ）に示されるように、等方性ドライエ
ツチングにより素子分離領域側の窒化膜サイドウオール
２９を除去する。

次に、第３図（ｃ）に示されるように、選択酸化を行い
、酸化膜５２を形成する。

次に、第３図（ｄ）に示されるように、窒化膜２５及び
窒化膜サイドウオール２９を熱リン酸により除去し、そ
の後、ＬＰＣＶＤ法により多結晶５ｉ５４を成長させ、
ＰＯＣ１ｆｆ拡散によるＮ型拡散層５５及び多結晶５ｉ
５４のパターニングを行う。

この後、第１の実施例における工程（ｈ）乃至工程（ｊ
）と同様の工程を施す、即ち、 次に、全表面にＬＰＣＶＤ法により、メモリキャパシタ
用誘電体となる膜厚約１００〜２００人の窒化膜５６を
形成し、次に、この窒化膜５６の表面にＬＰＣＶＤ法に
より、例えば、高濃度のリンネ純物がドープされた多結
晶５ｉ５７を膜厚１０００〜２０００人形成する。

この多結晶５ｉ５７はメモリキャパシタの上部電極とし
て機能する。その後、溝内にスピンオンガラス（ＳＯＧ
）　、　ＣＶＤ５ｉ（ｈ　、多結晶Ｓｔ等の埋込材５８
により溝内を埋め込んだ後、基板表面を平坦化し、フッ
素系ガスを用いたドライエツチング法により、パターニ
ングする。つまり、第３図（ｅ）に示されるように、多
結晶５Ｌ５７をエツチングして、メモリキャパシタの上
部プレートである第２の導電性膜を形成する。同時に露
出された窒化膜５６が除去され、酸化膜２３の表面が露
出される。

次に、第３図（ｆ）に示されるように、多結晶５ｔ５７
をマスクにして酸化膜２３を１度ＩＰ水溶液により完全
に除去して、基板表面を露出させ、次に、基板表面に約
２００〜４００人の厚みのゲート酸化膜５９を熱酸化に
より形成し、この時多結晶５ｉ５７上の酸化膜６０も同
時に成長させる０次いで、全面に高濃度の不純物、例え
ば、リンをドープした厚み１０００〜５０００人の多結
晶ＳｉをＣＶＤ法により形成した後、選択的にエツチン
グし、パターニングして、多結晶Ｓｉゲート電極６１及
び多結晶Ｓｉ配線層６２を形成する。次に、多結晶Ｓｔ
ゲート電極６１をマスクとして、ゲート酸化膜５９を介
して基板表面にＡｓ若しはＰ不純物をイオン注入（１ｘ
ｌＱＩ５〜２　ＸＩＯ”ａｍ−３）　Ｌ／、そのイオン
注入領域をアニール（０８雰囲気８５０℃〜１０００℃
）し、不純物を活性化する。すると、Ｎ型拡散層、つま
り、Ｎ型のソース領域６３及びドレイン領域６４が形成
される。同時に、ゲート電極及び配線層表面に酸化膜６
５が形成される。それにより、このドレイン領域６４は
キャパシタ領域のＮ型拡散層５５と電気的に結合される
。

次いで、第３図（ｇ）に示されるように、全面にＣＶＤ
法により厚み３０００〜５０００人ノＰＳＧ　Ｆｉ６６
を形成した後、ソース領域上のＰＳＧ層を選択的に除去
して、パターニングし、コンタクト６７を形成する。

次に、全面に導電材料、例えば、Ａ７！をスパッタ法に
より形成した後、選択的に除去して、ソース領域とコン
タクトされた配線層６８を形成する。

この後、図示しないが、保護膜を５０００〜１００００
人被せて半導体記憶装置を得る。

上記実施例において、導電性膜としてＰＯＣ１３を拡散
した多結晶Ｓｉを用いたが、Ｎ型不純物（Ａｓ。

アンチモン等）であれば、何を拡散してもかまわない。

又、誘電体も窒化膜に限らない、　Ｓｉ基板のエツチン
グガスも、マスクとなる膜に対する選択比が１０以上で
あるならば何を用いても良い。

更に、本発明は上記実施例に限定されるものではなく、
本発明の趣旨に基づいて種々の変形が可能であり、これ
らを本発明の範囲から排除するものではない。

（発明の効果） 以上、詳細に説明したように、本発明によれば、セルコ
ンタクトを半導体基板表面ではなく、溝上部の側壁に溝
全周に自己整合的、若しくは溝上部の側壁の隣接するト
ランジスタ側に半自己整合的に形成するようにしたため
、従来のものに比べて、セルコンタクト寸法、及びセル
コンタクト位置精度の余裕が不要となり素子寸法を大幅
に縮小化できる。また、第１の導電性膜と隣接するトラ
ンジスタとの接続が自己整合的に形成され、容易に製造
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示す半導体記憶装置の製造
工程断面図、第２図は従来の半導体記憶装置の製造工程
断面図、第３図は本発明の他の実施例を示す半導体記憶
装置の製造工程断面図である。 ２１・・・Ｐ型Ｓｉ基板、２３．２６．３１．３９．４
４．５２．６０゜６５・・・酸化膜、２４．３３．５５
・・・Ｎ型拡散層、２５．２８゜３５、５６・・・窒化
膜、２７・・・浅い溝、２９・・・窒化膜サイドウオー
ル、３０・・・深い溝、３２・・・セルコンタクト、３
４゜３６、５４．５７・・・多結晶Ｓｔ、３７．５８・
・・埋込材、３８．５９・・・ゲート酸化膜、４０．６
１・・・ゲート電極、４１．６２・・・多結晶Ｓｉ配線
層、４２．６３・・・ソース領域、４３．６４・・・ド
レイン領域、４５．６６・・・ＰＳＧ層、４６．６７・
・・コンタクト、４７．６８・・・配線層、５１・・・
レジスト。

Claims (2)

【特許請求の範囲】
1. （１）半導体基板に内面を酸化した溝を形成し、第１の
   導電性膜、誘電体膜及び第２の導電性膜を被着し、前記
   第１の導電性膜に電荷を蓄積する半導体記憶装置におい
   て、 前記第１の導電性膜と隣接するトランジスタとのコンタ
   クト部を溝上部の側壁に形成することを特徴とする半導
   体記憶装置。
2. （２）半導体基板に内面を酸化した溝を形成し、第１の
   導電性膜、誘電体膜及び第２の導電性膜を被着し、前記
   第１の導電性膜に電荷を蓄積する半導体記憶装置の製造
   方法において、 （ａ）溝を形成する半導体基板エッチングのマスクとし
   て酸化膜／第１の窒化膜／酸化膜の３層膜を形成する工
   程と、 （ｂ）該３層膜をマスクとし等方性エッチングにより浅
   い溝を形成する工程と、 （ｃ）第２の窒化膜を被着し、異方性エッチングにより
   、前記第１の浅い溝内に埋め込まれた部分を持つ窒化膜
   サイドウォールを形成する工程と、 （ｄ）該窒化膜サイドウォールをマスクとし、異方性エ
   ッチングにより、前記第１の浅い溝を掘り下げ更に深い
   溝を形成する工程と、 （ｅ）前記第１の窒化膜及び窒化膜サイドウォールをマ
   スクとし、溝内を選択酸化する工程と、 （ｆ）前記窒化膜サイドウォールを除去後、前記第１の
   導電性膜を被着し、前記窒化膜サイドウォールが除去さ
   れ露出する半導体基板部分に前記第１の導電性膜を接触
   させ、隣接するトランジスタの拡散層とのコンタクト部
   を形成する工程を有することを特徴とする半導体記憶装
   置の製造方法。