JP2655157B2 - 積層ｍｏｓ構造の製造方法 - Google Patents
積層ｍｏｓ構造の製造方法Info
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- H01—ELECTRIC ELEMENTS
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Description
【発明の詳細な説明】 技術分野 この発明は共通ゲート電極に応答する２つのチャンネ
ル領域を有する３次元集積回路構造を半導体基板のアク
ティブ領域に製造する方法に関する。
ル領域を有する３次元集積回路構造を半導体基板のアク
ティブ領域に製造する方法に関する。
この発明は特に積層構造のCMOS電界効果トランジスタ
の形成にその応用を有する。
の形成にその応用を有する。
背景技術 この種類の製造方法はJ.P.Colingeほかによる「ST−C
MOS（積層トランジスタCMOS）：ダブル−ポリ−NMOS−
コンパチブルCMOS技術」（IDEM（81）557〜560頁）に記
載してある。
MOS（積層トランジスタCMOS）：ダブル−ポリ−NMOS−
コンパチブルCMOS技術」（IDEM（81）557〜560頁）に記
載してある。
この公知の方法は上電界効果トランジスタとゲート電
極との間に十分な自己整列がなく、高周波性能を劣化さ
せる相当大きなミラー（Miller）容量を発生するという
欠点を有する。
極との間に十分な自己整列がなく、高周波性能を劣化さ
せる相当大きなミラー（Miller）容量を発生するという
欠点を有する。
発明の開示 この発明の目的は上記の欠点を除去した積層MOS構造
の製造方法を提供することである。
の製造方法を提供することである。
従って、この発明によると、１つの共通ゲート電極に
応答する２つのチャンネル領域を有する３次元集積回路
構造を形成する方法であって、半導体基板の能動領域に
第１のソース・ドレイン領域で構成される第１のチャン
ネル及びゲート電極を形成し、前記ゲート電極の上に厚
いリフト・オフ材料層を形成して前記ゲート電極と共に
前記第１のチャンネルの両端部に側面を構成するように
なし、前記ゲート電極よりも厚い第１の誘電体層を、該
第１の誘電体層の一部領域であって前記側面を覆う領域
ではエッチング性が強くなるように、前記半導体基板全
体を覆って形成し、前記第１の誘電体層の一部領域であ
って前記リフト・オフ材料層の側面を覆う前記領域を選
択的にエッチングして、前記リフト・オフ材料層の側面
を露出させ、前記リフト・オフ材料層とその上の前記第
１の誘電体層を選択的に除去して、前記ゲート電極に対
応する部分に凹部を形成し、前記凹部を維持しつつ、半
導体材料層を前記半導体基板上に整合して形成し、前記
凹部にドーパント・マスキング材料領域を形成し、前記
ドーパント・マスキング材料領域の存在下で、前記半導
体材料層をドーピングして、前記ドーパント・マスキン
グ材料領域の外側に第２のソース・ドレイン領域を形成
し、前記ドーパント・マスキング材料領域下に第２のチ
ャンネルを形成する各工程からなる積層MOS構造の製造
方法を提供する。
応答する２つのチャンネル領域を有する３次元集積回路
構造を形成する方法であって、半導体基板の能動領域に
第１のソース・ドレイン領域で構成される第１のチャン
ネル及びゲート電極を形成し、前記ゲート電極の上に厚
いリフト・オフ材料層を形成して前記ゲート電極と共に
前記第１のチャンネルの両端部に側面を構成するように
なし、前記ゲート電極よりも厚い第１の誘電体層を、該
第１の誘電体層の一部領域であって前記側面を覆う領域
ではエッチング性が強くなるように、前記半導体基板全
体を覆って形成し、前記第１の誘電体層の一部領域であ
って前記リフト・オフ材料層の側面を覆う前記領域を選
択的にエッチングして、前記リフト・オフ材料層の側面
を露出させ、前記リフト・オフ材料層とその上の前記第
１の誘電体層を選択的に除去して、前記ゲート電極に対
応する部分に凹部を形成し、前記凹部を維持しつつ、半
導体材料層を前記半導体基板上に整合して形成し、前記
凹部にドーパント・マスキング材料領域を形成し、前記
ドーパント・マスキング材料領域の存在下で、前記半導
体材料層をドーピングして、前記ドーパント・マスキン
グ材料領域の外側に第２のソース・ドレイン領域を形成
し、前記ドーパント・マスキング材料領域下に第２のチ
ャンネルを形成する各工程からなる積層MOS構造の製造
方法を提供する。
この発明によると、凹部に形成されたドーパント・マ
スキング材料は第２のポリシリコン層から形成された電
界効果装置のソース／ドレイン領域のドーピングのため
の自己整列マスクとして作用するということがわかる。
従って、ゲート電極は上及び下両装置に対して自己整列
される。
スキング材料は第２のポリシリコン層から形成された電
界効果装置のソース／ドレイン領域のドーピングのため
の自己整列マスクとして作用するということがわかる。
従って、ゲート電極は上及び下両装置に対して自己整列
される。
第１の誘電体層は比較的厚いものが好ましく、それに
よって積層装置間で最少のソース／ドレイン結合が可能
である。他の好ましい特徴によると、ドーパント・マス
キング材料はプラナライズ酸化物層を提供し、プラナラ
イズ酸化物層をエッチングすることによって形成された
高度にプラナライズされた最終構造を提供することであ
る。
よって積層装置間で最少のソース／ドレイン結合が可能
である。他の好ましい特徴によると、ドーパント・マス
キング材料はプラナライズ酸化物層を提供し、プラナラ
イズ酸化物層をエッチングすることによって形成された
高度にプラナライズされた最終構造を提供することであ
る。
図面の簡単な説明 次に、下記の添付図面を参照してその例によりこの発
明の実施例を説明する。
明の実施例を説明する。
第１図は、ゲート電極リフト−オフ構造及び下トラン
ジスタ・ソース／ドレイン領域の形成の後の装置構造の
断面図である。
ジスタ・ソース／ドレイン領域の形成の後の装置構造の
断面図である。
第２図は、CVD酸化物層のデポジット後の断面図であ
る。
る。
第３図は、強調された（ストレスド）CVD酸化物のセ
レクティブ・エッチング後の断面図である。
レクティブ・エッチング後の断面図である。
第４図は、ゲート電極の上におくCVD酸化物領域のリ
フト−オフと、正角ポリシリコン層及びプラナライズ酸
化物層のデポジット後の断面図である。
フト−オフと、正角ポリシリコン層及びプラナライズ酸
化物層のデポジット後の断面図である。
第５図は、上電界効果トランジスタを形成するための
プラナライズ・エッチングとマスクされたソース／ドレ
イン注入後の構造の断面図である。
プラナライズ・エッチングとマスクされたソース／ドレ
イン注入後の構造の断面図である。
第６図は、スタックCMOSトランジスタ構造及び接続用
金属化を含む完成した実施例の断面図である。
金属化を含む完成した実施例の断面図である。
第７図は、溝酸化物分離で製造された第２図の構造の
断面図である。
断面図である。
第８図は、溝酸化物分離で製造された第４図の構造の
断面図である。
断面図である。
第９図は、この発明の実施の中心の重要な構造要素の
簡略図である。
簡略図である。
発明を実施するための最良の形態 まず、初期製造の結果を示す第１図から入る。この実
施例は積層CMOS構造１の製造を例として選択した。下位
電界効果トランジスタ２は第１の導電性にドープされた
他結晶シリコン層ゲート電極７と自己整列されたn+ドー
プド・ソース／ドレイン領域4,6を持つよう構成され、
ｐ−ドープド単結晶シリコン基板３に配置されたｎ−チ
ャンネル装置である。ゲート電極７は酸化物のゲート誘
電体によって電界効果トランジスタ２のチャンネル５か
ら分離される。ゲート電極７とソース／ドレイン領域4,
6との間の前述の自己整列はゲート電極７、PAD酸化物層
９、リフト−オフ窒化物層11及びホトレジスト（PR）層
12から成る積層構造のマスキング効果に貢献する。ソー
ス／ドレインの形成は従来の燐又は砒素注入13を使用し
て達成される。この実施例では、電界効果トランジスタ
２は従来方式で形成された半凹部フィールド酸化物領域
14によって基板３の他の領域から分離される。
施例は積層CMOS構造１の製造を例として選択した。下位
電界効果トランジスタ２は第１の導電性にドープされた
他結晶シリコン層ゲート電極７と自己整列されたn+ドー
プド・ソース／ドレイン領域4,6を持つよう構成され、
ｐ−ドープド単結晶シリコン基板３に配置されたｎ−チ
ャンネル装置である。ゲート電極７は酸化物のゲート誘
電体によって電界効果トランジスタ２のチャンネル５か
ら分離される。ゲート電極７とソース／ドレイン領域4,
6との間の前述の自己整列はゲート電極７、PAD酸化物層
９、リフト−オフ窒化物層11及びホトレジスト（PR）層
12から成る積層構造のマスキング効果に貢献する。ソー
ス／ドレインの形成は従来の燐又は砒素注入13を使用し
て達成される。この実施例では、電界効果トランジスタ
２は従来方式で形成された半凹部フィールド酸化物領域
14によって基板３の他の領域から分離される。
第１図の製造段階に達するために、フィールド酸化物
14の間のアクティブ領域１は、好ましくは基板３の熱酸
化により基板３を約50ナノメートルのゲート酸化物層８
でカバーするよう処理される。その後、第１のポリシリ
コン層が約500ナノメートル層に化学蒸着される。第１
のポリシリコン層は本来の場所に、又はブランケット注
入或はデポジション後の拡散によって導電性にドープす
ることができる。第１のポリシリコン層７は約20ナノメ
ートルの薄いPAD酸化物層９を形成するよう酸化され
る。PAD酸化物層はその後にデポジットされる窒化物層1
1とポリシリコン層７との間のストレス緩衝物として作
用する。
14の間のアクティブ領域１は、好ましくは基板３の熱酸
化により基板３を約50ナノメートルのゲート酸化物層８
でカバーするよう処理される。その後、第１のポリシリ
コン層が約500ナノメートル層に化学蒸着される。第１
のポリシリコン層は本来の場所に、又はブランケット注
入或はデポジション後の拡散によって導電性にドープす
ることができる。第１のポリシリコン層７は約20ナノメ
ートルの薄いPAD酸化物層９を形成するよう酸化され
る。PAD酸化物層はその後にデポジットされる窒化物層1
1とポリシリコン層７との間のストレス緩衝物として作
用する。
PAD酸化物層９の形成の後、この構造体の上に、温度
約350℃及び圧力約1.5トルを有するチャンバ内で約45分
間、好ましくはプラズマ強化された化学蒸着によりSiH4
及びNH3ガスを使用して約500ナノメートル厚に比較的厚
い窒化物層11が形成される。比較的厚いリフト−オフ層
11はアルミニュームで作ることができるが、適当な技術
をもつその後の処理工程により、基本の処理特性を維持
しながら異なる材料を使用することができる。
約350℃及び圧力約1.5トルを有するチャンバ内で約45分
間、好ましくはプラズマ強化された化学蒸着によりSiH4
及びNH3ガスを使用して約500ナノメートル厚に比較的厚
い窒化物層11が形成される。比較的厚いリフト−オフ層
11はアルミニュームで作ることができるが、適当な技術
をもつその後の処理工程により、基本の処理特性を維持
しながら異なる材料を使用することができる。
窒化物11のデポジットに続き、ホトレジストがデポジ
ットされ、セグメント12を保持するよう比較的従来の方
法でホトリソグラフによりパターン化される。パターン
・ホトレジスト12の存在下で、窒化物、PAD酸化物及び
ポリシリコン層は窒化物層11のパターン化のため、例え
ば、まずSF6＋O2又はNF3を使用して順に異方性にエッチ
され、PAD酸化物層９をパターン化するためにフレオン1
16を使用して簡単にエッチし、ポリシリコン層７を共範
囲に規定するためSF6＋O2又はCl2を使用してエッチング
する。その場合、窒化物の代りにアルミニュームが使用
され、適当なアルミニューム・セレクティブ・エッチン
グ剤が最初使用される。その後、第１図の残りの要素、
すなわち自己整列ソース／ドレイン領域4,6が注入13に
より作られる。例示のため、その注入はエネルギ80KeV
及びSE15イオン/cm2のドーズで注入される砒素イオンを
使用することができる。そのようにして第１図の基本構
造が形成される。
ットされ、セグメント12を保持するよう比較的従来の方
法でホトリソグラフによりパターン化される。パターン
・ホトレジスト12の存在下で、窒化物、PAD酸化物及び
ポリシリコン層は窒化物層11のパターン化のため、例え
ば、まずSF6＋O2又はNF3を使用して順に異方性にエッチ
され、PAD酸化物層９をパターン化するためにフレオン1
16を使用して簡単にエッチし、ポリシリコン層７を共範
囲に規定するためSF6＋O2又はCl2を使用してエッチング
する。その場合、窒化物の代りにアルミニュームが使用
され、適当なアルミニューム・セレクティブ・エッチン
グ剤が最初使用される。その後、第１図の残りの要素、
すなわち自己整列ソース／ドレイン領域4,6が注入13に
より作られる。例示のため、その注入はエネルギ80KeV
及びSE15イオン/cm2のドーズで注入される砒素イオンを
使用することができる。そのようにして第１図の基本構
造が形成される。
この発明を含む製造方法が第２図に描くように続けら
れ、パターン化されたホトレジスト12の除去の後に第１
図の構造の上にプラズマ強化化学蒸着酸化物層が形成さ
れる。前述したような模範的なポリシリコン７及び窒化
物11の厚さを形成するために、CVD酸化物16が約650ナノ
メートルの公称厚にデポジットするのが好ましく、その
条件及び寸法は窒化物層11の縦方向壁から延びる付帯の
強調酸化物領域18,19を持つ段外形17の形成を強調する
よう選ばれる。CVD酸化物層16のデポジションは温度約3
80℃及び圧力約1.1トルのSiH4,N2O及びO2ガスを使用し
たチャンバ内で約20分間行われるのが好ましい。
れ、パターン化されたホトレジスト12の除去の後に第１
図の構造の上にプラズマ強化化学蒸着酸化物層が形成さ
れる。前述したような模範的なポリシリコン７及び窒化
物11の厚さを形成するために、CVD酸化物16が約650ナノ
メートルの公称厚にデポジットするのが好ましく、その
条件及び寸法は窒化物層11の縦方向壁から延びる付帯の
強調酸化物領域18,19を持つ段外形17の形成を強調する
よう選ばれる。CVD酸化物層16のデポジションは温度約3
80℃及び圧力約1.1トルのSiH4,N2O及びO2ガスを使用し
たチャンバ内で約20分間行われるのが好ましい。
そこでこの製造方法は強調CVD酸化物領域18,19の選択
的除去に続く。例えば、稀釈フッ化水素酸（HF）の優先
的エッチング特性を使用して第３図の構造を作るべく第
２図にあるような強調（ストレスド）CVD酸化物18,19を
除去することができる。窒化物層11の側壁傾斜及び厚さ
は窒化物の両側に強調酸化物を集中させる。それはソー
ス／ドレイン領域4,6の上に残るCVD酸化物は強調されて
おらず（アンストレスド）、比較的厚いためであるとい
うことに注目を要する。それによって段外形17はそれ自
体ポリシリコン・ゲート電極７と整列される窒化物層11
と整列される。
的除去に続く。例えば、稀釈フッ化水素酸（HF）の優先
的エッチング特性を使用して第３図の構造を作るべく第
２図にあるような強調（ストレスド）CVD酸化物18,19を
除去することができる。窒化物層11の側壁傾斜及び厚さ
は窒化物の両側に強調酸化物を集中させる。それはソー
ス／ドレイン領域4,6の上に残るCVD酸化物は強調されて
おらず（アンストレスド）、比較的厚いためであるとい
うことに注目を要する。それによって段外形17はそれ自
体ポリシリコン・ゲート電極７と整列される窒化物層11
と整列される。
CVD酸化物セグメント21のリフト−オフはその後に窒
化物セレクティブ等方性エッチング剤を使用させる。こ
の実施例構造のためのリフト−オフは約60分間、沸騰し
た燐酸を使用することができる。強調酸化物18,19の除
去のときに作られる開口22,23は窒化物層11を窒化物溶
剤にさらし、そうすることによって、CVD酸化物セグメ
ント21のリフト−オフを生じさせる。PAD酸化物層９は
リフト−オフ動作中に使用される窒化物溶剤からポリシ
リコン層７をマスクする。薄いPAD酸化物層９はその後
稀釈された50:1HFを使用して除去され、ポリシリコンＩ
ゲート電極７を露出する。
化物セレクティブ等方性エッチング剤を使用させる。こ
の実施例構造のためのリフト−オフは約60分間、沸騰し
た燐酸を使用することができる。強調酸化物18,19の除
去のときに作られる開口22,23は窒化物層11を窒化物溶
剤にさらし、そうすることによって、CVD酸化物セグメ
ント21のリフト−オフを生じさせる。PAD酸化物層９は
リフト−オフ動作中に使用される窒化物溶剤からポリシ
リコン層７をマスクする。薄いPAD酸化物層９はその後
稀釈された50:1HFを使用して除去され、ポリシリコンＩ
ゲート電極７を露出する。
リフト−オフ及びゲート電極露出動作に続き、この構
造は酸化動作を受けて、50ナノメートル公称厚の上電界
効果トランジスタ・ゲート酸化物層24（第４図）を形成
するのが好ましい。これは温度約950℃、大気圧におい
て約50分間ドライO2から成る酸化還境を基板に受けさせ
ることによって行われるのが好ましい。その酸化の後、
ポリシリコン層７の上面はゲート酸化物又は他の誘電体
内に取囲まれる。又、化学蒸着により上電界効果トラン
ジスタ・ゲート酸化物24を形成して、ポリシリコン・ゲ
ート電極からのドーパントの外拡散を防止することもで
きる。
造は酸化動作を受けて、50ナノメートル公称厚の上電界
効果トランジスタ・ゲート酸化物層24（第４図）を形成
するのが好ましい。これは温度約950℃、大気圧におい
て約50分間ドライO2から成る酸化還境を基板に受けさせ
ることによって行われるのが好ましい。その酸化の後、
ポリシリコン層７の上面はゲート酸化物又は他の誘電体
内に取囲まれる。又、化学蒸着により上電界効果トラン
ジスタ・ゲート酸化物24を形成して、ポリシリコン・ゲ
ート電極からのドーパントの外拡散を防止することもで
きる。
上ゲート酸化物24をそこに形成したまま、第２の多結
晶シリコン層26が300ナノメートルの公称厚に整合して
デポジットされる。第２のポリシリコン層の形成は好ま
しくは温度約650℃、気圧約0.3トルにおけるSiH4を使用
したCVDデポジションを約30分間行い、本来のアンドー
プド・ポリシリコン層26を形成する。希望により、ポリ
シリコン層26は軽いドーピングを受けることができる。
この時点で、第２のポリシリコン層26の整合性はVCD酸
化物16の斜壁27,28によって規定された凹部の自己整列
性の故に、ポリシリコン・ゲート電極７と後に形成され
る上電界効果トランジスタ・チャンネルとの間の整列の
継続性を保証するということに注目する価値がある。
晶シリコン層26が300ナノメートルの公称厚に整合して
デポジットされる。第２のポリシリコン層の形成は好ま
しくは温度約650℃、気圧約0.3トルにおけるSiH4を使用
したCVDデポジションを約30分間行い、本来のアンドー
プド・ポリシリコン層26を形成する。希望により、ポリ
シリコン層26は軽いドーピングを受けることができる。
この時点で、第２のポリシリコン層26の整合性はVCD酸
化物16の斜壁27,28によって規定された凹部の自己整列
性の故に、ポリシリコン・ゲート電極７と後に形成され
る上電界効果トランジスタ・チャンネルとの間の整列の
継続性を保証するということに注目する価値がある。
ポリシリコンII層26の形成はその後に個々にデポジッ
トされ又は全体的プラナライズ・ポリマとの混合でデポ
ジットされるプラナライズ酸化物層の形成を行い、プラ
ナライズ・エッチングの結果、ほぼ平坦なプラナ面を形
成する。他のプルナライズ及びドーパント・マスク材料
上の酸化物の選択は自由である。しかし、この目的のた
め、酸化物は有効なドーパント注入バリヤ及び良い特性
のプラナライズ材料の両方となる。
トされ又は全体的プラナライズ・ポリマとの混合でデポ
ジットされるプラナライズ酸化物層の形成を行い、プラ
ナライズ・エッチングの結果、ほぼ平坦なプラナ面を形
成する。他のプルナライズ及びドーパント・マスク材料
上の酸化物の選択は自由である。しかし、この目的のた
め、酸化物は有効なドーパント注入バリヤ及び良い特性
のプラナライズ材料の両方となる。
好ましくは、表面31を形成するプラナライゼーション
はCVD酸化物プラナライズ酸化物層29が公称300ナノメー
トル厚にデポジットされるときに始まり、公称1000ナノ
メートル厚にデポジットされるホトレジストのスピン−
オン・ポリマの供給が続き、公知の1:1エッチング技術
を使用した２つのエッチングによりほぼ平坦な面31を作
ることができる。その後、CHF3及びC2F6のプラズマ・エ
ッチング混合物を使用して後、SF6及びO2を使用してエ
ッチングが続けられ、CVD酸化物16の上面が露出される
まで大体等しい速度でプラナライズ酸化物29及びポリシ
リコンII26の両材料を除去する。第５図にその結果の構
造を示す。そこにはCVD酸化物16と、酸化物16の壁27,28
によってまず規定された凹部にあるプラナライズ酸化物
29のマスキング残留物30と、凹部及びゲート電極７の周
囲に対称的にパターン化されたポリシリコンII層が示さ
れる。
はCVD酸化物プラナライズ酸化物層29が公称300ナノメー
トル厚にデポジットされるときに始まり、公称1000ナノ
メートル厚にデポジットされるホトレジストのスピン−
オン・ポリマの供給が続き、公知の1:1エッチング技術
を使用した２つのエッチングによりほぼ平坦な面31を作
ることができる。その後、CHF3及びC2F6のプラズマ・エ
ッチング混合物を使用して後、SF6及びO2を使用してエ
ッチングが続けられ、CVD酸化物16の上面が露出される
まで大体等しい速度でプラナライズ酸化物29及びポリシ
リコンII26の両材料を除去する。第５図にその結果の構
造を示す。そこにはCVD酸化物16と、酸化物16の壁27,28
によってまず規定された凹部にあるプラナライズ酸化物
29のマスキング残留物30と、凹部及びゲート電極７の周
囲に対称的にパターン化されたポリシリコンII層が示さ
れる。
第５図のパターン化された構造はポリシリコン・ゲー
ト電極７と整列された下ｎ−チャンネル電界効果トラン
ジスタ32の自己整列構造、更にポリシリコンII層がある
凹部27−28との構造的整列、最後に前のマスク酸化物層
30すべてとの整列などを適当に示すものである。そこで
第５図の構造的配列はポリシリコンII層のセレクティブ
・ドーピングを受けて上電界効果トランジスタ33のソー
ス／ドレイン領域34,36を形成する。この動作は約30KeV
のエネルギ及び2.5E15イオン/cm2のドーズにおいて供給
されたボロン・イオン注入を使用して行うのが好まし
い。残留酸化物30によって形成されたマスクはゲート電
極７真上のチャンネル領域35のポリシリコンIIの非常に
軽いドープド特性を保持しながら、ホロンの注入がゲー
ト電極７と整列してソース／ドレイン領域34,36をドー
プすることを保証する。それによって、ソース／ドレイ
ン領域34,36を持つ上電界効果トランジスタ構造33と、
ゲート電極７と自己整列されたチャンネル35とが形成さ
れる。
ト電極７と整列された下ｎ−チャンネル電界効果トラン
ジスタ32の自己整列構造、更にポリシリコンII層がある
凹部27−28との構造的整列、最後に前のマスク酸化物層
30すべてとの整列などを適当に示すものである。そこで
第５図の構造的配列はポリシリコンII層のセレクティブ
・ドーピングを受けて上電界効果トランジスタ33のソー
ス／ドレイン領域34,36を形成する。この動作は約30KeV
のエネルギ及び2.5E15イオン/cm2のドーズにおいて供給
されたボロン・イオン注入を使用して行うのが好まし
い。残留酸化物30によって形成されたマスクはゲート電
極７真上のチャンネル領域35のポリシリコンIIの非常に
軽いドープド特性を保持しながら、ホロンの注入がゲー
ト電極７と整列してソース／ドレイン領域34,36をドー
プすることを保証する。それによって、ソース／ドレイ
ン領域34,36を持つ上電界効果トランジスタ構造33と、
ゲート電極７と自己整列されたチャンネル35とが形成さ
れる。
第５図の構造から形成される上ｐ−チャンネル電界効
果トランジスタ33の質の希望に従って、この基板は約15
分間公称温度900℃で単にアニールされてソース／ドレ
イン領域の注入誘発欠陥を除去し、又は例えばレーザ・
エネルギを使用した再結晶を受けることができる。領域
34,35,36の再結晶はボロン・ドープド・ソース／ドレイ
ン領域をアニールするようにも作用する。単結晶の再結
晶されたシリコンから形成された上電界効果トランジス
タ33はそのアニールされたポリシリコンII対応物より良
いリーケージ及びゲイン特性を表わす。アニール又は再
結晶は、又ボロン拡散を生じるため、ゲート電極７と第
６図の上トランジスタ・ソース／ドレイン領域38,47と
の不当な重複を行わしめる範囲まで過大な拡散をしない
よう注意しなければならない。
果トランジスタ33の質の希望に従って、この基板は約15
分間公称温度900℃で単にアニールされてソース／ドレ
イン領域の注入誘発欠陥を除去し、又は例えばレーザ・
エネルギを使用した再結晶を受けることができる。領域
34,35,36の再結晶はボロン・ドープド・ソース／ドレイ
ン領域をアニールするようにも作用する。単結晶の再結
晶されたシリコンから形成された上電界効果トランジス
タ33はそのアニールされたポリシリコンII対応物より良
いリーケージ及びゲイン特性を表わす。アニール又は再
結晶は、又ボロン拡散を生じるため、ゲート電極７と第
６図の上トランジスタ・ソース／ドレイン領域38,47と
の不当な重複を行わしめる範囲まで過大な拡散をしない
よう注意しなければならない。
再結晶サイクル及び金属化の実行後、第６図に示すよ
うな３次元集積回路構造が残される。図に示すように、
ｎ−チャンネルFET32及びｐ−チャンネルFET33を制御す
るためポリシリコンＩゲート電極７が使用され、両FET
のチャンネルは共有ゲート電極７に自己整列される。そ
の上、ここに作成される構造について注目するべきこと
は、ｐ−チャンネルFET33とｎ−チャンネルFET32の両ソ
ース／ドレイン領域を分離するCVD酸化物は比較的厚
く、ｎ及びｐ−チャンネル・ソース／ドレイン領域間の
容量結合を最少にするようなものとなるということであ
る。又、その結果できた構造は40のような金属コンタク
ト及び複数金属相互接続層37の形成を容易にするよう比
較的平坦であるということに注目しよう。
うな３次元集積回路構造が残される。図に示すように、
ｎ−チャンネルFET32及びｐ−チャンネルFET33を制御す
るためポリシリコンＩゲート電極７が使用され、両FET
のチャンネルは共有ゲート電極７に自己整列される。そ
の上、ここに作成される構造について注目するべきこと
は、ｐ−チャンネルFET33とｎ−チャンネルFET32の両ソ
ース／ドレイン領域を分離するCVD酸化物は比較的厚
く、ｎ及びｐ−チャンネル・ソース／ドレイン領域間の
容量結合を最少にするようなものとなるということであ
る。又、その結果できた構造は40のような金属コンタク
ト及び複数金属相互接続層37の形成を容易にするよう比
較的平坦であるということに注目しよう。
次に、第７図を見ると、それは第２図のものと類似す
る集積回路構造の断面略図を示すものであるが、溝誘電
体分離方式で製造されたものを示す。特に、その中にｎ
−チャンネルFET42が置かれているアクティブ領域を規
定する酸化物充填溝39,41の存在に注目しよう。これは
第２図に示したフィールド酸化物14の半凹部構造とは違
うものである。CVD酸化物層45のストレスド（強調され
た）酸化物領域43,44の存在に注目すると、それは比較
的厚いリフト−オフ窒化物層11の縦構造から延びてお
り、そのストレスド酸化物は窒化物11の側壁を露出する
よう前述の方法でセレクティブ・エッチングを導入す
る。それによって、窒化物11のセレクティブ・エッチン
グと共に縦方向のCVD酸化物46の除去を容易にする。
る集積回路構造の断面略図を示すものであるが、溝誘電
体分離方式で製造されたものを示す。特に、その中にｎ
−チャンネルFET42が置かれているアクティブ領域を規
定する酸化物充填溝39,41の存在に注目しよう。これは
第２図に示したフィールド酸化物14の半凹部構造とは違
うものである。CVD酸化物層45のストレスド（強調され
た）酸化物領域43,44の存在に注目すると、それは比較
的厚いリフト−オフ窒化物層11の縦構造から延びてお
り、そのストレスド酸化物は窒化物11の側壁を露出する
よう前述の方法でセレクティブ・エッチングを導入す
る。それによって、窒化物11のセレクティブ・エッチン
グと共に縦方向のCVD酸化物46の除去を容易にする。
第８図の断面図構造の進行中、第３図、第４図及び第
５図について説明した方法で製造が進められる。その処
理に続き、ポリシリコンＩレベル・ゲート電極７が処理
され、上FETゲート酸化物52を形成する。引き続き、第
８図に示すような整合してデポジットされたポリシリコ
ンII層48によってカバーされる。ポリシリコンII層48の
輪郭はCVD酸化物45により傾斜壁49,51によって規定され
た凹部に対応するということに注目しよう。傾斜壁49,5
1はリフト−オフ窒化物11とアンストレスドCVD酸化物45
の上のストレスドCVD酸化物領域43,44のエッチングにお
ける選択性との組合わせ効果に貢献する。ポリシリコン
層48の形成に続き、この基板は前述の方法で処理され、
プラナライズ酸化物層54及びその上に必要な層を形成
し、ポリシリコン層48の上面によって規定されたレベル
56までプラナライズ酸化物54の平坦化除去を可能にし、
プラナライズ酸化物領域53をポリシリコンＩゲート電極
７との自己整列を保持する。酸化物53は再びその後の拡
散中、又はポリシリコンII層48の露出領域に対するドー
パントの注入中、自己整列された上電界効果トランジス
タ・チャンネル領域59で大体固有のアンドープドに維持
されながら、拡散又は注入ポリシリコンII層48が重くド
ープされ、横のソース／ドレイン及び相互接続領域57,5
8に導電性があるようにする際のマスクとして作用す
る。そこでこの構造は前述したようにアニールされ、又
はレーザ再結晶を受ける。
５図について説明した方法で製造が進められる。その処
理に続き、ポリシリコンＩレベル・ゲート電極７が処理
され、上FETゲート酸化物52を形成する。引き続き、第
８図に示すような整合してデポジットされたポリシリコ
ンII層48によってカバーされる。ポリシリコンII層48の
輪郭はCVD酸化物45により傾斜壁49,51によって規定され
た凹部に対応するということに注目しよう。傾斜壁49,5
1はリフト−オフ窒化物11とアンストレスドCVD酸化物45
の上のストレスドCVD酸化物領域43,44のエッチングにお
ける選択性との組合わせ効果に貢献する。ポリシリコン
層48の形成に続き、この基板は前述の方法で処理され、
プラナライズ酸化物層54及びその上に必要な層を形成
し、ポリシリコン層48の上面によって規定されたレベル
56までプラナライズ酸化物54の平坦化除去を可能にし、
プラナライズ酸化物領域53をポリシリコンＩゲート電極
７との自己整列を保持する。酸化物53は再びその後の拡
散中、又はポリシリコンII層48の露出領域に対するドー
パントの注入中、自己整列された上電界効果トランジス
タ・チャンネル領域59で大体固有のアンドープドに維持
されながら、拡散又は注入ポリシリコンII層48が重くド
ープされ、横のソース／ドレイン及び相互接続領域57,5
8に導電性があるようにする際のマスクとして作用す
る。そこでこの構造は前述したようにアニールされ、又
はレーザ再結晶を受ける。
第９図の断面図はこの発明の実行に際し、最重要な製
造パラメータに注意を向ける。第１に、第１の誘電体
（以前では酸化物）の厚さ61は形成された凹部に対する
上マスクの後の形成を可能にするよう、勾配と十分な深
さの両方で凹部傾斜63を保証するため、ゲート電極62の
厚さより相当厚くなければならない。第２に、リフト−
オフ層64の厚さに対する誘電体の厚さ61は誘電的に横に
置かれるストレスド領域66,67（エッチングの選択性に
特徴を有する）を形成するために適当でなければならな
い。最後に、リフト−オフ層64の構成は誘電体及びゲー
ト電極62の存在下でリフト−オフ層64のセレクティブ除
去を可能にするべく誘電体層の領域66,67でエッチされ
た開口を通して行うセレクティブ除去に適していなけれ
ばならない。勿論、又、後続する処理中、自己整列マス
ク領域が平坦化で形成されること、及び上電界効果トラ
ンジスタのソース／ドレイン領域の形成に使用する注入
又は拡散動作中、ドーパント・マスクを形成するために
厚さ及び構造が適切であることが重要である。
造パラメータに注意を向ける。第１に、第１の誘電体
（以前では酸化物）の厚さ61は形成された凹部に対する
上マスクの後の形成を可能にするよう、勾配と十分な深
さの両方で凹部傾斜63を保証するため、ゲート電極62の
厚さより相当厚くなければならない。第２に、リフト−
オフ層64の厚さに対する誘電体の厚さ61は誘電的に横に
置かれるストレスド領域66,67（エッチングの選択性に
特徴を有する）を形成するために適当でなければならな
い。最後に、リフト−オフ層64の構成は誘電体及びゲー
ト電極62の存在下でリフト−オフ層64のセレクティブ除
去を可能にするべく誘電体層の領域66,67でエッチされ
た開口を通して行うセレクティブ除去に適していなけれ
ばならない。勿論、又、後続する処理中、自己整列マス
ク領域が平坦化で形成されること、及び上電界効果トラ
ンジスタのソース／ドレイン領域の形成に使用する注入
又は拡散動作中、ドーパント・マスクを形成するために
厚さ及び構造が適切であることが重要である。
フロントページの続き (73)特許権者 999999999 シンバイオス・ロジック・インコーポレ イテッド アメリカ合衆国 コロラド州 80525 フォート コリンズ ダンフィールド コート 2001 (72)発明者 スルツク，ニコラス ジヨン アメリカ合衆国 87111 ニユーメキシ コ アルバカーキ，9900 スペイン ナ ンバー ビー 2008 (72)発明者 ミラー，ゲイル ウイルバーン アメリカ合衆国 80906 コロラド コ ロラド スプリングス，ベツクウイズ ドライブ 140
Claims (1)
- 【請求項１】１つの共通ゲート電極に応答する２つのチ
ャンネル領域を有する３次元集積回路構造を形成する方
法であって、 半導体基板（３）の能動領域に第１のソース・ドレイン
領域（４、６）で構成される第１のチャンネル及びゲー
ト電極（７）を形成し、 前記ゲート電極（７）の上に厚いリフト・オフ材料層
（11）を形成して前記ゲート電極（７）と共に前記第１
のチャンネルの両端部に側面を構成するようになし、 前記ゲート電極（７）よりも厚い第１の誘電体層（16）
を、該第１の誘電体層（16）の一部領域であって前記側
面を覆う領域（18、19）ではエッチング性が強くなるよ
うに、前記半導体基板（３）全体を覆って形成し、 前記第１の誘電体層（16）の一部領域であって前記リフ
ト・オフ材料層（11）の側面を覆う前記領域（18、19）
を選択的にエッチングして、前記リフト・オフ材料層
（11）の側面を露出させ、 前記リフト・オフ材料層（11）とその上の前記第１の誘
電体層（16）を選択的に除去して、前記ゲート電極
（７）に対応する部分に凹部を形成し、 前記凹部を維持しつつ、半導体材料層（26）を前記半導
体基板（３）上に整合して形成し、 前記凹部にドーパント・マスキング材料領域（30）を形
成し、 前記ドーパント・マスキング材料領域（30）の存在下
で、前記半導体材料層（26）をドーピングして、前記ド
ーパント・マスキング材料領域（30）の外側に第２のソ
ース・ドレイン領域（34、36）を形成し、前記ドーパン
ト・マスキング材料領域（30）下に第２のチャンネル
（35）を形成する、 各工程からなる、積層MOS構造の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US895,407 | 1986-08-11 | ||
| US06/895,407 US4679299A (en) | 1986-08-11 | 1986-08-11 | Formation of self-aligned stacked CMOS structures by lift-off |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01500551A JPH01500551A (ja) | 1989-02-23 |
| JP2655157B2 true JP2655157B2 (ja) | 1997-09-17 |
Family
ID=25404463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62504834A Expired - Fee Related JP2655157B2 (ja) | 1986-08-11 | 1987-08-06 | 積層ｍｏｓ構造の製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4679299A (ja) |
| EP (1) | EP0276292B1 (ja) |
| JP (1) | JP2655157B2 (ja) |
| CA (1) | CA1252222A (ja) |
| DE (1) | DE3788120T2 (ja) |
| WO (1) | WO1988001436A1 (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2516604B2 (ja) * | 1986-10-17 | 1996-07-24 | キヤノン株式会社 | 相補性ｍｏｓ集積回路装置の製造方法 |
| JPH0714009B2 (ja) * | 1987-10-15 | 1995-02-15 | 日本電気株式会社 | Ｍｏｓ型半導体記憶回路装置 |
| US4847517A (en) * | 1988-02-16 | 1989-07-11 | Ltv Aerospace & Defense Co. | Microwave tube modulator |
| US5612552A (en) * | 1994-03-31 | 1997-03-18 | Lsi Logic Corporation | Multilevel gate array integrated circuit structure with perpendicular access to all active device regions |
| US5872029A (en) * | 1996-11-07 | 1999-02-16 | Advanced Micro Devices, Inc. | Method for forming an ultra high density inverter using a stacked transistor arrangement |
| US5834354A (en) * | 1996-11-07 | 1998-11-10 | Advanced Micro Devices, Inc. | Ultra high density NOR gate using a stacked transistor arrangement |
| US6372592B1 (en) | 1996-12-18 | 2002-04-16 | United States Of America As Represented By The Secretary Of The Navy | Self-aligned MOSFET with electrically active mask |
| US5926700A (en) | 1997-05-02 | 1999-07-20 | Advanced Micro Devices, Inc. | Semiconductor fabrication having multi-level transistors and high density interconnect therebetween |
| US5834350A (en) | 1997-06-11 | 1998-11-10 | Advanced Micro Devices, Inc. | Elevated transistor fabrication technique |
| US5818069A (en) | 1997-06-20 | 1998-10-06 | Advanced Micro Devices, Inc. | Ultra high density series-connected transistors formed on separate elevational levels |
| US5888872A (en) | 1997-06-20 | 1999-03-30 | Advanced Micro Devices, Inc. | Method for forming source drain junction areas self-aligned between a sidewall spacer and an etched lateral sidewall |
| US5972781A (en) * | 1997-09-30 | 1999-10-26 | Siemens Aktiengesellschaft | Method for producing semiconductor chips |
| US6402974B1 (en) * | 1999-07-27 | 2002-06-11 | Applied Materials, Inc. | Method for etching polysilicon to have a smooth surface |
| DE50107496D1 (de) | 2001-07-20 | 2006-02-02 | Infineon Technologies Ag | Verfahren zur Herstellung selbstjustierender Maskenschichten |
| KR100687431B1 (ko) * | 2004-12-30 | 2007-02-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
| US7208325B2 (en) * | 2005-01-18 | 2007-04-24 | Applied Materials, Inc. | Refreshing wafers having low-k dielectric materials |
| KR100642384B1 (ko) * | 2005-09-15 | 2006-11-03 | 주식회사 하이닉스반도체 | 반도체 메모리소자의 트랜지스터 및 그 제조방법 |
| US8492220B2 (en) * | 2010-08-09 | 2013-07-23 | International Business Machines Corporation | Vertically stacked FETs with series bipolar junction transistor |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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