JPS58127330A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS58127330A JPS58127330A JP879382A JP879382A JPS58127330A JP S58127330 A JPS58127330 A JP S58127330A JP 879382 A JP879382 A JP 879382A JP 879382 A JP879382 A JP 879382A JP S58127330 A JPS58127330 A JP S58127330A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
不発明は、半導体装置における酸化シリコン換の微細加
工法に関する。
工法に関する。
半導体装置における層間絶縁１ＩＴｏるいは保−躾とし
ては、酸化シリコン換が最も広く使用さｎている。この
酸化シリコンの微細加工に扛、従来から、エツチング法
が使用されている。すなわち、所定の処１ｌｔ−施した
半導体基板上に酸化シリコンｍｅ形成した後、通常ホト
レジストから成るバタンｔマスクとして、プラズマエツ
チング法勢により微細加工する方法である一一方、酸化
シリコン膜の簡便な加工法として、す７トオ７による方
法も広く使用されてｈる０この方法は、エツチング法左
は異な９％最初に、通常ホトレジストから成るリフトオ
フ材層のバタンを形成し、その後に、酸化シリコン膜の
形成上行５０この膜の形成には、真空ＪＩ９ＩＩ法やス
パッタリングが用いられるが、後者の方かより広く使用
されている。この理由は、スパッタリングで扛、低基板
温度で優れた特性のａｔ影形成きるからである。
ては、酸化シリコン換が最も広く使用さｎている。この
酸化シリコンの微細加工に扛、従来から、エツチング法
が使用されている。すなわち、所定の処１ｌｔ−施した
半導体基板上に酸化シリコンｍｅ形成した後、通常ホト
レジストから成るバタンｔマスクとして、プラズマエツ
チング法勢により微細加工する方法である一一方、酸化
シリコン膜の簡便な加工法として、す７トオ７による方
法も広く使用されてｈる０この方法は、エツチング法左
は異な９％最初に、通常ホトレジストから成るリフトオ
フ材層のバタンを形成し、その後に、酸化シリコン膜の
形成上行５０この膜の形成には、真空ＪＩ９ＩＩ法やス
パッタリングが用いられるが、後者の方かより広く使用
されている。この理由は、スパッタリングで扛、低基板
温度で優れた特性のａｔ影形成きるからである。
一般に、スパッタリングによる酸化シリコン躾は、ター
ゲットとしてｆｎｌｌＩ石英などの酸化シリコン物を使
用し、アルゴンガスを導入して形成される。すなわち％
膜形成を行うための容器内に所定の圧力までアルゴンな
どの不活性カスを導入し。
ゲットとしてｆｎｌｌＩ石英などの酸化シリコン物を使
用し、アルゴンガスを導入して形成される。すなわち％
膜形成を行うための容器内に所定の圧力までアルゴンな
どの不活性カスを導入し。
ターグツ）を設置した電極に高脚披電圧を印加して放電
を行わせるととにＬＤｓ’４活性ガスのイオンをターゲ
ットの表面に衡撃する。この際、夕一ゲットの表面から
ターゲット構成原子か放出され、所定の位置に設けた基
板上に酸化シリコンｌｉＩが形成される。従って、この
方法によれは、酸化シリコン族を低基板温度で形成でき
る。さらに、種々の方向からターゲット構成原子が飛来
し、堆積するため、複雑な表面凹凸を有する基板上にも
一様に酸化シリコン膜を形成できる。
を行わせるととにＬＤｓ’４活性ガスのイオンをターゲ
ットの表面に衡撃する。この際、夕一ゲットの表面から
ターゲット構成原子か放出され、所定の位置に設けた基
板上に酸化シリコンｌｉＩが形成される。従って、この
方法によれは、酸化シリコン族を低基板温度で形成でき
る。さらに、種々の方向からターゲット構成原子が飛来
し、堆積するため、複雑な表面凹凸を有する基板上にも
一様に酸化シリコン膜を形成できる。
第１図には、スパッタリングにより形成した酸化シリコ
ン膜のリフトオフにする微細加工工程を示す。所定の処
理を施した基板１１上に、垂直に近いＩ４１Ｉ壁傾斜を
有する、通常ホトレジストから成るリフトオフ材層ルの
バタンを形成しくａ図参照）、酸化シリコｙ ＠ １３
ｔ−形成する（ｂ図参照）０この際、上述したように
、ａ２化シリコンｌＩは、平坦部だけでな（、！ｊ７）
オフ材層バタンの一壁にも形成さｎる。この側壁の膜は
、平坦部エフも脆弱となり、弗酸等の腐食浴液に対して
著しく大きなエツチング速度を有する０この性質を利用
し１ リフトオフを安定して行う目的で、第１ＩＩ伽）
における試料ｔ１弗酸系の腐食溶液に短時間浸す、スラ
イドエツチングを施し、リフトオフ材層の＠壁における
酸化シリコン膜を除去する（Ｃ図参照）０その後、す７
トオ７材層１２ｔ−除去すると、微細加工が完了する（
ａ図参照）。しかしながら、酸化シリコン族の形成に１
通常の方法、すなわち、スパッタリング用ガスとしてア
ルゴン単独を使用する方法では、平坦部の膜も充分にち
密ではなく、次に示す欠点がめる０まず、平坦部におけ
る膜のエツチング速度も大きいために、リフトオフ材層
の側壁における腺とのエツチング速度比を充分に大きく
できずスライドエツチングにより膜厚が著しく薄くなる
ことである０さらに、このスライドエツチング条件が不
適切であると、リフトオフ材層周辺部の酸化シリコン膜
も除去され、所望の大きさのバタンか得られなくなり、
バタンの精度が劣化する。一方、堆積時の酸化シリコン
膜厚ｔＶフトオ７材層よりも浮くすると、リフトオフ材
層側壁の酸化シリコンａ′ｔ″除去するためのスライド
エツチング時間が長くなり、バタンの精度が筐すまず劣
化する。
ン膜のリフトオフにする微細加工工程を示す。所定の処
理を施した基板１１上に、垂直に近いＩ４１Ｉ壁傾斜を
有する、通常ホトレジストから成るリフトオフ材層ルの
バタンを形成しくａ図参照）、酸化シリコｙ ＠ １３
ｔ−形成する（ｂ図参照）０この際、上述したように
、ａ２化シリコンｌＩは、平坦部だけでな（、！ｊ７）
オフ材層バタンの一壁にも形成さｎる。この側壁の膜は
、平坦部エフも脆弱となり、弗酸等の腐食浴液に対して
著しく大きなエツチング速度を有する０この性質を利用
し１ リフトオフを安定して行う目的で、第１ＩＩ伽）
における試料ｔ１弗酸系の腐食溶液に短時間浸す、スラ
イドエツチングを施し、リフトオフ材層の＠壁における
酸化シリコン膜を除去する（Ｃ図参照）０その後、す７
トオ７材層１２ｔ−除去すると、微細加工が完了する（
ａ図参照）。しかしながら、酸化シリコン族の形成に１
通常の方法、すなわち、スパッタリング用ガスとしてア
ルゴン単独を使用する方法では、平坦部の膜も充分にち
密ではなく、次に示す欠点がめる０まず、平坦部におけ
る膜のエツチング速度も大きいために、リフトオフ材層
の側壁における腺とのエツチング速度比を充分に大きく
できずスライドエツチングにより膜厚が著しく薄くなる
ことである０さらに、このスライドエツチング条件が不
適切であると、リフトオフ材層周辺部の酸化シリコン膜
も除去され、所望の大きさのバタンか得られなくなり、
バタンの精度が劣化する。一方、堆積時の酸化シリコン
膜厚ｔＶフトオ７材層よりも浮くすると、リフトオフ材
層側壁の酸化シリコンａ′ｔ″除去するためのスライド
エツチング時間が長くなり、バタンの精度が筐すまず劣
化する。
以上説明したように、従来方法では厚い酸化シリコンａ
ｔｎ度艮く微細加工することが出来なかったため、半導
体装置の歩留りや信頼性が著しく低下する欠点があった
。
ｔｎ度艮く微細加工することが出来なかったため、半導
体装置の歩留りや信頼性が著しく低下する欠点があった
。
本発明は、以上の欠点を除去するために、リフトオフ材
層バタンの側壁における酸化シリコン膜の特性を脆弱に
保った状態で、平坦部でのｌＩをち密化することを目的
とする。
層バタンの側壁における酸化シリコン膜の特性を脆弱に
保った状態で、平坦部でのｌＩをち密化することを目的
とする。
前記の目的を達成するため、本発明はリフトオフ材層を
有する半導体基板上に、５乃至加モル％の水素上含有す
るアルゴンガス中でのスパッタリングによって、酸化シ
リコン膜を形成する工程と、前記す７トオ７材層の側壁
における前記酸化シリコン膜をエツチング液によって除
去する工程と、前記リフトオフ材層會前記半導体基板か
ら除去する工程を含むことｔ％徴とする半導体装置の製
造方法を発明の費旨とするものである０ 次に本発明の実施Ｍｔ−添附図面につｉて説明する。な
お実施例は一つの例示であって、本発明の精神を逸脱し
ない範囲内で、種々の変更あるいは改良を行いうろこと
は云うまでもない０纂２図は、不発明の製造方法すなわ
ち５乃至加モル％の水素を含有するアルゴンガス中での
スノくツタリングによって、垂直に近い側壁を有するリ
フトオフ材層２１のバタンを搭載した基板ｎ上に、酸化
シリコン膜ｎ、２４を形成し友ときの形成状況を示す０
従米法と同様にリフトオフ材層２１の側壁にも酸化シリ
コンＩ！２３か厚く形成される（＠２図ａ参照）ｏしか
しながら、Ｃの側壁での膜２３Ｆｉ脆弱である。その結
果、側壁に扛、緩衝弗酸溶液によるエツチング速度が、
１％講／分以上の膜か形成でき、一方、平坦部での酸化
シリコン＠２４のエツチング速度は、約０．５ ｐ第７
分から０．１μ＃Ｒ／分以下に小さくできる０すなわち
、Ｉｌ壁での膜に対するエツチング速度比ｔ、アルゴン
ガス単独の場合の甑の約２から１０以上に改善できる０
さらに、＊ａでの脆弱な膜の領域と、ち密な膜の領域と
の間の境界か、リフトオフ材層パタンの下端から線表面
に向って形成できる０このように本方法によれば。
有する半導体基板上に、５乃至加モル％の水素上含有す
るアルゴンガス中でのスパッタリングによって、酸化シ
リコン膜を形成する工程と、前記す７トオ７材層の側壁
における前記酸化シリコン膜をエツチング液によって除
去する工程と、前記リフトオフ材層會前記半導体基板か
ら除去する工程を含むことｔ％徴とする半導体装置の製
造方法を発明の費旨とするものである０ 次に本発明の実施Ｍｔ−添附図面につｉて説明する。な
お実施例は一つの例示であって、本発明の精神を逸脱し
ない範囲内で、種々の変更あるいは改良を行いうろこと
は云うまでもない０纂２図は、不発明の製造方法すなわ
ち５乃至加モル％の水素を含有するアルゴンガス中での
スノくツタリングによって、垂直に近い側壁を有するリ
フトオフ材層２１のバタンを搭載した基板ｎ上に、酸化
シリコン膜ｎ、２４を形成し友ときの形成状況を示す０
従米法と同様にリフトオフ材層２１の側壁にも酸化シリ
コンＩ！２３か厚く形成される（＠２図ａ参照）ｏしか
しながら、Ｃの側壁での膜２３Ｆｉ脆弱である。その結
果、側壁に扛、緩衝弗酸溶液によるエツチング速度が、
１％講／分以上の膜か形成でき、一方、平坦部での酸化
シリコン＠２４のエツチング速度は、約０．５ ｐ第７
分から０．１μ＃Ｒ／分以下に小さくできる０すなわち
、Ｉｌ壁での膜に対するエツチング速度比ｔ、アルゴン
ガス単独の場合の甑の約２から１０以上に改善できる０
さらに、＊ａでの脆弱な膜の領域と、ち密な膜の領域と
の間の境界か、リフトオフ材層パタンの下端から線表面
に向って形成できる０このように本方法によれば。
リフトオフ材層のバタンの一壁には脆弱な酸化シリコン
膜會、平坦な部分子ｃはち密な酸化シリコンＩＩＩを選
択的に形成できるはかりでなく、上記酸化シリコン膜間
に明瞭な境界が形成される。したがって、本方法をリフ
トオフに適用すると、従来法と異９、リフトオフ材層Ｖ
ａ＠の膜の除去を安定化でき、リフトオフ材層エフも厚
い酸化シリコン展の微細加工も容易となる。さらに、第
２図（ｂ）に示すように、リフトオンした酸化シリコン
膜の下端部がりフトオ７材層２１の下端部と接して形成
されるために、バタン精度も向上できる。さらに、この
酸化シリコン膜バタンの＊ｍｒｃ傾斜を付与できる。こ
のために、この酸化シリコン膜バタン上での一様な配線
の形成が容易となる利点も生じてくる０同第２図申ン工
程の後です７トオ７材層を除去することは第１図におけ
る工程と同様である。
膜會、平坦な部分子ｃはち密な酸化シリコンＩＩＩを選
択的に形成できるはかりでなく、上記酸化シリコン膜間
に明瞭な境界が形成される。したがって、本方法をリフ
トオフに適用すると、従来法と異９、リフトオフ材層Ｖ
ａ＠の膜の除去を安定化でき、リフトオフ材層エフも厚
い酸化シリコン展の微細加工も容易となる。さらに、第
２図（ｂ）に示すように、リフトオンした酸化シリコン
膜の下端部がりフトオ７材層２１の下端部と接して形成
されるために、バタン精度も向上できる。さらに、この
酸化シリコン膜バタンの＊ｍｒｃ傾斜を付与できる。こ
のために、この酸化シリコン膜バタン上での一様な配線
の形成が容易となる利点も生じてくる０同第２図申ン工
程の後です７トオ７材層を除去することは第１図におけ
る工程と同様である。
なお、以上の効果は、ホトレジスト等すフトオフ材屑の
変形が生じない範囲の基板温度においては、スパッタリ
ング時の電力、圧力ならびに基板とターゲットとの相対
的位置等に伺等影響されない０ おける水素カスの混合量ｔ−ｏ 、 ３． ｓ 、１０
，２０゜（９）モル％に変化せしめて、リフトオフ材層
上に酸化シリコン膜を形成せしめ、ついで緩衝弗酸溶液
によりエツチングを施し、リフトオフ材層の側壁に付着
した酸化シリコン膜の除去状況を観察した結果、水素の
混合量が５〜２０モル％の範囲でのエツチング状況はき
わめて良好でめつ友。この水素の混合量が５モル％未満
の場合には平坦部の膜が充分にち密とはならず、前述し
たような欠点が生じてくる。一方、加モルＸｔ超えると
、す７トオフ材層の側壁のｍもち密となり、す７トオ７
が困難となってくる。
変形が生じない範囲の基板温度においては、スパッタリ
ング時の電力、圧力ならびに基板とターゲットとの相対
的位置等に伺等影響されない０ おける水素カスの混合量ｔ−ｏ 、 ３． ｓ 、１０
，２０゜（９）モル％に変化せしめて、リフトオフ材層
上に酸化シリコン膜を形成せしめ、ついで緩衝弗酸溶液
によりエツチングを施し、リフトオフ材層の側壁に付着
した酸化シリコン膜の除去状況を観察した結果、水素の
混合量が５〜２０モル％の範囲でのエツチング状況はき
わめて良好でめつ友。この水素の混合量が５モル％未満
の場合には平坦部の膜が充分にち密とはならず、前述し
たような欠点が生じてくる。一方、加モルＸｔ超えると
、す７トオフ材層の側壁のｍもち密となり、す７トオ７
が困難となってくる。
以上説明したように、本発明によれば、厚い酸化シリコ
ン膜を精度良く微細加工することが出来るだけでなく、
その酸化シリコンの側壁に傾斜を付与できるために、半
導体装置の歩留りや信頼性を著しく向上てきる利点があ
る。
ン膜を精度良く微細加工することが出来るだけでなく、
その酸化シリコンの側壁に傾斜を付与できるために、半
導体装置の歩留りや信頼性を著しく向上てきる利点があ
る。
法に工９形成した酸化シリコン瞑の形成状況でめる０
１１・・・・・・Ｍ板ｓ ｕ・・・・・・リフトオフ材
層、１３・・・・・・酸化シリコン膜、２１・・・・・
・す７トオ７材層、ｎ・・・・・・基板、２３，２４・
・・・・・酸化シリコン膜特許出願人 日本電信電話公
社 第１図 ２
層、１３・・・・・・酸化シリコン膜、２１・・・・・
・す７トオ７材層、ｎ・・・・・・基板、２３，２４・
・・・・・酸化シリコン膜特許出願人 日本電信電話公
社 第１図 ２
Claims (1)
- ９７トオフ材層を有する半導体基板上に％ ５乃至加モ
ル％の水素を含有するアルゴンガス中でのスパッタリン
グによって、酸化シリコンミｔ形成する工程と、前記り
７トオ７材層のＩＩＩＩＩＩｌにおける前記酸化シリコ
ン＠をエツチング液によって除去する工程と、前記リフ
トオフ材層、を前記半導体基板から除去する工程を含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP879382A JPS58127330A (ja) | 1982-01-25 | 1982-01-25 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP879382A JPS58127330A (ja) | 1982-01-25 | 1982-01-25 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58127330A true JPS58127330A (ja) | 1983-07-29 |
| JPS643337B2 JPS643337B2 (ja) | 1989-01-20 |
Family
ID=11702740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP879382A Granted JPS58127330A (ja) | 1982-01-25 | 1982-01-25 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58127330A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679299A (en) * | 1986-08-11 | 1987-07-14 | Ncr Corporation | Formation of self-aligned stacked CMOS structures by lift-off |
| JP2013165284A (ja) * | 2013-04-09 | 2013-08-22 | Panasonic Corp | 半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07191907A (ja) * | 1993-11-09 | 1995-07-28 | Internatl Business Mach Corp <Ibm> | キャッシュ・メモリ・アレイに記憶されるデータの有効ステータスを効率的に管理するための方法及びシステム |
-
1982
- 1982-01-25 JP JP879382A patent/JPS58127330A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4679299A (en) * | 1986-08-11 | 1987-07-14 | Ncr Corporation | Formation of self-aligned stacked CMOS structures by lift-off |
| JP2013165284A (ja) * | 2013-04-09 | 2013-08-22 | Panasonic Corp | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS643337B2 (ja) | 1989-01-20 |
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