JPH04150024A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04150024A JPH04150024A JP27457290A JP27457290A JPH04150024A JP H04150024 A JPH04150024 A JP H04150024A JP 27457290 A JP27457290 A JP 27457290A JP 27457290 A JP27457290 A JP 27457290A JP H04150024 A JPH04150024 A JP H04150024A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造法に関し、特に帯電を防止し
選択比の向上したマスクの形成方法に関する。
選択比の向上したマスクの形成方法に関する。
従来、半導体装置の製造工程における絶縁膜等のドライ
エツチング工程において、過剰帯電を防止する手段とし
ては、アイオナイザ−を使用したり、ウェハーの接触部
の材質を導電性にする方法がある。
エツチング工程において、過剰帯電を防止する手段とし
ては、アイオナイザ−を使用したり、ウェハーの接触部
の材質を導電性にする方法がある。
アイオナイザ−とは、イオン化した空気をウェハーに吹
きつけて除電する装置であるが、主にドライエツチング
が終了した後、試料室を真空から大気圧に戻した際にウ
ェハーに蓄積している電荷を除去するものである。特に
金属配線中の電荷を除去し、異種金属界面における電池
作用を緩和し、金属の溶比を軽減できる効果がある。ま
たウェハーの接触部としては、ウェハーのホルダー等を
アルミ製にすることにより、ドライエツチング中に蓄積
する電荷を逃がすことが行なわれている。
きつけて除電する装置であるが、主にドライエツチング
が終了した後、試料室を真空から大気圧に戻した際にウ
ェハーに蓄積している電荷を除去するものである。特に
金属配線中の電荷を除去し、異種金属界面における電池
作用を緩和し、金属の溶比を軽減できる効果がある。ま
たウェハーの接触部としては、ウェハーのホルダー等を
アルミ製にすることにより、ドライエツチング中に蓄積
する電荷を逃がすことが行なわれている。
更にエツチング方法における被エツチング材とマスク材
のエツチング選択比を向上させる手段としては、ガス組
成を最適化したり、添加剤を使用する方法がある。基本
的には、被エツチング材は、化学反応による化学的エツ
チングが、そしてマスク材は物理的なスパッタによる物
理的エツチングが主な要素となるので、化学的エツチン
グ速度を速くし、物理的エツチング速度を遅くするよう
にガス組成、添加剤を選択する必要がある。
のエツチング選択比を向上させる手段としては、ガス組
成を最適化したり、添加剤を使用する方法がある。基本
的には、被エツチング材は、化学反応による化学的エツ
チングが、そしてマスク材は物理的なスパッタによる物
理的エツチングが主な要素となるので、化学的エツチン
グ速度を速くし、物理的エツチング速度を遅くするよう
にガス組成、添加剤を選択する必要がある。
上述した従来の半導体装置の製造工程において過剰帯電
を防止する方法には、下記の欠点がある。アイオナイザ
−の使用では装置が複雑になる。またウェハーの接触部
の材質を導電性にするには材質に限りがある、更にこれ
らの改善を行なってもウェハー表面の導電性は改善しに
くいので、電荷が蓄積しやすい。
を防止する方法には、下記の欠点がある。アイオナイザ
−の使用では装置が複雑になる。またウェハーの接触部
の材質を導電性にするには材質に限りがある、更にこれ
らの改善を行なってもウェハー表面の導電性は改善しに
くいので、電荷が蓄積しやすい。
また、従来の被エツチング材とマスク材のエツチング選
択比を向上させる方法には下記の欠点がある。ガス組成
の最適化を行なう場合、−船釣に物理的エツチングによ
るフォトレジストの膜減りを抑制して化学的エツチング
による被エツチング材のエツチング量を増大する方法を
とるが、この場合、化学的エツチング速度が増大するた
め、フォトレジストの下側の被エツチング材のサイドエ
ツチング量が増加し、被エツチング材１例えば絶縁膜パ
ターンの寸法精度が低下する。
択比を向上させる方法には下記の欠点がある。ガス組成
の最適化を行なう場合、−船釣に物理的エツチングによ
るフォトレジストの膜減りを抑制して化学的エツチング
による被エツチング材のエツチング量を増大する方法を
とるが、この場合、化学的エツチング速度が増大するた
め、フォトレジストの下側の被エツチング材のサイドエ
ツチング量が増加し、被エツチング材１例えば絶縁膜パ
ターンの寸法精度が低下する。
本発明の半導体装置の製造方法は、半導体ウェハー上に
絶縁膜を形成したのちこの絶縁膜上にフォトレジストの
パターンを形成する工程と、パターンが形成された半導
体ウェハーを自転させながらななめ上方から金属をスパ
ッタし金属膜を形成する工程と、エツチング時間を制御
して前記フォトレジストパターンの側壁の金属膜のみを
除去しフォトレジストパターンの表面の金属膜を残す工
程と、表面に金属膜が形成された前記フォトレジストパ
ターンをマスクとして前記絶縁膜をドライエツチングす
る工程とを含んで構成される。
絶縁膜を形成したのちこの絶縁膜上にフォトレジストの
パターンを形成する工程と、パターンが形成された半導
体ウェハーを自転させながらななめ上方から金属をスパ
ッタし金属膜を形成する工程と、エツチング時間を制御
して前記フォトレジストパターンの側壁の金属膜のみを
除去しフォトレジストパターンの表面の金属膜を残す工
程と、表面に金属膜が形成された前記フォトレジストパ
ターンをマスクとして前記絶縁膜をドライエツチングす
る工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１ Ｇ （ａ ）〜（ｄ）は本発明の第１の実施例を
工程順に説明するための半導体チップの断面図である。
工程順に説明するための半導体チップの断面図である。
まず第１図（ａ）に示すように、シリコン酸化膜２を形
成したシリコン基板１上に、厚さ１．５μｍのフォトレ
ジスト３により、シリコン酸化膜２をドライエツチング
する領域のパターンを形成する。このパターンサイズは
１．５μｍ未満であることが望ましい、続いて第１図（
ｂ）に示すように、アルミニウム膜４を、平坦部膜厚が
０．８μｍ程度となるようにスパッタ法により形成する
。
成したシリコン基板１上に、厚さ１．５μｍのフォトレ
ジスト３により、シリコン酸化膜２をドライエツチング
する領域のパターンを形成する。このパターンサイズは
１．５μｍ未満であることが望ましい、続いて第１図（
ｂ）に示すように、アルミニウム膜４を、平坦部膜厚が
０．８μｍ程度となるようにスパッタ法により形成する
。
このとき、第２図のアルミニウムスパッタ装置の概略図
に示したように、アルミニウムターゲット５より飛び出
した原子は、ウェハー６と垂直ではなく、角度設定器９
によりウェハー６を傾け、ななめ４５°方向からスパッ
タするようにしておく、更にウェハー６を支持するウェ
ハーホルダー７はウェハー自転用モータ８に接続させ、
第３図に示すように、ウェハー６をウェハーホルダー７
と共に自転させる。これにより、第１図（ｂ）に示した
ように、フォトレジスト３の側壁にはフォトレジスト３
の表面のアルミニウムの約１／２の膜厚のアルミニウム
が付着する。
に示したように、アルミニウムターゲット５より飛び出
した原子は、ウェハー６と垂直ではなく、角度設定器９
によりウェハー６を傾け、ななめ４５°方向からスパッ
タするようにしておく、更にウェハー６を支持するウェ
ハーホルダー７はウェハー自転用モータ８に接続させ、
第３図に示すように、ウェハー６をウェハーホルダー７
と共に自転させる。これにより、第１図（ｂ）に示した
ように、フォトレジスト３の側壁にはフォトレジスト３
の表面のアルミニウムの約１／２の膜厚のアルミニウム
が付着する。
次に第１図（Ｃ）に示すように、この膜厚差を利用し、
エツチング時間を制御しフォトレジスト３の側壁のアル
ミニウム膜３のみをリン酸により除去する。
エツチング時間を制御しフォトレジスト３の側壁のアル
ミニウム膜３のみをリン酸により除去する。
次に第１図（ｄ）に示すように、シリコン酸化膜２をＣ
Ｆ、等のガスでドライエツチングを行なつ。
Ｆ、等のガスでドライエツチングを行なつ。
このように第１の実施例によれば、過剰な電荷は表面の
アルミニウム層を通じてウェハーから逃げるので、シリ
コン基板１に形成された半導体素子の静電破壊は、低減
される。また、フォトレジスト表面をアルミニウム膜で
保護しているため、マスクとしてのフォトレジストの膜
減りがなく、シリコン酸化膜のマスク材に対するエツチ
ング選択比は向上する。
アルミニウム層を通じてウェハーから逃げるので、シリ
コン基板１に形成された半導体素子の静電破壊は、低減
される。また、フォトレジスト表面をアルミニウム膜で
保護しているため、マスクとしてのフォトレジストの膜
減りがなく、シリコン酸化膜のマスク材に対するエツチ
ング選択比は向上する。
第４図＜ａ）〜（ｄ）は本発明の第２の実施例を説明す
るためのウェハーの自転方法を示すウェハーの上面図で
あり、第５図はその際のフォトレジスト３の開口部側面
のアルミニウムの付着領域を示す図である。
るためのウェハーの自転方法を示すウェハーの上面図で
あり、第５図はその際のフォトレジスト３の開口部側面
のアルミニウムの付着領域を示す図である。
第１図（ｂ）に示したようにフォトレジストのパターン
上にアルミニウムをスパッタするときに、ウェハー６を
９０°ずつステップ回転させる。素子の形状と配置方向
をそろえておけば、第４図（ａ）の状態では第５図にお
けるＡ領域に、第４図（ｂ）の状態では第５図における
Ｂ領域に、第４図（ｃ）の状態では第５図におけるＣ領
域に、そして第４図（ｄ）の状態では第５図におけるＤ
領域にそれぞれアルミニウムが付着する。
上にアルミニウムをスパッタするときに、ウェハー６を
９０°ずつステップ回転させる。素子の形状と配置方向
をそろえておけば、第４図（ａ）の状態では第５図にお
けるＡ領域に、第４図（ｂ）の状態では第５図における
Ｂ領域に、第４図（ｃ）の状態では第５図におけるＣ領
域に、そして第４図（ｄ）の状態では第５図におけるＤ
領域にそれぞれアルミニウムが付着する。
このとき、フォトレジスト３の側壁には、フォトレジス
ト３の表面に約１／４の膜厚のアルミニウムが付着する
。この場合は第１の実施例と比較してアルミニウム膜の
エツチングの選択比が更に向上する。
ト３の表面に約１／４の膜厚のアルミニウムが付着する
。この場合は第１の実施例と比較してアルミニウム膜の
エツチングの選択比が更に向上する。
以上説明したように本発明は、フォトレジストパターン
の表面のみに金属膜を形成してドライエツチング工程に
おける過剰帯電を防止することにより、ＭＯＳトランジ
スタのゲート酸化膜、容量酸化膜等の素子の破壊を防止
できる効果がある。
の表面のみに金属膜を形成してドライエツチング工程に
おける過剰帯電を防止することにより、ＭＯＳトランジ
スタのゲート酸化膜、容量酸化膜等の素子の破壊を防止
できる効果がある。
また、マスクとしてのフォトレジスト表面が金属で覆わ
れているため、絶縁膜をドライエツチングする際選択比
を大きくとれるで、精度よくエツチングすることができ
る。
れているため、絶縁膜をドライエツチングする際選択比
を大きくとれるで、精度よくエツチングすることができ
る。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示す半導体チップの断面図、第２図及
び第３図は第１の実施例に用いるスパッタ装置の概略図
及びウェハーホルダの斜視図、第４図（ａ）〜（ｄ）は
第２の実施例を説明するためのウェハーの上面図、第５
図は第２の実施例によるアルミニウムの付着領域を示し
たフォトレジストの斜視図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・・フォトレジスト、４・・・アルミニウム膜、５・・
・アルミニウムターゲット、６・・・ウェハー ７・・
ウェハーホルダー、８・・・ウェハー自転用モータ、９
・角度設定器。
るための工程順に示す半導体チップの断面図、第２図及
び第３図は第１の実施例に用いるスパッタ装置の概略図
及びウェハーホルダの斜視図、第４図（ａ）〜（ｄ）は
第２の実施例を説明するためのウェハーの上面図、第５
図は第２の実施例によるアルミニウムの付着領域を示し
たフォトレジストの斜視図である。 １・・・シリコン基板、２・・・シリコン酸化膜、３・
・・フォトレジスト、４・・・アルミニウム膜、５・・
・アルミニウムターゲット、６・・・ウェハー ７・・
ウェハーホルダー、８・・・ウェハー自転用モータ、９
・角度設定器。
Claims (1)
- 半導体ウェハー上に絶縁膜を形成したのちこの絶縁膜
上にフォトレジストのパターンを形成する工程と、パタ
ーンが形成された半導体ウェハーを自転させながらなな
め上方から金属をスパッタし金属膜を形成する工程と、
エッチング時間を制御して前記フォトレジストパターン
の側壁の金属膜のみを除去しフォトレジストパターンの
表面の金属膜を残す工程と、表面に金属膜が形成された
前記フォトレジストパターンをマスクとして前記絶縁膜
をドライエッチングする工程とを含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274572A JP2946719B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274572A JP2946719B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150024A true JPH04150024A (ja) | 1992-05-22 |
| JP2946719B2 JP2946719B2 (ja) | 1999-09-06 |
Family
ID=17543611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274572A Expired - Lifetime JP2946719B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946719B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420204B1 (ko) * | 2001-06-29 | 2004-03-04 | 주식회사 하이닉스반도체 | 플라즈마 식각 장비를 이용한 식각 방법 |
| US20070283832A1 (en) * | 2006-06-09 | 2007-12-13 | Apple Computer, Inc. | Imprint circuit patterning |
| JP2009239292A (ja) * | 2009-05-22 | 2009-10-15 | Denso Corp | ドライエッチング方法及びこの方法に用いるドライエッチング装置 |
-
1990
- 1990-10-12 JP JP2274572A patent/JP2946719B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420204B1 (ko) * | 2001-06-29 | 2004-03-04 | 주식회사 하이닉스반도체 | 플라즈마 식각 장비를 이용한 식각 방법 |
| US20070283832A1 (en) * | 2006-06-09 | 2007-12-13 | Apple Computer, Inc. | Imprint circuit patterning |
| JP2009239292A (ja) * | 2009-05-22 | 2009-10-15 | Denso Corp | ドライエッチング方法及びこの方法に用いるドライエッチング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2946719B2 (ja) | 1999-09-06 |
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