JP2946719B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2946719B2 JP2946719B2 JP2274572A JP27457290A JP2946719B2 JP 2946719 B2 JP2946719 B2 JP 2946719B2 JP 2274572 A JP2274572 A JP 2274572A JP 27457290 A JP27457290 A JP 27457290A JP 2946719 B2 JP2946719 B2 JP 2946719B2
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- photoresist
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造法に関し、特に帯電を防止
し選択比の向上したマスクの形成方法に関する。
し選択比の向上したマスクの形成方法に関する。
従来、半導体装置の製造工程における絶縁膜等のドラ
イエッチング工程において、過剰帯電を防止する手段と
しては、アイオナイザーを使用したり、ウェハーの接触
部の材質を導電性にする方法がある。
イエッチング工程において、過剰帯電を防止する手段と
しては、アイオナイザーを使用したり、ウェハーの接触
部の材質を導電性にする方法がある。
アイオナイザーとは、イオン化した空気をウェハーに
吹きつけて除電する装置であるが、主にドライエッチン
グが終了した後、試料室を真空から大気圧に戻した際に
ウェハーに蓄積している電荷を除去するものである。特
に金属配線中の電荷を除去し、異種金属界面における電
池作用を緩和し、金属の溶出を軽減できる効果がある。
またウェハーの接触部としては、ウェハーのホルダー等
をアルミ製にすることにより、ドライエッチング中に蓄
積する電荷を逃がすことが行なわれている。
吹きつけて除電する装置であるが、主にドライエッチン
グが終了した後、試料室を真空から大気圧に戻した際に
ウェハーに蓄積している電荷を除去するものである。特
に金属配線中の電荷を除去し、異種金属界面における電
池作用を緩和し、金属の溶出を軽減できる効果がある。
またウェハーの接触部としては、ウェハーのホルダー等
をアルミ製にすることにより、ドライエッチング中に蓄
積する電荷を逃がすことが行なわれている。
更にエッチング方法における被エッチング材とマスク
材のエッチング選択比を向上させる手段としては、ガス
組成を最適化したり、添加剤を使用する方法がある。基
本的には、被エッチング材は、化学反応による化学的エ
ッチングが、そしてマスク材は物理的なスパッタによる
物理的エッチングが主な要素となるので、化学的エッチ
ング速度を速くし、物理的エッチング速度を遅くするよ
うにガス組成，添加剤を選択する必要がある。
材のエッチング選択比を向上させる手段としては、ガス
組成を最適化したり、添加剤を使用する方法がある。基
本的には、被エッチング材は、化学反応による化学的エ
ッチングが、そしてマスク材は物理的なスパッタによる
物理的エッチングが主な要素となるので、化学的エッチ
ング速度を速くし、物理的エッチング速度を遅くするよ
うにガス組成，添加剤を選択する必要がある。
上述した従来の半導体装置の製造工程において過剰帯
電を防止する方法には、下記の欠点がある。アイオナイ
ザーの使用では装置が複雑になる。またウェハーの接触
部の材質を導電性にするには材質に限りがある、更にこ
れらの改善を行なってもウェハー表面の導電性は改善し
にくいので、電荷が蓄積しやすい。
電を防止する方法には、下記の欠点がある。アイオナイ
ザーの使用では装置が複雑になる。またウェハーの接触
部の材質を導電性にするには材質に限りがある、更にこ
れらの改善を行なってもウェハー表面の導電性は改善し
にくいので、電荷が蓄積しやすい。
また、従来の被エッチング材とマスク材のエッチング
選択比を向上させる方法には下記の欠点がある。ガス組
成の最適化を行なう場合、一般的に物理的エッチングに
よるフォトレジストの膜減りを抑制して化学的エッチン
グによる被エッチング材のエッチング量を増大する方法
をとるが、この場合、化学的エッチング速度が増大する
ため、フォトレジストの下側の被エッチング材のサイド
エッチング量が増加し、被エッチング材，例えば絶縁膜
パターンの寸法精度が低下する。
選択比を向上させる方法には下記の欠点がある。ガス組
成の最適化を行なう場合、一般的に物理的エッチングに
よるフォトレジストの膜減りを抑制して化学的エッチン
グによる被エッチング材のエッチング量を増大する方法
をとるが、この場合、化学的エッチング速度が増大する
ため、フォトレジストの下側の被エッチング材のサイド
エッチング量が増加し、被エッチング材，例えば絶縁膜
パターンの寸法精度が低下する。
本発明の半導体装置の製造方法は、半導体ウェハー上
に絶縁膜を形成したのちこの絶縁膜上にフォトレジスト
のパターンを形成する工程と、パターンが形成された半
導体ウェハーを自転させながらななめ上方から金属をス
パッタし金属膜を形成する工程と、エッチング時間を制
御して前記フォトレジストパターンの側壁の金属膜のみ
を除去しフォトレジストパターンの表面の金属膜を残す
工程と、表面に金属膜が形成された前記フォトレジスト
パターンをマスクとして前記絶縁膜をドライエッチング
する工程とを含んで構成される。
に絶縁膜を形成したのちこの絶縁膜上にフォトレジスト
のパターンを形成する工程と、パターンが形成された半
導体ウェハーを自転させながらななめ上方から金属をス
パッタし金属膜を形成する工程と、エッチング時間を制
御して前記フォトレジストパターンの側壁の金属膜のみ
を除去しフォトレジストパターンの表面の金属膜を残す
工程と、表面に金属膜が形成された前記フォトレジスト
パターンをマスクとして前記絶縁膜をドライエッチング
する工程とを含んで構成される。
次に本発明について図面を参照して説明する。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を工程
順に説明するための半導体チップの断面図である。
順に説明するための半導体チップの断面図である。
まず第１図（ａ）に示すように、シリコン酸化膜２を
形成したシリコン基板１上に、厚さ1.5μｍのフォトレ
ジスト３により、シリコン酸化膜２をドライエッチング
する領域のパターンを形成する。このパターンサイズは
1.5μｍ未満であることが望ましい。続いて第１図
（ｂ）に示すように、アルミニウム膜４を、平坦部膜厚
が0.8μｍ程度となるようにスパッタ法により形成す
る。
形成したシリコン基板１上に、厚さ1.5μｍのフォトレ
ジスト３により、シリコン酸化膜２をドライエッチング
する領域のパターンを形成する。このパターンサイズは
1.5μｍ未満であることが望ましい。続いて第１図
（ｂ）に示すように、アルミニウム膜４を、平坦部膜厚
が0.8μｍ程度となるようにスパッタ法により形成す
る。
このとき、第２図のアルミニウムスパッタ装置の概略
図に示したように、アルミニウムターゲット５より飛び
出した原子は、ウェハー６と垂直ではなく、角度設定器
９によりウェハー６を傾け、ななめ45゜方向からスパッ
タするようにしておく。更にウェハー６を支持するウェ
ハーホルダー７はウェハー自転用モータ８に接続させ、
第３図に示すように、ウェハー６をウェハーホルダー７
と共に自転させる。これにより、第１図（ｂ）に示した
ように、フォトレジスト３の側壁にはフォトレジスト３
の表面のアルミニウムの約1/2の膜厚のアルミニウムが
付着する。
図に示したように、アルミニウムターゲット５より飛び
出した原子は、ウェハー６と垂直ではなく、角度設定器
９によりウェハー６を傾け、ななめ45゜方向からスパッ
タするようにしておく。更にウェハー６を支持するウェ
ハーホルダー７はウェハー自転用モータ８に接続させ、
第３図に示すように、ウェハー６をウェハーホルダー７
と共に自転させる。これにより、第１図（ｂ）に示した
ように、フォトレジスト３の側壁にはフォトレジスト３
の表面のアルミニウムの約1/2の膜厚のアルミニウムが
付着する。
次に第１図（ｃ）に示すように、この膜厚差を利用
し、エッチング時間を制御しフォトレジスト３の側壁の
アルミニウム膜３のみをリン酸により除去する。
し、エッチング時間を制御しフォトレジスト３の側壁の
アルミニウム膜３のみをリン酸により除去する。
次に第１図（ｄ）に示すように、シリコン酸化膜２を
CF4等のガスでドライエッチングを行なう。
CF4等のガスでドライエッチングを行なう。
このように第１の実施例によれば、過剰な電荷は表面
のアルミニウム層を通じてウェハーから逃げるので、シ
リコン基板１に形成された半導体素子の静電破壊は、低
減される。また、フォトレジスト表面をアルミニウム膜
で保護しているため、マスクとしてのフォトレジストの
膜減りがなく、シリコン酸化膜のマスク材に対するエッ
チング選択比は向上する。
のアルミニウム層を通じてウェハーから逃げるので、シ
リコン基板１に形成された半導体素子の静電破壊は、低
減される。また、フォトレジスト表面をアルミニウム膜
で保護しているため、マスクとしてのフォトレジストの
膜減りがなく、シリコン酸化膜のマスク材に対するエッ
チング選択比は向上する。
第４図（ａ）〜（ｄ）は本発明の第２の実施例を説明
するためのウェハーの自転方法を示すウェハーの上面図
であり、第５図はその際のフォトレジスト３の開口部側
面のアルミニウムの付着領域を示す図である。
するためのウェハーの自転方法を示すウェハーの上面図
であり、第５図はその際のフォトレジスト３の開口部側
面のアルミニウムの付着領域を示す図である。
第１図（ｂ）に示したようにフォトレジストのパター
ン上にアルミニウムをスパッタするときに、ウェハー６
を90゜ずつステップ回転させる。素子の形状と配置方向
をそろえておけば、第４図（ａ）の状態では第５図にお
けるＡ領域に、第４図（ｂ）の状態では第５図における
Ｂ領域に、第４図（ｃ）の状態では第５図におけるＣ領
域に、そして第４図（ｄ）の状態では第５図におけるＤ
領域にそれぞれアルミニウムが付着する。このとき、フ
ォトレジスト３の側壁には、フォトレジスト３の表面に
約1/4の膜厚のアルミニウムが付着する。この場合は第
１の実施例と比較してアルミニウム膜のエッチングの選
択比が更に向上する。
ン上にアルミニウムをスパッタするときに、ウェハー６
を90゜ずつステップ回転させる。素子の形状と配置方向
をそろえておけば、第４図（ａ）の状態では第５図にお
けるＡ領域に、第４図（ｂ）の状態では第５図における
Ｂ領域に、第４図（ｃ）の状態では第５図におけるＣ領
域に、そして第４図（ｄ）の状態では第５図におけるＤ
領域にそれぞれアルミニウムが付着する。このとき、フ
ォトレジスト３の側壁には、フォトレジスト３の表面に
約1/4の膜厚のアルミニウムが付着する。この場合は第
１の実施例と比較してアルミニウム膜のエッチングの選
択比が更に向上する。
以上説明したように本発明は、フォトレジストパター
ンの表面のみに金属膜を形成してドライエッチング工程
における過剰帯電を防止することにより、MOSトランジ
スタのゲート酸化膜，容量酸化膜等の素子の破壊を防止
できる効果がある。
ンの表面のみに金属膜を形成してドライエッチング工程
における過剰帯電を防止することにより、MOSトランジ
スタのゲート酸化膜，容量酸化膜等の素子の破壊を防止
できる効果がある。
また、マスクとしてのフォトレジスト表面が金属で覆
われているため、絶縁膜をドライエッチングする際選択
比を大きくとれるで、精度よくエッチングすることがで
きる。
われているため、絶縁膜をドライエッチングする際選択
比を大きくとれるで、精度よくエッチングすることがで
きる。
第１図（ａ）〜（ｄ）は本発明の第１の実施例を説明す
るための工程順に示す半導体チップの断面図、第２図及
び第３図は第１の実施例に用いるスパッタ装置の概略図
及びウェハーホルダの斜視図、第４図（ａ）〜（ｄ）は
第２の実施例を説明するためのウェハーの上面図、第５
図は第２の実施例によるアルミニウムの付着領域を示し
たフォトレジストの斜視図である。 １……シリコン基板、２……シリコン酸化膜、３……フ
ォトレジスト、４……アルミニウム膜、５……アルミニ
ウムターゲット、６……ウェハー、７……ウェハーホル
ダー、８……ウェハー自転用モータ、９……角度設定
器。
るための工程順に示す半導体チップの断面図、第２図及
び第３図は第１の実施例に用いるスパッタ装置の概略図
及びウェハーホルダの斜視図、第４図（ａ）〜（ｄ）は
第２の実施例を説明するためのウェハーの上面図、第５
図は第２の実施例によるアルミニウムの付着領域を示し
たフォトレジストの斜視図である。 １……シリコン基板、２……シリコン酸化膜、３……フ
ォトレジスト、４……アルミニウム膜、５……アルミニ
ウムターゲット、６……ウェハー、７……ウェハーホル
ダー、８……ウェハー自転用モータ、９……角度設定
器。
Claims (1)
- 【請求項１】半導体ウェハー上に絶縁膜を形成したのち
この絶縁膜上にフォトレジストのパターンを形成する工
程と、パターンが形成された半導体ウェハーを自転させ
ながらななめ上方から金属をスパッタし金属膜を形成す
る工程と、エッチング時間を制御して前記フォトレジス
トパターンの側壁の金属膜のみを除去しフォトレジスト
パターンの表面の金属膜を残す工程と、表面に金属膜が
形成された前記フォトレジストパターンをマスクとして
前記絶縁膜をドライエッチングする工程とを含むことを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274572A JP2946719B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2274572A JP2946719B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04150024A JPH04150024A (ja) | 1992-05-22 |
| JP2946719B2 true JP2946719B2 (ja) | 1999-09-06 |
Family
ID=17543611
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2274572A Expired - Lifetime JP2946719B2 (ja) | 1990-10-12 | 1990-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2946719B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420204B1 (ko) * | 2001-06-29 | 2004-03-04 | 주식회사 하이닉스반도체 | 플라즈마 식각 장비를 이용한 식각 방법 |
| US20070283832A1 (en) * | 2006-06-09 | 2007-12-13 | Apple Computer, Inc. | Imprint circuit patterning |
| JP2009239292A (ja) * | 2009-05-22 | 2009-10-15 | Denso Corp | ドライエッチング方法及びこの方法に用いるドライエッチング装置 |
-
1990
- 1990-10-12 JP JP2274572A patent/JP2946719B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04150024A (ja) | 1992-05-22 |
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