JP2757919B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2757919B2 JP2757919B2 JP1052236A JP5223689A JP2757919B2 JP 2757919 B2 JP2757919 B2 JP 2757919B2 JP 1052236 A JP1052236 A JP 1052236A JP 5223689 A JP5223689 A JP 5223689A JP 2757919 B2 JP2757919 B2 JP 2757919B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- etching
- oxide film
- groove
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体装置及びその製造方法に関し、特
に半導体基板に溝部を形成し、その中に素子分離用の絶
縁物を埋設したり、溝形キャパンタを形成したりするも
のである。
に半導体基板に溝部を形成し、その中に素子分離用の絶
縁物を埋設したり、溝形キャパンタを形成したりするも
のである。
従来の半導体装置及びその製造方法について、半導体
基板に形成された溝部に絶縁物を埋設して素子分離領域
を形成するものに例をとり、第４図および第５図に基づ
いて説明する。
基板に形成された溝部に絶縁物を埋設して素子分離領域
を形成するものに例をとり、第４図および第５図に基づ
いて説明する。
第４図（Ａ），（Ｂ）は特開昭63−257244号公報に示
された従来の半導体装置の構造を示す断面図であり、図
において、１はシリコン基板、２は素子領域α，βを分
離するためシリコン基板１に形成された溝部、５はシリ
コン基板１の表面と同じ高さ（第４図（Ａ））、あるい
はシリコン基板１の表面よりも突出した形状（第４図
（Ｂ））になる様、前記溝部２に埋め込まれた絶縁物で
ある。ここに絶縁物５としてはCVD（Chemical Vapor De
position）酸化膜等が用いられる。
された従来の半導体装置の構造を示す断面図であり、図
において、１はシリコン基板、２は素子領域α，βを分
離するためシリコン基板１に形成された溝部、５はシリ
コン基板１の表面と同じ高さ（第４図（Ａ））、あるい
はシリコン基板１の表面よりも突出した形状（第４図
（Ｂ））になる様、前記溝部２に埋め込まれた絶縁物で
ある。ここに絶縁物５としてはCVD（Chemical Vapor De
position）酸化膜等が用いられる。
次に、第４図（Ｂ）に示した半導体装置についてその
製造方法を第５図（Ａ）〜（Ｈ）に基づいて説明する。
製造方法を第５図（Ａ）〜（Ｈ）に基づいて説明する。
まず、第５図（Ａ）に示す様にシリコン基板１上に例
えば数100Å程度の薄い熱酸化膜６と、第１の絶縁膜と
しての例えば数1000Å程度の比較的厚い窒化膜７と、シ
リコン基板１をエッチングする際のマスクとなる絶縁
膜、例えばCVD酸化膜８とをその順に形成する。ここ
で、熱酸化膜６は、後に窒化膜７を除去する際にシリコ
ン基板１を保護するために設けられたものであり、窒化
膜７を除去する際にシリコン基板１に与える損傷が問題
とならない場合には熱酸化膜６を形成する必要はない。
えば数100Å程度の薄い熱酸化膜６と、第１の絶縁膜と
しての例えば数1000Å程度の比較的厚い窒化膜７と、シ
リコン基板１をエッチングする際のマスクとなる絶縁
膜、例えばCVD酸化膜８とをその順に形成する。ここ
で、熱酸化膜６は、後に窒化膜７を除去する際にシリコ
ン基板１を保護するために設けられたものであり、窒化
膜７を除去する際にシリコン基板１に与える損傷が問題
とならない場合には熱酸化膜６を形成する必要はない。
次に、第５図（Ｂ）に示す様に、フォトリソグラフィ
ーによってレジストパターンを形成し、前記CVD酸化膜
８をエッチングする。
ーによってレジストパターンを形成し、前記CVD酸化膜
８をエッチングする。
そして前記CVD酸化膜８のパターンをマスクにして、
窒化膜７、熱酸化膜６をエッチングして溝部２を形成す
る箇所に窓開けを行う（第５図（ｃ）参照）。
窒化膜７、熱酸化膜６をエッチングして溝部２を形成す
る箇所に窓開けを行う（第５図（ｃ）参照）。
次に、窓開けされたパターンをマスクとして、異方性
の反応性イオンエッチングによりシリコン基板１に溝部
２を形成する（第５図（Ｄ）参照）。
の反応性イオンエッチングによりシリコン基板１に溝部
２を形成する（第５図（Ｄ）参照）。
そして、CVD酸化膜８を除去した後、素子分離用の絶
縁膜として例えばCVD酸化膜５を堆積して、このCVD酸化
膜５によって溝部２を埋め込む（第５図（Ｅ）参照）。
縁膜として例えばCVD酸化膜５を堆積して、このCVD酸化
膜５によって溝部２を埋め込む（第５図（Ｅ）参照）。
そして前記溝部２の窪みが表面にできるだけ現れない
ようにするために、CVD酸化膜５の上にフォトレジスト
４を厚く塗布する（第５図（Ｆ）参照）。
ようにするために、CVD酸化膜５の上にフォトレジスト
４を厚く塗布する（第５図（Ｆ）参照）。
このフォトレジスト９とCVD酸化膜５とがほぼ同じ速
度でエッチングされるように、フォトレジスト９とCVD
酸化膜５とを平坦にプラズマエッチングして行き、窒化
膜７に達したところでエッチング処理を停止する（第５
図（Ｇ）参照）。
度でエッチングされるように、フォトレジスト９とCVD
酸化膜５とを平坦にプラズマエッチングして行き、窒化
膜７に達したところでエッチング処理を停止する（第５
図（Ｇ）参照）。
最後に、窒化膜７を熱燐酸あるいはプラズマエッチン
グなどによって除去し、さらに、熱酸化膜６をエッチン
グしてシリコン基板１の表面を露出させる（第５図
（Ｈ）参照）。
グなどによって除去し、さらに、熱酸化膜６をエッチン
グしてシリコン基板１の表面を露出させる（第５図
（Ｈ）参照）。
これにより、第４図（Ｂ）に示した様なシリコン基板
１の表面から突出した絶縁物５を形成した半導体装置を
得ることができる。但し、窒化膜７の除去によって、絶
縁物５をシリコン基板１の表面から突出させることがで
きるから、この熱酸化膜６の除去は必ずしも必要ではな
い、なお、上述した製造方法の説明では省略したが、CV
D酸化膜５を埋め込む前に、溝部２内へチャネルカット
用のボロンを注入したり、熱酸化膜を形成したりする処
理等が適宜に行われている。
１の表面から突出した絶縁物５を形成した半導体装置を
得ることができる。但し、窒化膜７の除去によって、絶
縁物５をシリコン基板１の表面から突出させることがで
きるから、この熱酸化膜６の除去は必ずしも必要ではな
い、なお、上述した製造方法の説明では省略したが、CV
D酸化膜５を埋め込む前に、溝部２内へチャネルカット
用のボロンを注入したり、熱酸化膜を形成したりする処
理等が適宜に行われている。
従来の半導体装置は以上のように構成され、溝部２に
埋め込まれた絶縁物５がシリコン基板１の表面と同一面
の高さを有するもの（第４図（Ａ）参照）、あるいはシ
リコン基板１の表面よりも突出させた形状のもの（第４
図（Ｂ）参照）が存在するが、この構造だと素子分離領
域が形成された後に行われる素子形成過程において次の
ような問題点が生じる。例えば、トランジスタのゲート
を形成する工程や酸化膜エッチング工程などにおいて希
釈したフッ化水素やフッ化アンモニウムによるエッチン
グ処理が行われるが、前記溝部２に埋め込まれた絶縁物
たるCVD酸化膜５は、素子形成過程でシリコン基板１に
形成される熱酸化膜（図示せず）よりも前記エッチング
処理液に対してのエッチング速度が速いために、CVD酸
化膜５がシリコン基板１の表面よりも下に落ち込んでし
まう。しかも、このようにして生じた溝部２の段差は急
峻なために、後にゲート電極や配線を形成する際に、前
部段差部に沿ってゲート電極材料や配線材料のエッチン
グ残渣が生じ易く、隣接配線関で短絡現象を引き起こす
などの問題を生じる。そして、また素子動作時の電界集
中が段差部のエッジに発生するなどの問題点があった。
埋め込まれた絶縁物５がシリコン基板１の表面と同一面
の高さを有するもの（第４図（Ａ）参照）、あるいはシ
リコン基板１の表面よりも突出させた形状のもの（第４
図（Ｂ）参照）が存在するが、この構造だと素子分離領
域が形成された後に行われる素子形成過程において次の
ような問題点が生じる。例えば、トランジスタのゲート
を形成する工程や酸化膜エッチング工程などにおいて希
釈したフッ化水素やフッ化アンモニウムによるエッチン
グ処理が行われるが、前記溝部２に埋め込まれた絶縁物
たるCVD酸化膜５は、素子形成過程でシリコン基板１に
形成される熱酸化膜（図示せず）よりも前記エッチング
処理液に対してのエッチング速度が速いために、CVD酸
化膜５がシリコン基板１の表面よりも下に落ち込んでし
まう。しかも、このようにして生じた溝部２の段差は急
峻なために、後にゲート電極や配線を形成する際に、前
部段差部に沿ってゲート電極材料や配線材料のエッチン
グ残渣が生じ易く、隣接配線関で短絡現象を引き起こす
などの問題を生じる。そして、また素子動作時の電界集
中が段差部のエッジに発生するなどの問題点があった。
この発明は上記のような従来の問題点を解消するため
になされたもので、例えば、後工程においてゲート電極
や配線を形成する際に、絶縁物が埋め込まれる溝部と半
導体基板との境目にエッチング残渣が生じにくく、素子
動作時に電界集中が起こらない様な溝部を有する半導体
装置を提供することを目的とする。
になされたもので、例えば、後工程においてゲート電極
や配線を形成する際に、絶縁物が埋め込まれる溝部と半
導体基板との境目にエッチング残渣が生じにくく、素子
動作時に電界集中が起こらない様な溝部を有する半導体
装置を提供することを目的とする。
請求項１記載の半導体装置の製造方法の発明は、半導
体基板の一主面上に第１の絶縁膜及びその上に第２の絶
縁膜を形成し、溝部を形成しようとする前記半導体基板
の上部にあたる前記第１の絶縁膜及び第２の絶縁膜を除
去する工程と、前記第２の絶縁膜をエッチングマスクと
して前記第１の絶縁膜をドライエッチングによりオーバ
ーサイズにエッチングする工程と、前記第２の絶縁膜と
前記オーバーサイズにエッチングされた第１の絶縁膜と
から成る段差を有するエッチングマスクを介して異方性
のドライエッチングを行い、半導体基板の一主面に溝部
を形成すると共に前記溝部の縁を角のない曲面に形成す
る工程からなるものである。
体基板の一主面上に第１の絶縁膜及びその上に第２の絶
縁膜を形成し、溝部を形成しようとする前記半導体基板
の上部にあたる前記第１の絶縁膜及び第２の絶縁膜を除
去する工程と、前記第２の絶縁膜をエッチングマスクと
して前記第１の絶縁膜をドライエッチングによりオーバ
ーサイズにエッチングする工程と、前記第２の絶縁膜と
前記オーバーサイズにエッチングされた第１の絶縁膜と
から成る段差を有するエッチングマスクを介して異方性
のドライエッチングを行い、半導体基板の一主面に溝部
を形成すると共に前記溝部の縁を角のない曲面に形成す
る工程からなるものである。
請求項２記載の半導体装置の製造方法の発明は、半導
体基板の一主面上に第１の絶縁膜及びその上に第２の絶
縁膜を形成し、溝部を形成しようとする前記半導体基板
の上部にあたる前記第１の絶縁膜及び第２の絶縁膜を除
去する工程と、前記第１及び第２の絶縁膜をエッチング
マスクとして異方性エッチングを行い前記半導体基板の
一主面に溝部を形成する工程と、前記第２の絶縁膜をエ
ッチングマスクとして前記第１の絶縁膜をドライエッチ
ングによりオーバーサイズにエッチングする工程と、前
記第２の絶縁膜と前記オーバーサイズにエッチングされ
た第１の絶縁膜とからなる段差を有するエッチングマス
クを介して前記溝部の縁を角のない曲面となるようにド
ライエッチングする工程とからなるものである。
体基板の一主面上に第１の絶縁膜及びその上に第２の絶
縁膜を形成し、溝部を形成しようとする前記半導体基板
の上部にあたる前記第１の絶縁膜及び第２の絶縁膜を除
去する工程と、前記第１及び第２の絶縁膜をエッチング
マスクとして異方性エッチングを行い前記半導体基板の
一主面に溝部を形成する工程と、前記第２の絶縁膜をエ
ッチングマスクとして前記第１の絶縁膜をドライエッチ
ングによりオーバーサイズにエッチングする工程と、前
記第２の絶縁膜と前記オーバーサイズにエッチングされ
た第１の絶縁膜とからなる段差を有するエッチングマス
クを介して前記溝部の縁を角のない曲面となるようにド
ライエッチングする工程とからなるものである。
以下、この発明の一実施例を図について説明する。
（Ｉ）第１図はこの発明に係る半導体装置の溝部に素子
分離用の絶縁膜を形成させた構造を示したものであり、
（Ａ）図は絶縁物を基板表面と同じ高さに埋設した断面
図、（Ｂ）図は絶縁物を基板表面より突出させた断面図
である。
分離用の絶縁膜を形成させた構造を示したものであり、
（Ａ）図は絶縁物を基板表面と同じ高さに埋設した断面
図、（Ｂ）図は絶縁物を基板表面より突出させた断面図
である。
図において、１はシリコン基板、２は素子領域α，β
を分離するためにシリコン基板１に形成された溝部、３
はシリコン基板１の表面から前記溝部２の側面にかけて
なめらかな曲面を有している縁である。５はシリコン基
板１の表面とほぼ同じ高さ（第１図（Ａ））を有する
か、あるいは突出した形状（第１図（Ｂ））を有する素
子分離用絶縁膜である。なおこの絶縁膜は例えばCVD酸
化膜等により形成されている。
を分離するためにシリコン基板１に形成された溝部、３
はシリコン基板１の表面から前記溝部２の側面にかけて
なめらかな曲面を有している縁である。５はシリコン基
板１の表面とほぼ同じ高さ（第１図（Ａ））を有する
か、あるいは突出した形状（第１図（Ｂ））を有する素
子分離用絶縁膜である。なおこの絶縁膜は例えばCVD酸
化膜等により形成されている。
この半導体装置において、溝部２の開口部の縁３がな
めらかな曲面となっているため、後工程でゲート電極や
配線層を形成する際に、エッチング残渣や隣接配線間で
短絡現象もなく、素子動作時の電界分布の局所集中を防
ぐことができる。特に第１図（Ｂ）に示す様に溝部２に
埋め込まれた素子分離用絶縁膜５をシリコン基板１の表
面よりも突出させることにより、後のエッチング処理に
より当該絶縁膜５が基板表面より落ち込むことがない。
しかも、基板表面から突出した絶縁物のエッジ部（第１
図（Ｂ）のγ）はエッチング処理により滑らかになり、
ゲート電極や配線形成工程において特にエッチング残渣
が生じにくくなる利点がある。
めらかな曲面となっているため、後工程でゲート電極や
配線層を形成する際に、エッチング残渣や隣接配線間で
短絡現象もなく、素子動作時の電界分布の局所集中を防
ぐことができる。特に第１図（Ｂ）に示す様に溝部２に
埋め込まれた素子分離用絶縁膜５をシリコン基板１の表
面よりも突出させることにより、後のエッチング処理に
より当該絶縁膜５が基板表面より落ち込むことがない。
しかも、基板表面から突出した絶縁物のエッジ部（第１
図（Ｂ）のγ）はエッチング処理により滑らかになり、
ゲート電極や配線形成工程において特にエッチング残渣
が生じにくくなる利点がある。
（II）次に前記半導体装置についての第１の製造方法の
発明を、第２図（Ａ）〜（Ｈ）に従って説明する。
発明を、第２図（Ａ）〜（Ｈ）に従って説明する。
まず、第２図（Ａ）に示す様に、シリコン基板１上に
例えば200Å程度の薄い熱酸化膜６と第１の絶縁膜とし
て3000Å程度の窒化膜７と、シリコン基板１をエッチン
グする際のマスクとなる第２の絶縁膜例えばCVD酸化膜8
3000Åをその順に形成する。ここで熱酸化膜６は、後
に窒化膜７を除去する際にシリコン基板１の表面を保護
するために設けられている。
例えば200Å程度の薄い熱酸化膜６と第１の絶縁膜とし
て3000Å程度の窒化膜７と、シリコン基板１をエッチン
グする際のマスクとなる第２の絶縁膜例えばCVD酸化膜8
3000Åをその順に形成する。ここで熱酸化膜６は、後
に窒化膜７を除去する際にシリコン基板１の表面を保護
するために設けられている。
次に、第２図（Ｂ）に示す様にフォトリソグラフィー
によってレジストパターンを形成し、前記CVD酸化膜
８、窒化膜７、熱酸化膜６を例えばフッ素系のエッチン
グを施し、溝部２を形成する箇所に窓開けを行う。
によってレジストパターンを形成し、前記CVD酸化膜
８、窒化膜７、熱酸化膜６を例えばフッ素系のエッチン
グを施し、溝部２を形成する箇所に窓開けを行う。
そして、窓開けしたCVD酸化膜８をマスクとして、窒
化膜７と熱酸化膜６を0.3〜0.5μｍ程度プラズマエッチ
ングによりオーバーサイズにパターンを形成する（第２
図（Ｃ）参照）。
化膜７と熱酸化膜６を0.3〜0.5μｍ程度プラズマエッチ
ングによりオーバーサイズにパターンを形成する（第２
図（Ｃ）参照）。
その後、CVD酸化膜８と段差のついた窒化膜７、熱酸
化膜６をマスクにして、塩素系ガスによる異方性の反応
性イオンエッチングによりシリコン基板１に溝部２を形
成する（第２図（Ｄ）参照）。この時、異方性のために
エッチングするイオン種やラジカルが基板に対して垂直
に進んで来るが、途中に段差を有するマスクが形成され
ており、前記CVD酸化膜８のマスクの影になっているオ
ーバーサイズ部分４の所にも、前記イオン種又はラジカ
ルが散乱されてわずかながらも斜めに入射し、溝部２の
縁のエッチングが進む。しかも、窓に近い程イオン種や
ラジカルの数は多くなっているのでエッチングが窓の距
離によって進み方が異なり、基板の表面から溝部の側面
にかけてなめらかな縁が得られることになる。
化膜６をマスクにして、塩素系ガスによる異方性の反応
性イオンエッチングによりシリコン基板１に溝部２を形
成する（第２図（Ｄ）参照）。この時、異方性のために
エッチングするイオン種やラジカルが基板に対して垂直
に進んで来るが、途中に段差を有するマスクが形成され
ており、前記CVD酸化膜８のマスクの影になっているオ
ーバーサイズ部分４の所にも、前記イオン種又はラジカ
ルが散乱されてわずかながらも斜めに入射し、溝部２の
縁のエッチングが進む。しかも、窓に近い程イオン種や
ラジカルの数は多くなっているのでエッチングが窓の距
離によって進み方が異なり、基板の表面から溝部の側面
にかけてなめらかな縁が得られることになる。
そして、CVD酸化膜８を除去した後、素子分離用の絶
縁膜であるCVD酸化膜５を堆積させて溝部２を埋め込む
（第２図（Ｅ）参照）。
縁膜であるCVD酸化膜５を堆積させて溝部２を埋め込む
（第２図（Ｅ）参照）。
次に、溝部２の窪みが表面に出来るだけ現れないよう
にするために、CVD酸化膜５の上にフォトレジスト９を
厚く塗布する（第２図（Ｆ）参照）。
にするために、CVD酸化膜５の上にフォトレジスト９を
厚く塗布する（第２図（Ｆ）参照）。
このフォトレジスト９とCVD酸化膜５とがほぼ同じエ
ッチング速度でプラズマエッチングされて行き窒化膜７
に達した所でオーバーエッチングされエッチング処理を
停止する（第２図（Ｇ）参照）。ここで、窒素ガスの検
出によりエッチングの窒化膜７に達したことを知ること
ができる。
ッチング速度でプラズマエッチングされて行き窒化膜７
に達した所でオーバーエッチングされエッチング処理を
停止する（第２図（Ｇ）参照）。ここで、窒素ガスの検
出によりエッチングの窒化膜７に達したことを知ること
ができる。
次に、窒化膜７を熱燐酸あるいはプラズマエッチング
などによって除去する。さらに熱酸化膜６をエッチング
してシリコン基板１の表面を露出させる（第２図（Ｈ）
参照）。
などによって除去する。さらに熱酸化膜６をエッチング
してシリコン基板１の表面を露出させる（第２図（Ｈ）
参照）。
以上のようにして、第１図（Ｂ）に示した素子分離領
域を有する半導体装置を得る。
域を有する半導体装置を得る。
（III）次に、この出願に係る半導体装置についての第
２の製造方法の発明を、第３図に基づいて説明する。
２の製造方法の発明を、第３図に基づいて説明する。
まず、シリコン基板１上に、200Å程度の熱酸化膜６
と、第１の絶縁膜として3000Å程度の窒化膜７と、その
上に第２の絶縁膜として3000Å程度のCVD酸化膜８をこ
の順に形成した後、フォトリソグラフィーによりレジス
トパターンを形成し、前記CVD酸化膜８、窒化膜７、熱
酸化膜６をエッチングして、溝部２を形成する箇所に窓
開けを行う（第３図（Ａ）参照）。
と、第１の絶縁膜として3000Å程度の窒化膜７と、その
上に第２の絶縁膜として3000Å程度のCVD酸化膜８をこ
の順に形成した後、フォトリソグラフィーによりレジス
トパターンを形成し、前記CVD酸化膜８、窒化膜７、熱
酸化膜６をエッチングして、溝部２を形成する箇所に窓
開けを行う（第３図（Ａ）参照）。
次に、第３図に示す様に前記窓開けを行った箇所を通
して、シリコン基板１を塩素系ガスによる異方性の反応
性イオンエッチングを施し、シリコン基板１に溝部２を
形成する。
して、シリコン基板１を塩素系ガスによる異方性の反応
性イオンエッチングを施し、シリコン基板１に溝部２を
形成する。
次に、第３図（Ｃ）に示す様に前記CVD酸化膜８をエ
ッチングマスクとして、窒化膜７と熱酸化膜６を0.3〜
0.5μｍ程度プラズマエッチングして、オーバーサイズ
のパターンを形成する。
ッチングマスクとして、窒化膜７と熱酸化膜６を0.3〜
0.5μｍ程度プラズマエッチングして、オーバーサイズ
のパターンを形成する。
次に、前記CVD酸化膜８と段差のついた窒化膜７及び
熱酸化膜６をマスクにして、異方性（あるいは等方性）
の反応性イオンエッチングを施し、シリコン基板１に設
けた溝部２の開口部の縁をなめらかな曲面を有する縁３
に加工する（第３図（Ｄ）参照）。
熱酸化膜６をマスクにして、異方性（あるいは等方性）
の反応性イオンエッチングを施し、シリコン基板１に設
けた溝部２の開口部の縁をなめらかな曲面を有する縁３
に加工する（第３図（Ｄ）参照）。
その後、第２図（Ｅ）〜（Ｈ）について説明したもの
と同様の工程により第１図（Ｂ）に示した半導体装置が
得られる。
と同様の工程により第１図（Ｂ）に示した半導体装置が
得られる。
（IV）なお、上述の実施例では、溝部２に埋め込まれ
たCVD酸化膜５のエッチバックを途中で止めるために第
１の絶縁膜として窒化膜７を用いたが、これはノンドー
プの多結晶シリコン膜などを用いてもよい。また、上
記実施例では、窒化膜７の上に第２の絶縁膜としてCVD
酸化膜８をデポさせていたが、これは別の物質でもよ
く、三層レジストで使用されるボトムレジストや普通の
レジストであってもよく、上記実施例と同様の効果を得
られる。
たCVD酸化膜５のエッチバックを途中で止めるために第
１の絶縁膜として窒化膜７を用いたが、これはノンドー
プの多結晶シリコン膜などを用いてもよい。また、上
記実施例では、窒化膜７の上に第２の絶縁膜としてCVD
酸化膜８をデポさせていたが、これは別の物質でもよ
く、三層レジストで使用されるボトムレジストや普通の
レジストであってもよく、上記実施例と同様の効果を得
られる。
また、上記実施例では半導体装置の溝部に、素子分離
用の絶縁膜を形成させたものを示したが、前記溝部にキ
ャパシタ等を形成させるものであってもよく、広く溝部
を有する半導体装置一般に適用できる。
用の絶縁膜を形成させたものを示したが、前記溝部にキ
ャパシタ等を形成させるものであってもよく、広く溝部
を有する半導体装置一般に適用できる。
以上のように、この出願に係る半導体装置の発明によ
れば、半導体基板に形成された溝部の縁が角のない曲面
に形成されているため、後に絶縁物を埋設したり、ゲー
ト電極や配線を形成する際に、エッチング残渣や隣接配
線間での短絡現象等もなく、素子動作時の電界分布の局
所集中も避けることができ、信頼性の優れた装置が得ら
れる効果がある。
れば、半導体基板に形成された溝部の縁が角のない曲面
に形成されているため、後に絶縁物を埋設したり、ゲー
ト電極や配線を形成する際に、エッチング残渣や隣接配
線間での短絡現象等もなく、素子動作時の電界分布の局
所集中も避けることができ、信頼性の優れた装置が得ら
れる効果がある。
また、この出願に係る半導体装置の製造方法の発明に
よれば、前記信頼性の優れた半導体装置を、歩留りよく
かつ簡易正確に製造できる効果がある。
よれば、前記信頼性の優れた半導体装置を、歩留りよく
かつ簡易正確に製造できる効果がある。
第１図（Ａ），（Ｂ）はそれぞれ半導体装置の発明の一
実施例を示す断面図、第２図（Ａ）〜（Ｈ）は半導体装
置の製造方法の第１の発明を示す断面工程図、第３図
（Ａ）〜（Ｄ）は半導体装置の製造方法の第２の発明を
示す断面工程図、第４図（Ａ），（Ｂ）は従来の半導体
装置を示す断面図、第５図（Ａ）〜（Ｈ）は従来の半導
体装置の製造方法を示す断面工程図である。 図において、１はシリコン基板、２は溝部、３は縁、４
はオーバーサイズ部分、５は素子分離用絶縁膜、６は熱
酸化膜、７は窒化膜（第１の絶縁膜）、８はCVD酸化膜
（第２の絶縁膜）、９はフォトレジストである。 なお、図中同一符号は同一又は相当部分を示す。
実施例を示す断面図、第２図（Ａ）〜（Ｈ）は半導体装
置の製造方法の第１の発明を示す断面工程図、第３図
（Ａ）〜（Ｄ）は半導体装置の製造方法の第２の発明を
示す断面工程図、第４図（Ａ），（Ｂ）は従来の半導体
装置を示す断面図、第５図（Ａ）〜（Ｈ）は従来の半導
体装置の製造方法を示す断面工程図である。 図において、１はシリコン基板、２は溝部、３は縁、４
はオーバーサイズ部分、５は素子分離用絶縁膜、６は熱
酸化膜、７は窒化膜（第１の絶縁膜）、８はCVD酸化膜
（第２の絶縁膜）、９はフォトレジストである。 なお、図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 河野 芳雄 兵庫県伊丹市瑞原４丁目１番地 三菱電 機株式会社エル・エス・アイ研究所内 (56)参考文献 特開 昭60−219759（ＪＰ，Ａ) 特開 昭57−60851（ＪＰ，Ａ) 特開 昭56−103446（ＪＰ，Ａ)
Claims (2)
- 【請求項１】半導体基板の一主面上に第１の絶縁膜及び
その上に第２の絶縁膜を形成し、溝部を形成しようとす
る前記半導体基板の上部にあたる前記第１の絶縁膜及び
第２の絶縁膜を除去する工程と、前記第２の絶縁膜をエ
ッチングマスクとして前記第１の絶縁膜をドライエッチ
ングによりオーバーサイズにエッチングする工程と、前
記第２の絶縁膜と前記オーバーサイズにエッチングされ
た第１の絶縁膜とから成る段差を有するエッチングマス
クを介して異方性のドライエッチングを行い、半導体基
板の一主面に溝部を形成すると共に前記溝部の縁を角の
ない曲面に形成する工程からなる半導体装置の製造方
法。 - 【請求項２】半導体基板の一主面上に第１の絶縁膜及び
その上に第２の絶縁膜を形成し、溝部を形成しようとす
る前記半導体基板の上部にあたる前記第１の絶縁膜及び
第２の絶縁膜を除去する工程と、前記第１及び第２の絶
縁膜をエッチングマスクとして異方性エッチングを行い
前記半導体基板の一主面に溝部を形成する工程と、前記
第２の絶縁膜をエッチングマスクとして前記第１の絶縁
膜をドライエッチングによりオーバーサイズにエッチン
グする工程と、前記第２の絶縁膜と前記オーバーサイズ
にエッチングされた第１の絶縁膜とからなる段差を有す
るエッチングマスクを介して前記溝部の縁を角のない曲
面となるようにドライエッチングする工程とからなる半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052236A JP2757919B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1052236A JP2757919B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231739A JPH02231739A (ja) | 1990-09-13 |
| JP2757919B2 true JP2757919B2 (ja) | 1998-05-25 |
Family
ID=12909089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1052236A Expired - Lifetime JP2757919B2 (ja) | 1989-03-03 | 1989-03-03 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2757919B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2667552B2 (ja) * | 1990-05-28 | 1997-10-27 | 株式会社東芝 | 半導体装置の製造方法 |
| KR960006714B1 (ko) * | 1990-05-28 | 1996-05-22 | 가부시끼가이샤 도시바 | 반도체 장치의 제조 방법 |
| US5508234A (en) * | 1994-10-31 | 1996-04-16 | International Business Machines Corporation | Microcavity structures, fabrication processes, and applications thereof |
| KR100252908B1 (ko) * | 1997-11-04 | 2000-04-15 | 김영환 | 반도체소자의 격리영역 형성방법 |
| KR100286901B1 (ko) * | 1998-08-20 | 2001-05-02 | 황인길 | 반도체 소자 분리를 위한 얕은 트렌치 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56103446A (en) * | 1980-01-22 | 1981-08-18 | Fujitsu Ltd | Semiconductor device |
| JPS5760851A (en) * | 1980-09-17 | 1982-04-13 | Hitachi Ltd | Dielectric isolation of semiconductor integrated circuit |
| JPS60219759A (ja) * | 1984-04-16 | 1985-11-02 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路装置の製造方法 |
-
1989
- 1989-03-03 JP JP1052236A patent/JP2757919B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02231739A (ja) | 1990-09-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4484978A (en) | Etching method | |
| JP3402022B2 (ja) | 半導体装置の製造方法 | |
| US5766823A (en) | Method of manufacturing semiconductor devices | |
| EP0523856A2 (en) | Method of via formation for multilevel interconnect integrated circuits | |
| US6177331B1 (en) | Method for manufacturing semiconductor device | |
| GB2216336A (en) | Forming insulating layers on substrates | |
| KR100270464B1 (ko) | 함몰형 산화절연을 형성하는 방법 | |
| US5747383A (en) | Method for forming conductive lines and stacked vias | |
| US5470782A (en) | Method for manufacturing an integrated circuit arrangement | |
| JP3214475B2 (ja) | デュアルダマシン配線の形成方法 | |
| US7892941B2 (en) | Technique for forming shallow trench isolation structure without corner exposure | |
| JP2757919B2 (ja) | 半導体装置の製造方法 | |
| JPH0697297A (ja) | コンタクトを有する半導体素子及びその製造方法 | |
| JPS5898943A (ja) | 半導体装置の製造方法 | |
| US6719918B2 (en) | Method of reducing notching during reactive ion etching | |
| JPH11284060A (ja) | 半導体装置及びその製造方法 | |
| KR0165453B1 (ko) | Y자형 트랜치를 이용한 반도체 소자의 분리 방법 | |
| JPH0697288A (ja) | 半導体装置の製造方法 | |
| US6352908B1 (en) | Method for reducing nitride residue in a LOCOS isolation area | |
| KR100277858B1 (ko) | 반도체소자의 갭필링(gap filling)방법 | |
| JP2874173B2 (ja) | 半導体装置の製造方法 | |
| JP2715877B2 (ja) | 半導体装置の製造方法 | |
| KR100245136B1 (ko) | 반도체 소자의 자기정렬 콘택형성방법 | |
| KR100265850B1 (ko) | 반도체장치의금속배선형성방법 | |
| US6716720B2 (en) | Method for filling depressions on a semiconductor wafer |