KR0165453B1 - Y자형 트랜치를 이용한 반도체 소자의 분리 방법 - Google Patents

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Abstract

반도체 소자의 소자 분리 방법에 대해 기재되어 있다. 특수한 형상, 즉 Y자형의 트렌치를 형성하고 여기에 절연 물질을 채워 소자 분리막을 형성한다. 먼저 반도체 기판 위에 산화물층과 식각 방지를 위한 실리콘 질화물층을 순차적으로 형성한 후, 이 두 물질층을 선택적으로 식각하여 개구부를 형성한다. 이 개구부의 양 측벽에 식각 방지를 위한 실리콘 산화물의 스페이서를 형성한 후, 스페이서를 통해 노출된 반도체 기판을 등방성 식각을 행하고 연이어 이방성 식각을 행하여 Y자형 트렌치를 형성한다. 트렌치 측벽의 스페이서는 트렌치에 절연 물질을 채우기 전에 제거한다. 그 후 트렌치는 절연 물질로 채워진다. 절연 물질이 채워진 반도체 기판 표면은 화학 기계적 연마 방식 등에 의해 소자 분리막 형성이 마무리된다. 이러한 반도체 소자의 분리 방법에 의하면 종래의 트렌치 형성 과정에서 발생하는 플라즈마 손상에 의한 트렌치의 필드 에지에서의 결함을 방지할 수 있다. 또한, Y자형 트렌치는 절연물 충진도를 증가시켜 트렌치에 매립된 절연 물질 사이에 보이드나 심이 발생하는 것을 방지하여 누설 전류를 방지할 수 있다. 결국, 반도체 소자의 분리를 위한 과정에서 유발되는 문제점을 해결하여 소자의 전기적 특성을 개선시킬 수 있는 반도체 소자의 분리 방법에 관한 것이다.

Description

Y자형 트렌치를 이용한 반도체 소자의 분리 방법
제1도 내지 제5도는 종래의 반도체 소자의 분리 방법인 수직형 트렌치를 이용한 소자 분리 과정을 순차적으로 설명하기 위해 도시한 단면도들이다.
제6도 내지 제13도는 본 발명에 의한 반도체 소자의 분리 방법을 순차적으로 설명하기 위하여 도시한 단면도들이다.
본 발명은 반도체 소자의 분리 방법에 관한 것으로서, 특히 Y자형 트렌치(Trench)를 이용하여 소자 분리막을 형성하는 반도체 소자의 분리 방법에 관한 것이다.
동일 기판 상에 집적되어 구현되는 반도체 소자는 그 집적도의 증가에 따라 미세한 각 인접 소자들 간의 전기적인 절연 분리를 필요로 하는데, 이러한 분리는 별도의 분리 영역을 형성하여 이루어진다. 이러한 반도체 소자 분리 영역은 모든 반도체 소자 제조 공정의 초기 단계에서 활성 영역의 크게 및 후속 공정 단계의 공정 마진(Process margin)을 좌우한다.
반도체 기판 상의 인접 소자들 사이를 전기적으로 분리시키기 위한 방법에는 여러 가지가 있으나, 일반적으로 수직형 트렌치를 이용하여 소자 분리막을 형성함으로써 소자 분리 방법이 행해지고 있다.
이하, 첨부 도면을 참조하여 종래의 수직형 트렌치를 이용한 반도체 소자의 분리 방법에 대해 설명하기로 한다.
제1도 내지 제5도는 종래의 수직형 트렌치를 이용한 반도체 소자의 분리 방법을 설명하기 위하여 순차적으로 도시한 단면도들이다.
반도체 기판(11) 표면 상에 얇은 산화물층(13)을 형성하고, 상기의 얇은 산환물층(13) 상에 계속하여 실리콘 질화물층(15)을 도포한다(제1도).
이어서, 실리콘 질화물층(15) 상에 감광막을 도포한 후, 이를 사진 현상함으로써 분리 영역의 상기 질화물층을 노출시키는 감광막 패턴(도시되지 않음)을 형성하고, 이 감광막 패턴을 식각 마스크로 한 식각 공정으로 상기의 실리콘 질화물층(15) 및 얇은 산화물층(13)을 선택적으로 제거하여 분리 영역을 위한 개구부(17)를 형성한다. 이때, 상기의 개구부(17)는 소자 분리막이 형성될 반도체 기판(11) 표면을 노출시킨다(제2도).
계속해서, 상기의 식각 공정 후에 선택적으로 남아 있는 실리콘 질화물층(15)을 마스크로 한 플라즈마 방식의 반응성 이온 식각(Reactive ion etching)을 행하여 반도체 기판(11)에 수직형 트렌치(19)를 형성한다(제3도).
상기 수직형 트렌치(19)가 형성되어 있는 반도체 기판(11) 전면상에, 상기 트렌치가 완전히 매몰되도록 화학 기상 증착(Chemical Vapor Deposition) 방법을 이용하여 절연물질층(21)을 형성한다(제4도).
이어서, 상기의 실리콘 질화물층(15)이 노출되도록 절연물질층(21)을 에치백(Etch back)함으로써 소자 분리막(22)을 형성한다(제5도).
이렇게 소자 분리막이 형성된 반도체 기판은 이후 목적하는 바에 따라 여러 가지 후속 공정을 진행한다.
이상과 같은 종래의 반도체 소자의 분리 방법은 수직형 트렌치를 형성하는 단계 및 이 수직형 트렌치를 절연 물질로 채움으로써 소자 분리막을 형성하는 단계로 이루어진다.
그런데, 수직형 트렌치를 형성하는 단계에서 플라즈마 방식의 반응성 이온 식각이 행해지는데, 이 과정에서 수직형 트렌치의 내부표면은 플라즈마 손상을 받게된다.
이러한 플라즈마 손상은 결국 필드 에지에서(Field edge)에서의 결함(Defect)을 일으키게 하며, 이로 인하여 반도체 소자의 동작 특성을 악화시키는 문제가 있다.
한편, 소자 분리막은 절연 물질이 조밀하게 채워지는 정도(이하 충진도라 한다)가 높아야 소자의 전기적 분리를 양호하게 할 수 있다. 소자 분리막을 형성하는 과정에서 트렌치에 채우는 절연 물질의 충진도는 트렌치의 깊이 및 트렌치 측벽의 각도 등에 의해 영향을 받는다. 즉, 트렌치의 깊이가 그 폭에 비하여 너무 깊거나 트렌치 상부의 폭보다 하부의 폭이 넓게 되면 절연 물질이 불완전하게 채워지며, 이로 인하여 소자 분리막에 보이드(Void)나 심(Seam)이 형성된다.
이러한 보이드(Void)나 심(Seam)은 반도체 소자의 동작에서 누설 전류의 원인이 되며, 후속으로 진행되는 금속 공정에서 잔여 물질(Residue)을 생성하게 되는 원인이 되므로 결국 소자의 전기적 특성을 악화시킨다.
따라서, 본 발명은 트렌치를 형성하는 과정에서 트렌치의 필드 에지에서의 플라즈마 손상에 의한 결함이 발생되는 것을 방지함과 아울러 트렌치에 절연물을 보다 조밀하게 채울수 있도록 하여 종래의 소자 분리막 형성 과정에서, 원치않는 보이드(Void)나 심(Seam)이 발생하는 것을 방지할 수 있는 반도체 소자의 분리 방법을 제공함에 그 목적이 있다.
상기의 목적을 달성하기 위하여 본 발명은,
반도체 기판 위에 제1산화물층과 식각 방지를 위한 제1물질층을 순차적으로 적층하는 제1단계:
상기 제1산화물층과 제1물질층을 선택적으로 식각함으로써 비활성 영역의 반도체 기판을 노출시키는 개구부를 형성하는 제2단계:
상기 개구부의 양측벽에 식각 방지를 위한 제2물질의 스페이서(Spacer)를 형성하는 제3단계:
상기 스페이서를 통해 노출된 반도체 기판을 등방성 식각하여 접시 모양의 홈을 형성하는 제4단계:
상기 제1물질층과 스페이서를 마스크로하여 노출된 반도체 기판을 이방성 식각함으로써 Y자형 트렌치를 형성하는 제5단계:
상기 스페이서를 제거하는 제6단계:
상기 Y자형 트렌치를 완전히 매몰되도록 절연 물질을 매립하는 제7단계: 및
상기의 제1물질층이 드러날때까지 에치백(Etch back)하여 소자 분리막을 형성하는 제8단계를 포함하는 것을 특징으로 하는 반도체 소자의 분리 방법을 제공한다.
본 발명의 바람직한 실시예는 다음과 같다.
즉, 상기의 제1물질층은 실리콘 질화물을 사용하며, 상기의 스페이서는 실리콘 산화물을 사용하여 형성한다. 상기의 에치백(Etch back)은 화학 기계적 연마(Chemical Mechanical Polishing) 방식에 의해 행한다. 상기의 소자 분리막을 형성하기 위해 Y자형 트렌치에 매립하는 절연 물질은 폴리실리콘(Poly-silicon)이나 실리콘 산화물(Silicon oxide)을 사용한다.
본 발명에 의한 소자 분리 방법에 의하면, 플라즈마 손상에 의한 필드 에지에서의 결함이 발생하는 것을 방지할 수 있으며, 소자 분리막 내에 보이드나 심이 발생하는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명에 대해 더욱 상세하게 설명하기로 한다.
제6도 내지 제13도는 본 발명에 의한 반도체 소자의 분리 방법을 순차적으로 설명하기 위하여 도시한 단면도들이다.
제6도는 반도체 기판(110 상에 얇은 제1산화막층(13)과 제1물질층(15)을 순차적으로 적층하는 단계를 도시한 단면도로서, 이는 반도체 기판(11) 표면을 산화시킴으로써 상기 얇은 제1산화막층(13)을 형성하는 제1공정 및 상기 제1산화막층(13) 상에, 예컨대 실리콘 질화물을 증착함으로써 상기 제1물질층(15)을 형성하는 제2공정으로 진행된다.
이때, 상기 제1물질층(15)은 후속으로 진행되는 식각 공정에서 반도체 기판을 보호하는 목적, 즉 식각 방지의 목적으로 형성한다.
제7도는 소자 분리 영역의 반도체 기판을 노출시키는 개구부(17)를 형성하는 단계를 도시한 단면도로서, 이는 상기 제1물질층(15) 상에 감광막(도시되지 않음)을 도포하는 제1공정, 상기 감광막을 현상함으로써 감광막 패턴(도시되지 않음)을 형성하는 제2공정 및 상기 감광막 패턴을 식각 마스크로하여 상기 제1물질층(15) 및 제1산화막층(13)을 선택적으로 식각함으로써 소자 분리막이 형성될 영역의 반도체 기판(11)을 노출시키는 상기 개구부(17)를 형성하는 제3공정으로 진행된다.
제8도는 스페이서(23)를 형성하는 단계를 도시한 단면도로서, 이는 상기 개구부(17)가 형성되어 있는 반도체 기판(11) 상에, 예컨대 실리콘 산화물을 증착하는 제1공정 및 상기 실리콘 산화물을 이방성 식각을 행함으로써 상기 개구부(17)의 측벽에 스페이서(23)를 형성하는 제2공정으로 진행된다.
제9도는 개구부 아래의 반도체 기판에 접시 모양의 홈(25)을 형성하는 단계를 도시한 단면도로서, 이는 상기 스페이서(23) 사이로 노출된 반도체 기판을 등방성 식각하는 공정으로 진행된다.
이때, 상기 등방성 식각은 반도체 기판(11)을 그 식각 대상물로 하여 진행되기 때문에, 상기 스페이서(23), 제1산화막층(13) 및 제1물질층(15)은 제거되지 않고 남는다.
제10도는 Y자형의 트렌치(27)를 형성하는 단계를 도시한 단면도로서, 이는 상기 식각 공정 후 선택적으로 남아 있는 제1물질층(15)과 스페이서(23)를 마스크로하여 이방성 식각 방식에 의해 반도체 기판(11)을 식각함으로써 트렌치(27)를 형성한다. 상기 트렌치(27)의 상부는 접시 모양으로 펼쳐져 있고, 그 트렌치(27)의 하부는 수직 측벽의 형태, 즉 트렌치(27)의 전체 형상이 Y자형이 되도록 식각 공정이 진행된다.
이때, 상기 Y자형 트렌치(27) 하부의 수직형 측벽과 저면은 상기의 플라즈마 방식의 이방성 식각 공정에 의하여 플라즈마 손상(Plasma damage)을 받을 수 있으며, 이로 인하여 반도체 소자의 결함이 유발된다. 그러나, Y자형 트렌치(27) 상부는 식각 용액을 이용한 등방성 식각에 의하여 형성되므로 상기한 문제에 발생되지 않는다.
제11도는 상기의 스페이서(23)가 제거된 Y자형의 트렌치(27)를 도시한 단면도이다.
상기 제11도에 의하면, 상기 Y자형 트렌치927)는 그 상부에서 하부로 내려가면서 폭이 좁아지도록 완만한 경사를 이루어 형성되어 있다. 이러한 상기의 Y자형 트렌치(27)는 그 상부가 하부보다 넓어 후속되는 절연 물질 매립에 있어서 절연 물질의 충진도를 증가 시킬 수 있다.
제12도는 상기 Y자형 트렌치(27)가 절연 물질로 완전히 채워져 있으며, 반도체 기판(11) 상의 제1물질층(15) 상에도 절연 물질층(29)이 증착되어 있는 것을 도시한 단면도로서, 이는 Y자형 트렌치(27)가 형성되어 있는 반도체 기판(11) 상의 전면에 절연 물질, 예컨대 도핑되지 아니한 폴리실리콘이나 실리콘 산화물을 증착함으로써 이루어진다. 이때, 상기의 절연 물질층(29)의 증착은 화학 기상 증착 방식에 의하여 진행할 수 있다.
제13도는 평탕화된 반도체 기판에 형성된 Y자형 소자 분리막(29)을 도시한 단면도로서, 상기 증착 공정후 과도하게 증착된 절연물질층(29)을 상기 제1물질층(15)이 노출될 때까지 에치백(Etch back)하는 공정으로 진행된다. 이때, 상기 에치백은 화학 기계적 연마 방식으로 진행 할 수 있다.
상기와 같은, 본 발명에 의한 반도체 소자의 분리 방법에 의하면, 트렌치를 Y자형으로 형성한 후, 이 Y자형의 트렌치에 절연 물질을 매립하는 방법으로 소자 분리막을 형성하므로, 수직형 트렌치를 형성한 후 소자 분리막을 형성하는 종래의 방법에서 발생하던 보이드(Void)나 심(Seam)이 생성되는 것을 방지할 수 있다. 따라서, 누설 전류를 방지할 수 있고, 후속하는 금속 공정, 예컨대 폴리실피콘의 게이트 전극을 형성하기 위하여 식각 공정을 행하는데 있어서 잔여 물질(Residue)이 발생하는 것을 방지할 수 있다.
또한, Y자형 트렌치 형성을 위해 행하는 첫 번째 식각, 즉 등방성 식각은 트렌치 입구의 프로파일(Profile)을 완만하게 할뿐만 아니라, 플라즈마 공정에 의한 손상(Plasma damage)을 주지 않기 때문에 필드 에지(Field edge)에서의 결함(Defect)을 감소시킬 수 있다.
본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상내에서 많은 변형이 당 분야에서 통상의 지식을 가진 자에 의하여 실 가능함은 명백하다.

Claims (4)

  1. 반도체 소자의 소자 분리 방법에 있어서, 반도체 기판 위에 제1산화물층과 식각 방지를 위한 제1물질층을 순차적으로 형성하는 제1단계; 상기 제1산화물층과 제1물질층을 선택적으로 식각함으로써 비활성 영역의 반도체 기판이 노출되는 개구부를 형성하는 제2단계; 상기 개구부의 양 측벽에 식각 방지를 위한 제1물질의 스페이서를 형성하는 제3단계; 상기의 스페이서를 통해 노출된 반도체 기판을 등방성 식각을 행하여 접시 모양의 홈을 형성하는 제4단계; 상기의 제1물질층과 스페이서를 마스크로하여 노출된 반도체 기판을 이방성 식각함으로써 Y자형 트렌치를 형성하는 제5단계; 상기의 스페이서를 제거하는 제6단계; 상기의 Y자형 트렌치를 절연물질층으로 매립하는 제7단계; 및 상기의 제1물질층이 드러날 때까지 절연물질층을 에치백(Etch back)하여 Y자형 소자 분리막을 형성하는 제8단계를 포함하는 것을 특징으로 하는 반도체 소자의 분리 방법.
  2. 제1항에 있어서, 상기 제1물질층은 실리콘 질화물을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 분리 방법.
  3. 제1항에 있어서, 상기 제2물질은 실리콘 산화물을 사용하여 형성되는 것을 특징으로 하는 반도체 소자의 분리 방법.
  4. 제1항에 있어서, 상기 에치백(Etch back)은 화학 기계적 연마방식(Chemical-Mechanical Polishing)으로 행하는 것을 특징으로 하는 반도체 소자의 분리 방법.
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