JPH09260485A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09260485A JPH09260485A JP6996096A JP6996096A JPH09260485A JP H09260485 A JPH09260485 A JP H09260485A JP 6996096 A JP6996096 A JP 6996096A JP 6996096 A JP6996096 A JP 6996096A JP H09260485 A JPH09260485 A JP H09260485A
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- trench
- semiconductor substrate
- shallow trench
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Abstract
(57)【要約】
【課題】 半導体基板に深さの異なる複数のトレンチ
を、一回のエッチング工程で同時に形成する半導体装置
の製造方法を提供する。 【解決手段】 浅いトレンチ７ａの開口幅を、深いトレ
ンチ７ｂの開口幅より狭く設定し、浅いトレンチ７ａ部
分でマイクロローディング効果が発生するエッチング条
件を採用してエッチングする。 【効果】 浅いトレンチ７ａでのエッチングレートが低
下するので、この部分でのエッチング量が減少する。一
方深いトレンチ７ｂでのエッチングレートの低下はな
い。したがって、レジストパターニングやエッチング工
程を複数回施すことなく目的が達成され、製造工程の精
度とスループットが向上する。
を、一回のエッチング工程で同時に形成する半導体装置
の製造方法を提供する。 【解決手段】 浅いトレンチ７ａの開口幅を、深いトレ
ンチ７ｂの開口幅より狭く設定し、浅いトレンチ７ａ部
分でマイクロローディング効果が発生するエッチング条
件を採用してエッチングする。 【効果】 浅いトレンチ７ａでのエッチングレートが低
下するので、この部分でのエッチング量が減少する。一
方深いトレンチ７ｂでのエッチングレートの低下はな
い。したがって、レジストパターニングやエッチング工
程を複数回施すことなく目的が達成され、製造工程の精
度とスループットが向上する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、さらに詳しくは、微細なデザインルールに基
づき設計される半導体基板の素子間分離を、トレンチア
イソレーションにより施す場合等に好適な半導体装置の
製造方法に関する。
法に関し、さらに詳しくは、微細なデザインルールに基
づき設計される半導体基板の素子間分離を、トレンチア
イソレーションにより施す場合等に好適な半導体装置の
製造方法に関する。
【０００２】
【従来の技術】ＬＳＩ等の半導体装置のデザインルール
がハーフミクロンからクォータミクロンあるいはそれ以
下のレベルへと微細化し、１チップの半導体基板内には
１０６個以上のトランジスタ素子等が集積して形成され
ている。多数の各素子間の干渉を防止し、電気的に分離
するために従来より素子間分離領域の半導体基板表面を
選択的に熱酸化するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術が採用されて
きた。ＬＯＣＯＳ法においては、半導体基板の深さ方向
だけでなく幅方向へも等方的に酸化されてバーズビーク
が発生するため、分離領域に不所望の拡がりが発生す
る。半導体装置の設計ルールが１μｍ以下となる頃か
ら、このバーズビークによるチップ上の無駄なスペース
が無視できないレベルとなってきた。
がハーフミクロンからクォータミクロンあるいはそれ以
下のレベルへと微細化し、１チップの半導体基板内には
１０６個以上のトランジスタ素子等が集積して形成され
ている。多数の各素子間の干渉を防止し、電気的に分離
するために従来より素子間分離領域の半導体基板表面を
選択的に熱酸化するＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄ
ａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）技術が採用されて
きた。ＬＯＣＯＳ法においては、半導体基板の深さ方向
だけでなく幅方向へも等方的に酸化されてバーズビーク
が発生するため、分離領域に不所望の拡がりが発生す
る。半導体装置の設計ルールが１μｍ以下となる頃か
ら、このバーズビークによるチップ上の無駄なスペース
が無視できないレベルとなってきた。
【０００３】そこで素子間分離領域の占有面積縮小と上
層の多層配線構造の平坦化のため、半導体基板に溝（ト
レンチ）を異方性エッチングにより形成し、ここへ誘電
体材料を平坦に埋め込むトレンチアイソレーションが採
用されるようになってきた。このトレンチアイソレーシ
ョンには、半導体基板の同一導電型のウェル内に形成す
るものと、ＣＭＯＳで採用されるようにｎ−ウェル／ｐ
−ウェルの異なる導電型のウェルにまたがって形成され
るものとの２種類がある。この２種類のトレンチアイソ
レーションを図４に示す概略斜視図を参照して説明す
る。
層の多層配線構造の平坦化のため、半導体基板に溝（ト
レンチ）を異方性エッチングにより形成し、ここへ誘電
体材料を平坦に埋め込むトレンチアイソレーションが採
用されるようになってきた。このトレンチアイソレーシ
ョンには、半導体基板の同一導電型のウェル内に形成す
るものと、ＣＭＯＳで採用されるようにｎ−ウェル／ｐ
−ウェルの異なる導電型のウェルにまたがって形成され
るものとの２種類がある。この２種類のトレンチアイソ
レーションを図４に示す概略斜視図を参照して説明す
る。
【０００４】図４（ａ）は前者の同一導電型、この場合
はｐ型のウェル２内の素子間分離を浅いトレンチ７ａに
より施した例を示すものであり、基本的には半導体基板
１表面近傍の不純物拡散層４の分離で充分であり、した
がって浅いトレンチ７ａの深さは本質的に０．２〜０．
３μｍ程度でよい。また図４（ｂ）はｐ型およびｎ型の
異なる導電型のウェル２にまたがる素子間分離を深いト
レンチ７ｂにより施した例を示している。この場合に
は、異なる導電型のウェル２間のパンチスルーや、ｐｎ
接合の降伏を防止するために、ウェル２とほぼ同等ある
いはそれ以上の深さを有する０．５〜０．７μｍ程度の
深いトレンチ７ｂを形成することが必要である。
はｐ型のウェル２内の素子間分離を浅いトレンチ７ａに
より施した例を示すものであり、基本的には半導体基板
１表面近傍の不純物拡散層４の分離で充分であり、した
がって浅いトレンチ７ａの深さは本質的に０．２〜０．
３μｍ程度でよい。また図４（ｂ）はｐ型およびｎ型の
異なる導電型のウェル２にまたがる素子間分離を深いト
レンチ７ｂにより施した例を示している。この場合に
は、異なる導電型のウェル２間のパンチスルーや、ｐｎ
接合の降伏を防止するために、ウェル２とほぼ同等ある
いはそれ以上の深さを有する０．５〜０．７μｍ程度の
深いトレンチ７ｂを形成することが必要である。
【０００５】図４（ｂ）には、同一導電型のウェル２間
の浅いトレンチ７ａも示している。現状の半導体プロセ
ス技術においては、このように浅いトレンチ７ａと深い
トレンチ７ｂとを同時にエッチング形成することはでき
ない。したがって、トレンチの深さごとに２回のエッチ
ングを施すことになるが、このためにはレジスト膜の形
成、マスクアライメントを含む露光、現像、エッチング
そしてレジスト剥離等の複雑な工程を各々２回繰り返す
必要があった。かかる工程数の増加は単にＴＡＴの悪化
に留まらず、特にゲート絶縁膜形成前の工程増であるこ
とから、パーティクル汚染の増加によるスループットの
低下等、製造工程の負担増を惹起するものであった。
の浅いトレンチ７ａも示している。現状の半導体プロセ
ス技術においては、このように浅いトレンチ７ａと深い
トレンチ７ｂとを同時にエッチング形成することはでき
ない。したがって、トレンチの深さごとに２回のエッチ
ングを施すことになるが、このためにはレジスト膜の形
成、マスクアライメントを含む露光、現像、エッチング
そしてレジスト剥離等の複雑な工程を各々２回繰り返す
必要があった。かかる工程数の増加は単にＴＡＴの悪化
に留まらず、特にゲート絶縁膜形成前の工程増であるこ
とから、パーティクル汚染の増加によるスループットの
低下等、製造工程の負担増を惹起するものであった。
【０００６】
【発明が解決しようとする課題】本発明は上述した従来
技術の問題点に鑑みて提案するものであり、半導体基板
に深さの異なる複数のトレンチを、一回のエッチング工
程で同時に形成する半導体装置の製造方法を提供するこ
とをその課題とする。
技術の問題点に鑑みて提案するものであり、半導体基板
に深さの異なる複数のトレンチを、一回のエッチング工
程で同時に形成する半導体装置の製造方法を提供するこ
とをその課題とする。
【０００７】
【課題を解決するための手段】本発明は上述の課題を解
決するために提案するものであり、半導体基板に浅いト
レンチと、深いトレンチとを同時に形成する工程を有す
る半導体装置の製造方法において、これら複数のトレン
チの形成工程においては、浅いトレンチの開口幅を深い
トレンチの開口幅より狭く設定するとともに、少なくと
も浅いトレンチにおいてマイクロローディング効果が発
生するプラズマエッチング条件を採用することを特徴と
するものである。
決するために提案するものであり、半導体基板に浅いト
レンチと、深いトレンチとを同時に形成する工程を有す
る半導体装置の製造方法において、これら複数のトレン
チの形成工程においては、浅いトレンチの開口幅を深い
トレンチの開口幅より狭く設定するとともに、少なくと
も浅いトレンチにおいてマイクロローディング効果が発
生するプラズマエッチング条件を採用することを特徴と
するものである。
【０００８】かかるマイクロローディング効果が発生す
るプラズマエッチング条件は、エッチング中のガス圧力
制御、すなわちガス流量や排気速度等により設定するこ
とができる。本発明においては、浅いトレンチは半導体
基板の同一導電型のウェル内に形成されるとともに、深
いトレンチは半導体基板の異なる導電型のウェル間にま
たがって形成される場合等において好適に適用すること
ができる。
るプラズマエッチング条件は、エッチング中のガス圧力
制御、すなわちガス流量や排気速度等により設定するこ
とができる。本発明においては、浅いトレンチは半導体
基板の同一導電型のウェル内に形成されるとともに、深
いトレンチは半導体基板の異なる導電型のウェル間にま
たがって形成される場合等において好適に適用すること
ができる。
【０００９】次に作用の説明に移る。マイクロローディ
ング効果は、周知のようにエッチングマスクの開口幅が
微細で、このエッチングマスクをも含めた被エッチング
膜の開口部のアスペクト比が大である構造体において発
生する、エッチングレートの低下現象である。この現象
は、被エッチング膜の開口部に等方的に入射するラジカ
ルの軌跡が、微細な開口幅の幾何学的投影効果により制
限され、開口部底部にラジカルが到達し難くなるためと
説明される。マイクロローディング効果は、比較的高い
ガス圧力によるプラズマエッチングにおいて発生しやす
い現象であり、通常はいかにこの現象を回避して均一な
エッチングを施すかに半導体プロセスエンジニアの関心
が払われる。
ング効果は、周知のようにエッチングマスクの開口幅が
微細で、このエッチングマスクをも含めた被エッチング
膜の開口部のアスペクト比が大である構造体において発
生する、エッチングレートの低下現象である。この現象
は、被エッチング膜の開口部に等方的に入射するラジカ
ルの軌跡が、微細な開口幅の幾何学的投影効果により制
限され、開口部底部にラジカルが到達し難くなるためと
説明される。マイクロローディング効果は、比較的高い
ガス圧力によるプラズマエッチングにおいて発生しやす
い現象であり、通常はいかにこの現象を回避して均一な
エッチングを施すかに半導体プロセスエンジニアの関心
が払われる。
【００１０】本発明においてはこのマイクロローディン
グ効果をむしろ積極的に利用する。すなわち、同時に異
なる深さのトレンチを形成するために、浅いトレンチ開
口用のマスク幅を、深いトレンチ開口用のマスク幅より
も狭く設計し、この狭い開口幅のマスク部分ではマイク
ロローディング効果が発生するプラズマエッチング条件
を設定する。このマスク幅設計とプラズマエッチング条
件設定により、狭い開口幅のマスク部分ではエッチング
レートが低下して浅いトレンチが形成される。一方広い
マスク部分ではエッチングレートの低下は起こらず、あ
るいは低下の程度が小さいので深いトレンチが形成され
る。
グ効果をむしろ積極的に利用する。すなわち、同時に異
なる深さのトレンチを形成するために、浅いトレンチ開
口用のマスク幅を、深いトレンチ開口用のマスク幅より
も狭く設計し、この狭い開口幅のマスク部分ではマイク
ロローディング効果が発生するプラズマエッチング条件
を設定する。このマスク幅設計とプラズマエッチング条
件設定により、狭い開口幅のマスク部分ではエッチング
レートが低下して浅いトレンチが形成される。一方広い
マスク部分ではエッチングレートの低下は起こらず、あ
るいは低下の程度が小さいので深いトレンチが形成され
る。
【００１１】なお、マイクロローディング効果が発生し
はじめるトレンチのアスペクト比は、ガス圧力やプラズ
マ密度等にもよるが、ガス圧力が１０0 Ｐａ台と比較的
高い場合にはアスペクト比３〜４程度からエッチングレ
ートの低下が起こりはじめる。この様子を図３のグラフ
を参照して説明する。同図は横軸にトレンチのアスペク
ト比を、縦軸にエッチングレートを示している。アスペ
クト比はエッチングマスクの厚さをも含めたトレンチの
深さｂと、トレンチの開口径ａの比である。図中の曲線
Ｌはエッチング中のガス圧力が例えば１０-1Ｐａと低い
場合のエッチングレートである。また曲線Ｈはエッチン
グ中のガス圧力が例えば１０0 Ｐａと低い場合のエッチ
ングレートである。図３から明らかなように、ガス圧力
が低い場合にはアスペクト比５程度まではエッチングレ
ートの低下は見られないが、ガス圧力が高い場合にはア
スペクト比３〜４近辺から急激にエッチングレートが下
がり、マイクロローディング効果が発生していることが
判る。これを具体的な数値にあてはめると、例えばトレ
ンチの深さを０．５μｍ、レジストマスクの厚さを０．
８μｍとした場合には、開口幅が０．３〜０．４μｍ程
度を境にして、これより狭い開口幅のトレンチでマイク
ロローディング効果が発生することになる。したがっ
て、例えば浅いトレンチの開口幅を０．２５μｍ、深い
トレンチの開口幅を０．３５μｍあるいはそれ以上に選
択すれば、浅いトレンチと深いトレンチとを同時に形成
することが可能である。
はじめるトレンチのアスペクト比は、ガス圧力やプラズ
マ密度等にもよるが、ガス圧力が１０0 Ｐａ台と比較的
高い場合にはアスペクト比３〜４程度からエッチングレ
ートの低下が起こりはじめる。この様子を図３のグラフ
を参照して説明する。同図は横軸にトレンチのアスペク
ト比を、縦軸にエッチングレートを示している。アスペ
クト比はエッチングマスクの厚さをも含めたトレンチの
深さｂと、トレンチの開口径ａの比である。図中の曲線
Ｌはエッチング中のガス圧力が例えば１０-1Ｐａと低い
場合のエッチングレートである。また曲線Ｈはエッチン
グ中のガス圧力が例えば１０0 Ｐａと低い場合のエッチ
ングレートである。図３から明らかなように、ガス圧力
が低い場合にはアスペクト比５程度まではエッチングレ
ートの低下は見られないが、ガス圧力が高い場合にはア
スペクト比３〜４近辺から急激にエッチングレートが下
がり、マイクロローディング効果が発生していることが
判る。これを具体的な数値にあてはめると、例えばトレ
ンチの深さを０．５μｍ、レジストマスクの厚さを０．
８μｍとした場合には、開口幅が０．３〜０．４μｍ程
度を境にして、これより狭い開口幅のトレンチでマイク
ロローディング効果が発生することになる。したがっ
て、例えば浅いトレンチの開口幅を０．２５μｍ、深い
トレンチの開口幅を０．３５μｍあるいはそれ以上に選
択すれば、浅いトレンチと深いトレンチとを同時に形成
することが可能である。
【００１２】
【実施例】以下、本発明の具体的実施例につき添付図面
を参照して説明する。以下の実施例においては、トレン
チアイソレーションの説明に供した図３中の構成要素と
同様の部分には、同一の参照符号を付すものとする。
を参照して説明する。以下の実施例においては、トレン
チアイソレーションの説明に供した図３中の構成要素と
同様の部分には、同一の参照符号を付すものとする。
【００１３】実施例１ 本実施例は半導体基板上に、後工程のＣＭＰ（化学的機
械研磨）の研磨ストッパ層となるＳｉＮ層を形成し、こ
のＳｉＮ層をエッチングマスクとして用いて異なる深さ
のトレンチエッチングをおこなった例であり、これを図
１（ａ）〜（ｄ）を参照して説明する。なお図１（ａ）
〜（ｄ）の各分図において、左側は同一導電型のウェル
部分を、右側は異なる導電型のウェルが接した部分（図
示せず）を示すものとする。
械研磨）の研磨ストッパ層となるＳｉＮ層を形成し、こ
のＳｉＮ層をエッチングマスクとして用いて異なる深さ
のトレンチエッチングをおこなった例であり、これを図
１（ａ）〜（ｄ）を参照して説明する。なお図１（ａ）
〜（ｄ）の各分図において、左側は同一導電型のウェル
部分を、右側は異なる導電型のウェルが接した部分（図
示せず）を示すものとする。
【００１４】本実施例で採用した被エッチング基板は、
図１（ａ）に示すようにシリコンからなる半導体基板１
にウェル２、ＳｉＮ層３およびレジストマスク６が形成
されたものである。このうちＳｉＮ層３は例えばＳｉＨ
4 とＮＨ3 を原料ガスとする減圧ＣＶＤ法により０．２
５μｍの厚さに形成した。またレジストマスク６は化学
増幅型レジストとエキシマレーザリソグラフィにより形
成したものである。レジストマスク６の開口幅は同一導
電型のウェル部分（図の左側）で０．１５μｍ、異なる
導電型のウェルにまたがる部分（図の右側）で０．２５
μｍである。
図１（ａ）に示すようにシリコンからなる半導体基板１
にウェル２、ＳｉＮ層３およびレジストマスク６が形成
されたものである。このうちＳｉＮ層３は例えばＳｉＨ
4 とＮＨ3 を原料ガスとする減圧ＣＶＤ法により０．２
５μｍの厚さに形成した。またレジストマスク６は化学
増幅型レジストとエキシマレーザリソグラフィにより形
成したものである。レジストマスク６の開口幅は同一導
電型のウェル部分（図の左側）で０．１５μｍ、異なる
導電型のウェルにまたがる部分（図の右側）で０．２５
μｍである。
【００１５】図１（ａ）に示す被エッチング基板を、マ
グネトロンＲＩＥ装置のカソード電極上に載置し、一例
として下記プラズマエッチング条件によりレジストマス
ク６から露出するＳｉＮ層３をエッチングする。 ＳｉＮ層エッチング条件 ＣＨＦ3 １０ ｓｃｃｍ Ａｒ １０ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ ガス圧力 １．０ Ｐａ ＲＦパワー １．０ ｋＷ（１３．５６ＭＨｚ） 被処理基板温度 ３０ ℃ 本プラズマエッチング条件は、Ａｒの添加によりスパッ
タ性の卓越したエッチング条件であるので、幅狭の開口
幅のレジストマスク６部分においてもエッチングレート
が低下することなく、幅広の開口幅のレジストマスク６
部分とほぼ同時に下地の半導体基板１表面、正確にはウ
ェル２表面が露出する。この後レジストマスク６を剥離
した状態を図１（ｂ）に示す。
グネトロンＲＩＥ装置のカソード電極上に載置し、一例
として下記プラズマエッチング条件によりレジストマス
ク６から露出するＳｉＮ層３をエッチングする。 ＳｉＮ層エッチング条件 ＣＨＦ3 １０ ｓｃｃｍ Ａｒ １０ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ ガス圧力 １．０ Ｐａ ＲＦパワー １．０ ｋＷ（１３．５６ＭＨｚ） 被処理基板温度 ３０ ℃ 本プラズマエッチング条件は、Ａｒの添加によりスパッ
タ性の卓越したエッチング条件であるので、幅狭の開口
幅のレジストマスク６部分においてもエッチングレート
が低下することなく、幅広の開口幅のレジストマスク６
部分とほぼ同時に下地の半導体基板１表面、正確にはウ
ェル２表面が露出する。この後レジストマスク６を剥離
した状態を図１（ｂ）に示す。
【００１６】図１（ｂ）の状態の被エッチング基板を、
次に基板バイアス印加型ＥＣＲプラズマエッチング装置
の基板ステージ上に載置し、一例として下記プラズマエ
ッチング条件によりＳｉＮ層３をマスクとして半導体基
板１をトレンチ加工する。 半導体基板エッチング条件 ＨＢｒ １２０ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ ガス圧力 １．８ Ｐａ マイクロ波パワー ８５０ Ｗ ＲＦバイアスパワー ８０ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 ３０ ℃ 本プラズマエッチング条件は１０0 Ｐａ台と比較的高い
ガス圧力を設定してあるので、アスペクト比が３．０を
超える辺りからマイクロローディング効果が発生する条
件である。したがって、半導体基板１のエッチング深さ
が０．２μｍ迄は幅広の開口部分と幅狭の開口部分のエ
ッチングレートはほぼ同一で同じ深さにエッチングされ
る。この状態を図１（ｃ）に示す。図１（ｃ）の状態に
おいて、幅狭の開口幅部分のアスペクト比は、エッチン
グマスクであるＳｉＮ層３の厚さ０．２５μｍをも含め
て３．０である。
次に基板バイアス印加型ＥＣＲプラズマエッチング装置
の基板ステージ上に載置し、一例として下記プラズマエ
ッチング条件によりＳｉＮ層３をマスクとして半導体基
板１をトレンチ加工する。 半導体基板エッチング条件 ＨＢｒ １２０ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ ガス圧力 １．８ Ｐａ マイクロ波パワー ８５０ Ｗ ＲＦバイアスパワー ８０ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 ３０ ℃ 本プラズマエッチング条件は１０0 Ｐａ台と比較的高い
ガス圧力を設定してあるので、アスペクト比が３．０を
超える辺りからマイクロローディング効果が発生する条
件である。したがって、半導体基板１のエッチング深さ
が０．２μｍ迄は幅広の開口部分と幅狭の開口部分のエ
ッチングレートはほぼ同一で同じ深さにエッチングされ
る。この状態を図１（ｃ）に示す。図１（ｃ）の状態に
おいて、幅狭の開口幅部分のアスペクト比は、エッチン
グマスクであるＳｉＮ層３の厚さ０．２５μｍをも含め
て３．０である。
【００１７】引き続き同じエッチング条件でエッチング
を継続すると、幅広の開口幅部分においては同じエッチ
ングレートでエッチングが進み、０．５μｍの深いトレ
ンチ７ｂが完成する。深いトレンチ７ｂのアスペクト比
は、ＳｉＮ層の厚さも含めて３．０である。一方、狭い
開口幅部分においてはアスペクト比３．０を超えるエッ
チングとなるため、図３の曲線Ｈに示されるようにエッ
チングレートは急激に低下し、同一のエッチング時間で
０．３μｍの深さの浅いトレンチ７ａが完成する。浅い
トレンチ７ａのアスペクト比はＳｉＮ層の厚さも含めて
３．６７である。
を継続すると、幅広の開口幅部分においては同じエッチ
ングレートでエッチングが進み、０．５μｍの深いトレ
ンチ７ｂが完成する。深いトレンチ７ｂのアスペクト比
は、ＳｉＮ層の厚さも含めて３．０である。一方、狭い
開口幅部分においてはアスペクト比３．０を超えるエッ
チングとなるため、図３の曲線Ｈに示されるようにエッ
チングレートは急激に低下し、同一のエッチング時間で
０．３μｍの深さの浅いトレンチ７ａが完成する。浅い
トレンチ７ａのアスペクト比はＳｉＮ層の厚さも含めて
３．６７である。
【００１８】この後、図示を省略するがＣＶＤ法により
ＳｉＯ2 等からなる誘電体材料を全面に堆積して複数の
トレンチ内をステップカバレッジ良く埋め込む。この
際、狭い開口幅の浅いトレンチ７ａにおけるアスペクト
比は３．６７に留まっているので、ボイドを発生するこ
となく誘電体材料を埋め込むことは容易である。続けて
ＣＭＰによりＳｉＮ層上にも堆積した誘電体材料を除去
し、複数のトレンチ内にのみ誘電体材料を平坦に埋め込
み、さらにＳｉＮ層を熱燐酸等でウェットエッチング除
去してトレンチアイソレーションを完成する。
ＳｉＯ2 等からなる誘電体材料を全面に堆積して複数の
トレンチ内をステップカバレッジ良く埋め込む。この
際、狭い開口幅の浅いトレンチ７ａにおけるアスペクト
比は３．６７に留まっているので、ボイドを発生するこ
となく誘電体材料を埋め込むことは容易である。続けて
ＣＭＰによりＳｉＮ層上にも堆積した誘電体材料を除去
し、複数のトレンチ内にのみ誘電体材料を平坦に埋め込
み、さらにＳｉＮ層を熱燐酸等でウェットエッチング除
去してトレンチアイソレーションを完成する。
【００１９】本実施例によれば、研磨ストッパ層である
ＳｉＮ層を開口幅の異なるエッチングマスクとして兼用
し、マイクロローディング効果を発生するプラズマエッ
チング条件を採用して半導体基板をエッチングすること
により、浅いトレンチ７ａおよび深いトレンチ７ｂの複
数のトレンチを同時に形成することが可能である。
ＳｉＮ層を開口幅の異なるエッチングマスクとして兼用
し、マイクロローディング効果を発生するプラズマエッ
チング条件を採用して半導体基板をエッチングすること
により、浅いトレンチ７ａおよび深いトレンチ７ｂの複
数のトレンチを同時に形成することが可能である。
【００２０】実施例２ 本実施例は、半導体基板上に、後工程のＣＭＰ（化学的
機械研磨）の研磨ストッパ層となるＳｉＮ層を形成し、
このＳｉＮ層をエッチングマスクとしても用いて異なる
深さのトレンチエッチングを施す際に、このＳｉＮ層加
工時にもマイクロローディング効果を応用した例であ
り、これを図２（ａ）〜（ｄ）を参照して説明する。な
お図２（ａ）〜（ｄ）の各分図において、左側は同一導
電型のウェル部分を、右側は異なる導電型のウェルが接
した部分（図示せず）を示すものとする。
機械研磨）の研磨ストッパ層となるＳｉＮ層を形成し、
このＳｉＮ層をエッチングマスクとしても用いて異なる
深さのトレンチエッチングを施す際に、このＳｉＮ層加
工時にもマイクロローディング効果を応用した例であ
り、これを図２（ａ）〜（ｄ）を参照して説明する。な
お図２（ａ）〜（ｄ）の各分図において、左側は同一導
電型のウェル部分を、右側は異なる導電型のウェルが接
した部分（図示せず）を示すものとする。
【００２１】本実施例で採用した図２（ａ）に示す被エ
ッチング基板は、前実施例１で採用した図１（ａ）に示
す被エッチング基板と同様であるので重複する説明は省
略する。この図２（ａ）に示す被エッチング基板を、マ
グネトロンＲＩＥ装置のカソード電極上に載置し、一例
として下記プラズマエッチング条件によりレジストマス
ク６から露出するＳｉＮ層３をエッチングする。 ＳｉＮ層エッチング条件 ＣＨＦ3 ４５ ｓｃｃｍ Ｏ2 ５ ｓｃｃｍ ガス圧力 ３．５ Ｐａ ＲＦパワー １．０ ｋＷ（１３．５６ＭＨｚ） 被処理基板温度 ３０ ℃ 本プラズマエッチング条件は実施例１に比較してガス圧
力が１０0 Ｐａ台と高く、またＡｒの添加もないのでラ
ジカル性の強いエッチング条件である。また、幅狭のレ
ジストマスク６（図の左側）の開口アスペクト比は、エ
ッチング開始時点ですでに３．３であるので、図３から
明らかなようにこの部分でのエッチングレートは小さ
い。一方、幅広のレジストマスク６（図の左側）の開口
アスペクト比は、エッチング開始時点において２．０で
あり、エッチングレートの低下はない。したがって、幅
狭のレジストマスク６から露出するＳｉＮ層３のパター
ニングを終了し半導体基板１表面を露出した時点におい
ては、幅広のレジストマスク６部分では過剰のオーバー
エッチングがかかることになり、露出した半導体基板１
表面（正確にはウェル２表面）は０．１μｍの深さにエ
ッチングされた。この後レジストマスク６を剥離した状
態を図２（ｂ）に示す。
ッチング基板は、前実施例１で採用した図１（ａ）に示
す被エッチング基板と同様であるので重複する説明は省
略する。この図２（ａ）に示す被エッチング基板を、マ
グネトロンＲＩＥ装置のカソード電極上に載置し、一例
として下記プラズマエッチング条件によりレジストマス
ク６から露出するＳｉＮ層３をエッチングする。 ＳｉＮ層エッチング条件 ＣＨＦ3 ４５ ｓｃｃｍ Ｏ2 ５ ｓｃｃｍ ガス圧力 ３．５ Ｐａ ＲＦパワー １．０ ｋＷ（１３．５６ＭＨｚ） 被処理基板温度 ３０ ℃ 本プラズマエッチング条件は実施例１に比較してガス圧
力が１０0 Ｐａ台と高く、またＡｒの添加もないのでラ
ジカル性の強いエッチング条件である。また、幅狭のレ
ジストマスク６（図の左側）の開口アスペクト比は、エ
ッチング開始時点ですでに３．３であるので、図３から
明らかなようにこの部分でのエッチングレートは小さ
い。一方、幅広のレジストマスク６（図の左側）の開口
アスペクト比は、エッチング開始時点において２．０で
あり、エッチングレートの低下はない。したがって、幅
狭のレジストマスク６から露出するＳｉＮ層３のパター
ニングを終了し半導体基板１表面を露出した時点におい
ては、幅広のレジストマスク６部分では過剰のオーバー
エッチングがかかることになり、露出した半導体基板１
表面（正確にはウェル２表面）は０．１μｍの深さにエ
ッチングされた。この後レジストマスク６を剥離した状
態を図２（ｂ）に示す。
【００２２】図２（ｂ）の状態の被エッチング基板を、
次に基板バイアス印加型ＥＣＲプラズマエッチング装置
の基板ステージ上に載置し、一例として下記プラズマエ
ッチング条件によりＳｉＮ層３をマスクとして半導体基
板１をトレンチ加工する。 半導体基板エッチング条件 Ｃｌ2 １２０ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ ガス圧力 １．８ Ｐａ マイクロ波パワー ８５０ Ｗ ＲＦバイアスパワー １００ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 ３０ ℃ 本プラズマエッチング条件は１０0 Ｐａ台と比較的高い
ガス圧力を設定してあるので、アスペクト比が３．０を
超える辺りからマイクロローディング効果が発生する条
件である。したがって、幅狭の開口部分のエッチング量
が０．２μｍ迄は、幅広の開口部分も同一のエッチング
レートでパターニングされる。この時幅広の開口部分で
のエッチング量は、予め０．１μｍだけエッチングされ
ているので、０．３μｍとなる。この状態を図２（ｃ）
に示す。
次に基板バイアス印加型ＥＣＲプラズマエッチング装置
の基板ステージ上に載置し、一例として下記プラズマエ
ッチング条件によりＳｉＮ層３をマスクとして半導体基
板１をトレンチ加工する。 半導体基板エッチング条件 Ｃｌ2 １２０ ｓｃｃｍ Ｏ2 ２ ｓｃｃｍ ガス圧力 １．８ Ｐａ マイクロ波パワー ８５０ Ｗ ＲＦバイアスパワー １００ Ｗ（１３．５６ＭＨｚ） 被処理基板温度 ３０ ℃ 本プラズマエッチング条件は１０0 Ｐａ台と比較的高い
ガス圧力を設定してあるので、アスペクト比が３．０を
超える辺りからマイクロローディング効果が発生する条
件である。したがって、幅狭の開口部分のエッチング量
が０．２μｍ迄は、幅広の開口部分も同一のエッチング
レートでパターニングされる。この時幅広の開口部分で
のエッチング量は、予め０．１μｍだけエッチングされ
ているので、０．３μｍとなる。この状態を図２（ｃ）
に示す。
【００２３】引き続き同じエッチング条件でエッチング
を継続すると、幅広の開口幅部分においては同じエッチ
ングレートでエッチングが進み、０．２μｍの追加エッ
チングを施すことにより０．５μｍの深いトレンチ７ｂ
が完成する。深いトレンチ７ｂのアスペクト比は、Ｓｉ
Ｎ層の厚さも含めて３．０である。一方、狭い開口幅部
分においてはアスペクト比３．０を超えるエッチングと
なるため、図３の曲線Ｈに示されるようにエッチングレ
ートは急激に低下し、同一のエッチング時間で０．０５
μｍの追加エッチングが施され、０．２５μｍの深さの
浅いトレンチ７ａが完成する。浅いトレンチ７ａのアス
ペクト比はＳｉＮ層の厚さも含めて３．３３である。
を継続すると、幅広の開口幅部分においては同じエッチ
ングレートでエッチングが進み、０．２μｍの追加エッ
チングを施すことにより０．５μｍの深いトレンチ７ｂ
が完成する。深いトレンチ７ｂのアスペクト比は、Ｓｉ
Ｎ層の厚さも含めて３．０である。一方、狭い開口幅部
分においてはアスペクト比３．０を超えるエッチングと
なるため、図３の曲線Ｈに示されるようにエッチングレ
ートは急激に低下し、同一のエッチング時間で０．０５
μｍの追加エッチングが施され、０．２５μｍの深さの
浅いトレンチ７ａが完成する。浅いトレンチ７ａのアス
ペクト比はＳｉＮ層の厚さも含めて３．３３である。
【００２４】この後、図示を省略するがＣＶＤ法により
ＳｉＯ2 からなる誘電体材料を全面に堆積して複数のト
レンチ内をステップカバレッジ良く埋め込む。この際、
狭い開口幅の浅いトレンチ７ａにおけるアスペクト比は
前実施例１よりさらに小さい３．３３に留まっているの
で、ボイドを発生することなく誘電体材料を埋め込むこ
とは極めて容易である。続けてＣＭＰによりＳｉＮ層上
にも堆積した誘電体材料を除去し、複数のトレンチ内に
のみ誘電体材料を平坦に埋め込み、さらにＳｉＮ層３を
除去してトレンチアイソレーションを完成する。
ＳｉＯ2 からなる誘電体材料を全面に堆積して複数のト
レンチ内をステップカバレッジ良く埋め込む。この際、
狭い開口幅の浅いトレンチ７ａにおけるアスペクト比は
前実施例１よりさらに小さい３．３３に留まっているの
で、ボイドを発生することなく誘電体材料を埋め込むこ
とは極めて容易である。続けてＣＭＰによりＳｉＮ層上
にも堆積した誘電体材料を除去し、複数のトレンチ内に
のみ誘電体材料を平坦に埋め込み、さらにＳｉＮ層３を
除去してトレンチアイソレーションを完成する。
【００２５】本実施例によれば、研磨ストッパ層である
ＳｉＮ層を開口幅の異なるエッチングマスクとして兼用
し、このＳｉＮ層加工時にもマイクロローディング効果
を発生するプラズマエッチング条件を採用することによ
り、浅いトレンチ７ａおよび深いトレンチ７ｂの複数の
トレンチを同時に形成することが可能である。
ＳｉＮ層を開口幅の異なるエッチングマスクとして兼用
し、このＳｉＮ層加工時にもマイクロローディング効果
を発生するプラズマエッチング条件を採用することによ
り、浅いトレンチ７ａおよび深いトレンチ７ｂの複数の
トレンチを同時に形成することが可能である。
【００２６】以上、本発明の半導体装置の製造方法につ
き２例の実施例により説明を加えたが、本発明はこれら
実施例に限定されることなく各種の実施態様が可能であ
る。例えば深さの異なるトレンチをトレンチアイソレー
ションに応用する場合について例示したが、静電容量の
異なる複数のトレンチキャパシタの製造等に用いること
も可能である。また３種類以上の深さの異なるトレンチ
を、開口幅のそれぞれ異なるエッチングマスクとマイク
ロローディング効果を利用して形成できることも明らか
である。
き２例の実施例により説明を加えたが、本発明はこれら
実施例に限定されることなく各種の実施態様が可能であ
る。例えば深さの異なるトレンチをトレンチアイソレー
ションに応用する場合について例示したが、静電容量の
異なる複数のトレンチキャパシタの製造等に用いること
も可能である。また３種類以上の深さの異なるトレンチ
を、開口幅のそれぞれ異なるエッチングマスクとマイク
ロローディング効果を利用して形成できることも明らか
である。
【００２７】トレンチエッチング時のエッチングマスク
としてＳｉＮ層を採用したが、ＳｉＯ2 やＳｉＯＮある
いは各種金属膜等の無機マスクを用いてもよい。またイ
オン入射耐性に問題がなければ、レジストマスクや多層
レジストマスクを用いてもよい。また半導体基板材料と
してシリコン以外にＧａＡｓ等の化合物半導体基板を用
いることができる。さらにエッチング装置としてマグネ
トロンＲＩＥ装置や基板バイアス印加型ＥＣＲプラズマ
エッチング装置の他に、一般的な平行平板型ＲＩＥ装置
や誘導結合プラズマエッチング装置、ヘリコン波プラズ
マエッチング装置等任意のエッチング装置を用いること
ができる。ただしエッチング装置の特性により、マイク
ロローディング効果が発生するガス圧力やアスペクト比
は、装置ファクタとして多少変動するので、図３に示す
グラフ等を予め作成してエッチング条件を設定すること
が望ましい。
としてＳｉＮ層を採用したが、ＳｉＯ2 やＳｉＯＮある
いは各種金属膜等の無機マスクを用いてもよい。またイ
オン入射耐性に問題がなければ、レジストマスクや多層
レジストマスクを用いてもよい。また半導体基板材料と
してシリコン以外にＧａＡｓ等の化合物半導体基板を用
いることができる。さらにエッチング装置としてマグネ
トロンＲＩＥ装置や基板バイアス印加型ＥＣＲプラズマ
エッチング装置の他に、一般的な平行平板型ＲＩＥ装置
や誘導結合プラズマエッチング装置、ヘリコン波プラズ
マエッチング装置等任意のエッチング装置を用いること
ができる。ただしエッチング装置の特性により、マイク
ロローディング効果が発生するガス圧力やアスペクト比
は、装置ファクタとして多少変動するので、図３に示す
グラフ等を予め作成してエッチング条件を設定すること
が望ましい。
【００２８】
【発明の効果】以上の説明から明らかなように、本発明
の半導体装置の製造方法によれば、異なる深さのトレン
チを一回のエッチングにより同時に形成することが可能
となる。したがって、微細なデザインルールの半導体装
置を再現性よく、またスループットよく製造することが
できる。
の半導体装置の製造方法によれば、異なる深さのトレン
チを一回のエッチングにより同時に形成することが可能
となる。したがって、微細なデザインルールの半導体装
置を再現性よく、またスループットよく製造することが
できる。
【図１】本発明の半導体装置の製造方法の実施例１を、
その製造工程順に説明する概略断面図である。
その製造工程順に説明する概略断面図である。
【図２】本発明の半導体装置の製造方法の実施例２を、
その製造工程順に説明する概略断面図である。
その製造工程順に説明する概略断面図である。
【図３】トレンチのアスペクト比とエッチングレートの
関係を示すグラフである。
関係を示すグラフである。
【図４】トレンチアイソレーションの２つの態様を示す
概略斜視図である。
概略斜視図である。
１…半導体基板、２…ウェル、３…ＳｉＮ層、４…不純
物拡散層、５…ゲート電極、６…レジストマスク、７ａ
…浅いトレンチ、７ｂ…深いトレンチ
物拡散層、５…ゲート電極、６…レジストマスク、７ａ
…浅いトレンチ、７ｂ…深いトレンチ
Claims (3)
- 【請求項１】 半導体基板に浅いトレンチと、深いトレ
ンチとを同時に形成する工程を有する半導体装置の製造
方法において、 前記複数のトレンチの形成工程においては、 前記浅いトレンチの開口幅を前記深いトレンチの開口幅
より狭く設定するとともに、 少なくとも前記浅いトレンチにおいてマイクロローディ
ング効果が発生するプラズマエッチング条件を採用する
ことを特徴とする半導体装置の製造方法。 - 【請求項２】 マイクロローディング効果が発生するプ
ラズマエッチング条件は、エッチング中のガス圧力制御
により設定することを特徴とする請求項１記載の半導体
装置の製造方法。 - 【請求項３】 浅いトレンチは、半導体基板の同一導電
型のウェル内に形成されるとともに、 深いトレンチは、前記半導体基板の異なる導電型のウェ
ル間にまたがって形成されることを特徴とする請求項１
記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6996096A JPH09260485A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6996096A JPH09260485A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09260485A true JPH09260485A (ja) | 1997-10-03 |
Family
ID=13417737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6996096A Pending JPH09260485A (ja) | 1996-03-26 | 1996-03-26 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09260485A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353194A (ja) * | 2001-05-22 | 2002-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及びその製造装置 |
| KR100431810B1 (ko) * | 2001-10-19 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자 및 엠아이엠 캐패시터 제조방법 |
| JP2008103751A (ja) * | 2007-12-03 | 2008-05-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2009177221A (ja) * | 2009-05-15 | 2009-08-06 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタの製造方法 |
-
1996
- 1996-03-26 JP JP6996096A patent/JPH09260485A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353194A (ja) * | 2001-05-22 | 2002-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及びその製造装置 |
| KR100431810B1 (ko) * | 2001-10-19 | 2004-05-17 | 주식회사 하이닉스반도체 | 반도체소자 및 엠아이엠 캐패시터 제조방법 |
| US6770926B2 (en) | 2001-10-19 | 2004-08-03 | Hynix Semiconductor Inc. | Semiconductor device with via-contact plugs |
| US6908826B2 (en) | 2001-10-19 | 2005-06-21 | Hynix Semiconductor Inc. | Semiconductor device and method of fabricating the same |
| JP2008103751A (ja) * | 2007-12-03 | 2008-05-01 | Fuji Electric Device Technology Co Ltd | 半導体装置 |
| JP2009177221A (ja) * | 2009-05-15 | 2009-08-06 | Seiko Instruments Inc | 縦形ｍｏｓトランジスタの製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20031226 |
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| A131 | Notification of reasons for refusal |
Effective date: 20040106 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040305 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040907 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041007 |
|
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Effective date: 20041116 Free format text: JAPANESE INTERMEDIATE CODE: A911 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
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