KR100973130B1 - 반도체 소자의 듀얼 다마신 패턴 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 콘택홀의 상부 가장 자리에 단차를 발생시켜 상부 폭을 넓힌 상태에서 그 상부에 트렌치를 형성함으로써 콘택홀과 트렌치의 정렬 오차에 대한 마진을 확보하여 공정의 신뢰성과 소자의 전기적 특성을 향상시킬 수 있다.
듀얼 다마신 패턴, 정렬 오차

Description

반도체 소자의 듀얼 다마신 패턴 형성 방법{Method of forming a dual damascene pattern in a semiconductor device}
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 2는 도 1d에서 트렌치를 형성한 상태의 평면 사진이다.
도 3a 내지 도 3h는 본원 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
101, 301 : 반도체 기판 102, 303 : 제1 절연층
302 : 식각 방지막 103, 306 : 콘택홀
104, 307 : 콘택 플러그 105 : 식각 방지막
106, 304 : 제2 절연층 304a : 단차
305 : 포토레지스트 패턴 107, 311 : 트렌치
108, 312 : 금속 배선 308 : 절연막 스페이서
309 : 제3 절연층 310 : 제4 절연층
A : 금속 배선과 콘택 플러그 간격
본 발명은 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것으로, 특히 트렌치와 비아홀의 정렬 오차에 대한 공정 마진을 확보할 수 있는 반도체 소자의 듀얼 다마신 패턴 형성 방법에 관한 것이다.
듀얼 다마신 패턴은 트렌치와 비아홀(또는 콘택홀)로 이루어지며, 비아홀에는 비아 플러그가 형성되고 트렌치에는 금속 배선이 형성된다. 이러한 듀얼 다마신 패턴을 형성하는 종래의 방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다. 도 2는 도 1d에서 트렌치를 형성한 상태의 평면 사진이다.
도 1a를 참조하면, 소정의 공정을 통해 트랜지스터나 플래시 메모리 셀과 같은 반도체 소자(도시되지 않음)와 접합부(도시되지 않음)가 형성된 반도체 기판(101) 상에 제1 절연층(102)을 형성한다. 이어서, 하부의 접합부가 노출되도록 식각 공정으로 제1 절연층(102)의 소정 영역을 제거하여 콘택홀(103)을 형성한다.
도 1b를 참조하면, 콘택홀(103)을 전도성 물질로 매립하여 콘택 플러그(104) 를 형성한다. 이때, 콘택 플러그(104)는 콘택홀(103)이 완전히 매립되도록 전체 상부에 전도성 물질층을 형성한 후 에치 백(Etch back) 공정으로 제1 절연층(102) 상부의 전도성 물질층을 제거하는 방법을 형성할 수 있다. 이 경우, 공정 조건에 따라 달라질 수 있으나 에치 백 공정 시 콘택 플러그(104) 상부에서 500 내지 800Å 정도의 식각 손실이 발생될 수 있다. 이로 인해, 콘택 플러그(104)와 제1 절연층(102)에는 단차가 발생될 수 있다.
도 1c를 참조하면, 전체 상부에 식각 방지막(105) 및 제2 절연층(106)을 순차적으로 형성한다. 식각 방지막(105)은 절연층과 식각 선택비가 다른 물질(예를 들면, 질화막)로 형성된다.
도 1d를 참조하면, 콘택 플러그(104)가 노출되도록 식각 공정으로 제2 절연층(106)의 소정 영역을 제거하여 트렌치(107)를 형성한다. 이때, 제2 절연층(106)을 식각하는 과정에서 제1 절연층(102)은 식각 방지막(105)에 의해 식각되지 않는다. 이어서, 제2 절연층(106)이 제거되면서 노출된 식각 방지막(105)을 제거한다. 이때, 트렌치(107)는 과도 식각 공정으로 형성하며, 이로 인해 콘택 플러그(103)의 상부 측면이 노출된다.
도 1e를 참조하면, 트렌치(도 1d의 107)를 전도성 물질로 매립하여 금속 배선(108)을 형성한다. 이로써, 콘택홀(도 1a의 103) 및 트렌치(도 1e의 107)로 이루어진 듀얼 다마신 패턴이 형성되면서, 콘택 플러그(104)와 금속 배선(108)이 형성된다.
상기의 공정을 통해 콘택 플러그를 형성한 후 트렌치를 형성하는 과정에서, 도 1d에서와 같이 정렬 오차가 발생되면, 도 1e에서 형성되는 금속 배선과 인접한 콘택 플러그의 간격(A)이 좁아진다.
한편, 소자의 집적도가 높아지면 공정 마진이 부족해지는데, 공정 마진이 부족한 상황에서 정렬 오차가 발생되면, 금속 배선과 전기적으로 격리되어야 하는 인접한 콘택 플러그가 전기적으로 연결되어 불량이 발생될 수도 있다.
이에 대하여, 본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 콘택홀의 상부 가장 자리에 단차를 발생시켜 상부 폭을 넓힌 상태에서 그 상부에 트렌치를 형성함으로써 콘택홀과 트렌치의 정렬 오차에 대한 마진을 확보하여 공정의 신뢰성과 소자의 전기적 특성을 향상시킬 수 있다.
본 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법은 반도체 기판 상에 제1 절연층을 형성하는 단계와, 제1 절연층에 콘택홀을 형성하는 단계와, 제1 절연층의 상부 가장자리를 식각하여 단차를 형성하는 단계와, 단차 하부의 콘택홀에 콘택 플러그를 형성하는 단계와, 전체 상부에 제2 절연층을 형성하는 단계, 및 제2 절연층에 트렌치를 형성하는 단계를 포함한다.
상기에서, 제1 절연층은 TEOS, BPSG 또는 고밀도 플라즈마 산화물로 형성되거나, 고밀도 플라즈마 산화물과 BPSG의 적층 구조, 고밀도 플라즈마 산화물과 TEOS의 적층 구조, BPSG와 고밀도 플라즈마 산화물의 적층 구조, 또는 BPSG와 TEOS의 적층 구조로 형성될 수 있다.
제1 절연층의 상부 가장자리에 단차를 형성하는 단계는, 콘택홀을 형성하는 과정에서 사용된 식각 마스크의 전체 표면을 일정 두께만큼 식각하여 제1 절연층의 상부 가장자리를 노출시킨 후, 노출된 제1 절연층의 상부 가장자리를 소정의 두께만큼 식각하는 공정으로 진행할 수 있다. 이때, 식각 마스크는 포토레지스트 패턴으로 이루어지며, O2/Ar 가스로 표면을 식각할 수 있다.
제1 절연층과 반도체 기판 사이에는 식각 방지막이 형성되며, 콘택홀을 형성한 후 식각 방지막을 제거하는 식각 공정으로 제1 절연층 상부 가장자리의 단차를 동시에 형성할 수 있다.
콘택 플러그는 전체 상부에 콘택 플러그용 물질층을 형성한 후 에치백 공정으로 형성하며, 제1 절연층에 비해 콘택 플러그용 물질층이 보다 더 빠르게 식각되도록 제1 절연층 대 콘택 플러그용 물질층의 식각 선택비를 1:1 이하로 설정하여 에치 백 공정을 실시하는 것이 바람직하다.
단차를 형성한 후 제2 절연층을 형성하기 전에, 단차가 발생된 제1 절연층의 상부 가장자리에 절연막 스페이서를 형성할 수 있다. 이때, 절연막 스페이서는 PE-Nitride 또는 SiON로 형성되어 식각 방지막의 역할을 한다.
한편, 제2 절연층을 형성하기 전에, 전체 구조 상에 PE-Nitride 또는 SiON를 이용하여 제3 절연층을 형성할 수도 있다.
제2 절연층은 HDP, 실리콘 리치 산화물 또는 PE-TEOS로 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
한편, 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다라고 기재되는 경우에 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제3의 막이 개재되어질 수도 있다. 또한 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었다. 도면 상에서 동일 부호는 동일한 요소를 지칭한다.
도 3a 내지 도 3i는 본원 발명의 실시예에 따른 반도체 소자의 듀얼 다마신 패턴 형성 방법을 설명하기 위한 소자의 단면도들이다.
도 3a를 참조하면, 소정의 공정을 통해 트랜지스터나 플래시 메모리 셀과 같은 반도체 소자(도시되지 않음)와 접합부(도시되지 않음)가 형성된 반도체 기판(301) 상에 식각 방지막(302)을 형성한 후 제1 절연층(303)을 형성한다. 이때, 제1 절연층(303)은 TEOS, BPSG 또는 고밀도 플라즈마 산화물(High Density Plasma Oxide)로 형성할 수 있다. 식각 방지막(302)은 질화물로 형성할 수 있다.
한편, 제1 절연층(303) 상부에 제2 절연층(304)을 적층 구조로 형성할 수도 있다. 예를 들면, 고밀도 플라즈마 산화물로 제1 절연층(303)을 형성한 후 제1 절연층(303) 상부에 BPSG 또는 TEOS로 제2 절연층(304)을 형성하거나, BPSG로 제1 절연층(303)을 형성한 후 제1 절연층(303) 상부에 고밀도 플라즈마 산화물 또는 TEOS로 제2 절연층(304)을 형성할 수도 있다.
계속해서, 제2 절연층(304) 상부에 콘택홀 영역이 정의된 포토레지스트 패턴(305)을 형성한다. 이후, 제1 절연층(303) 하부의 접합부(도시되지 않음)가 노출되도록 콘택홀 영역의 제2 및 제1 절연층(304 및 303)의 식각 공정으로 제거하여 콘택홀(306)을 형성한다.
도 3b를 참조하면, 콘택홀(306)을 통해 노출된 식각 방지막(302)을 제거하기 전에, 포토레지스트 패턴(305)의 전체 표면을 소정의 두께만큼 식각하여 제2 절연층(304)의 상부 가장자리를 노출시킨다. 여기서, 콘택홀(306)을 형성한 후 폴리머 제거 단계에서 포토레지스트 패턴(305)의 표면을 식각할 수 있으며, O2/Ar 가스를 이용하여 식각하는 것이 가능하다. 이때, O2 가스의 공급 유량은 20sccm 내지 500sccm으로 설정하고, Ar 가스의 공급 유량은 0 내지 500sccm으로 설정할 수 있다.
도 3c를 참조하면, 콘택홀(306) 하부의 식각 방지막(302)을 제거하여 접합부를 노출시킨다. 이때, 식각 방지막(302)을 식각하는 과정에서 제2 절연층(304)의 노출된 상부 가장자리가 일부 식각되어 상부 가장자리에 단차(304a)가 발생된다. 이후, 포토레지스트 패턴을 제거한다. 한편, 도 3b에서 콘택홀(306) 주변의 포토레지스트 패턴(305)의 전체 표면을 과도하게 식각하면 잔류되는 포토레지스트 패턴의 폭이 너무 좁아지고, 이로 인해 식각 방지막(302)을 식각하는 과정에서 제2 절연층(304)의 상부표면이 대부분 균일하게 식각되어 단차(304a)가 거의 발생되지 않는다. 따라서, 도 3b에서 포토레지스터 패턴의 식각 목표 두께를 적절하게 설정해야 한다.
도 3d를 참조하면, 콘택홀이 완전히 매립되도록 전체 상부에 콘택 플러그용 물질층을 형성한 후 제2 절연층(304) 상부의 콘택 플러그용 물질층을 식각 공정으로 제거하여 콘택홀 내부에 콘택 플러그(307)를 형성한다. 이때, 제2 절연층(304) 상부의 콘택 플러그용 물질층이 단차(304a)가 발생된 높이보다 낮게 잔류되도록 에치백 공정으로 콘택 플러그용 물질층을 제거하는 것이 바람직하다. 한편, 식각 공정은 제2 절연층(304)에 비해 콘택 플러그용 물질층이 보다 더 빠르게 식각되도록 제2 절연층(304) 대 콘택 플러그용 물질층의 식각 선택비를 1:1 이하로 실시하는 것이 바람직하다. 이는, 제2 절연층(304)이 보다 더 빠르게 식각되면 콘택 플러그(307)의 상부가 제2 절연층(304)보다 높게 돌출될 수 있기 때문이다. 식각 공정 시 반도체 기판(301)의 접합부는 콘택 플러그(307)에 의해 식각 손상이 발생되지 않는다.
도 3e를 참조하면, 단차(304a)가 형성된 제2 절연층(304)의 상부 가장자리에 절연막 스페이서(308)를 형성한다. 절연막 스페이서(308)는 제2 절연층(304)과 식각 선택비가 상이한 물질(예를 들면, PE-Nitride 또는 SiON과 같은 질화물)로 절연 층을 100Å 내지 600Å의 두께로 형성한 후, 에치백 공정을 실시하여 형성할 수 있다. 절연막 스페이서(308)는 제2 절연층(304)의 상부 가장자리에 형성된 단차(304a)의 식각 방지막 역할을 한다. 한편, 제2 절연층(304)의 상부 가장자리에 형성된 단차(304a) 간의 폭을 최대한 유지하면서 식각 방지막의 역할을 정상적으로 수행할 수 있도록 두께를 조절하여 절연막 스페이서(308)를 형성하는 것이 바람직하다.
도 3f를 참조하면, 전체 상부에 제3 절연층(309)을 형성한다. 이때, 제3 절연층(309)은 후속 공정에서 트렌치를 형성하기 위한 식각 방지막의 역할을 하며, 제2 절연층(304)과 식각 선택비가 다른 물질(예를 들면, PE-Nitride 또는 SiON과 같은 질화물)을 이용하여 300Å 내지 1500Å의 두께로 형성하는 것이 바람직하다.
도 3g를 참조하면, 전체 상부에 제4 절연층(310)을 형성한 후, 콘택 플러그(307) 상부를 포함한 주변 영역의 제4 절연층을 식각하여 트렌치(311)를 형성한다. 이때, 콘택홀(307)의 상부가 넓게 형성된 상태에서 트렌치(311)를 형성하기 때문에, 콘택홀(307)과 트렌치(311)간의 정렬 오차에 대한 공정 마진을 확보할 수 있다.
여기서, 제4 절연층(310)은 1000Å 내지 5000Å의 두께로 형성하며, HDP, 실리콘 리치 산화물(Si-rich oxide) 또는 PE-TEOS로 형성하는 것이 바람직하다. 한편, 제2 절연층(304)과 단차(304a) 발생 영역은 제3 절연층(309)과 절연막 스페이서(308)에 의해 식각되지 않는다.
트렌치(311)를 형성한 후, 콘택 플러그(307) 상부의 제3 절연층(309)을 제거 한다. 콘택 플러그(307) 상부의 제3 절연층(309)을 제거하는 과정에서, 단차(304a) 발생 영역은 절연막 스페이서(308)에 의해 식각 손실을 최소화할 수 있다.
도 3h를 참조하면, 트렌치를 전도성 물질로 매립하여 콘택 플러그(307)와 전기적으로 연결되는 금속 배선(312)을 형성한다.
상술한 바와 같이, 본 발명은 콘택홀의 상부 가장 자리에 단차를 발생시켜 상부 폭을 넓힌 상태에서 그 상부에 트렌치를 형성함으로써 콘택홀과 트렌치의 정렬 오차에 대한 마진을 확보하여 공정의 신뢰성과 소자의 전기적 특성을 향상시킬 수 있다.

Claims (11)

  1. 반도체 기판 상에 제1 절연층을 형성하는 단계;
    상기 제1 절연층에 콘택홀을 형성하는 단계;
    상기 제1 절연층의 상부 가장자리를 식각하여 단차를 형성하는 단계;
    상기 단차 하부의 상기 콘택홀에 콘택 플러그를 형성하는 단계;
    상기 단차가 발생된 상기 제1 절연층의 상부 가장자리에 절연막 스페이서를 형성하는 단계;
    전체 상부에 제2 절연층을 형성하는 단계; 및
    상기 제2 절연층에 트렌치를 형성하여 상기 콘택 플러그를 노출시키는 단계를 포함하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 절연층이 TEOS, BPSG 또는 고밀도 플라즈마 산화물로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법
  3. 제 1 항에 있어서,
    상기 제1 절연층이 고밀도 플라즈마 산화물과 BPSG의 적층 구조, 고밀도 플라즈마 산화물과 TEOS의 적층 구조, BPSG와 고밀도 플라즈마 산화물의 적층 구조, 또는 BPSG와 TEOS의 적층 구조로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  4. 제 1 항에 있어서, 상기 제1 절연층의 상부 가장자리에 단차를 형성하는 단계가,
    상기 콘택홀을 형성하는 과정에서 사용된 식각 마스크의 전체 표면을 일정 두께만큼 식각하여 상기 제1 절연층의 상부 가장자리를 노출시킨 후, 노출된 상기 제1 절연층의 상부 가장자리를 소정의 두께만큼 식각하는 공정으로 이루어지는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  5. 제 4 항에 있어서,
    상기 식각 마스크는 포토레지스트 패턴으로 이루어지며, O2/Ar 가스에 의해 표면이 식각되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  6. 제 4 항에 있어서,
    상기 제1 절연층과 상기 반도체 기판 사이에는 식각 방지막이 형성되며, 상기 제1 절연층 상부 가장자리의 단차는 상기 콘택홀을 형성한 후 상기 식각 방지막 을 제거하는 식각 공정에 의해 동시에 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  7. 제 1 항에 있어서,
    상기 콘택 플러그는 전체 상부에 콘택 플러그용 물질층을 형성한 후 에치백 공정으로 형성하며, 상기 제1 절연층에 비해 상기 콘택 플러그용 물질층이 보다 더 빠르게 식각되도록 상기 제1 절연층 대 상기 콘택 플러그용 물질층의 식각 선택비를 1:1 이하로 설정하여 에치 백 공정을 실시하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  8. 삭제
  9. 제 1 항에 있어서,
    상기 절연막 스페이서가 PE-Nitride 또는 SiON로 형성되는 식각 방지막의 역할을 하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  10. 제 1 항에 있어서, 상기 제2 절연층을 형성하기 전에,
    전체 구조 상에 PE-Nitride 또는 SiON를 이용하여 제3 절연층을 형성하는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
  11. 제 1 항에 있어서,
    상기 제2 절연층이 HDP, 실리콘 리치 산화물 또는 PE-TEOS로 형성되는 반도체 소자의 듀얼 다마신 패턴 형성 방법.
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