KR100400308B1 - 반도체소자의 보더리스 콘택 형성방법 - Google Patents
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Abstract
본 발명은 반도체소자의 보더리스 콘택 형성방법에 관한 것으로, 특히 콘택 공정시 공정 마진의 부족으로 오정렬 ( mis-align ) 유발시 소자분리 영역의 필드산화막 ( field oxide ) 이 식각되어 소자의 특성이 열화되는 현상을 방지하기 위하여, 반도체기판에 필드산화막을 형성하고 상기 필드산화막 상부에 게이트전극을 형성한 다음, 상기 게이트전극을 포함한 전체표면상부에 버퍼층과 식각장벽층 적층구조를 형성하고 상기 적층구조 상부에 감광막패턴을 형성한 다음, 상기 감광막패턴을 마스크로 하는 이방성식각공정으로 상기 게이트전극 측벽과 필드산화막 상부에 상기 적층구조를 남기고 상기 감광막패턴을 제거한 다음, 상기 적층구조가 제거된 부분에 반도체기판의 활성영역과 게이트전극 상측에 실리사이드층을 형성하고 전체표면상부에 제1,2,3층간절연막을 형성한 다음, 금속배선 콘택마스크를 이용한 사진식각공정으로 상기 제3,2,1층간절연막을 식각하는 공정을 포함하여 보더리스 콘택홀을 형성함으로써 소자와 금속배선간의 누설전류 발생을 억제하고 식각장벽층의 스트레스에 의한 특성 열화를 방지하며 식각장벽층 하부의 버퍼층 형성공정시 유발되는 이상산화현상을 해결할 수 있는 기술이다.
Description
본 발명은 반도체소자의 보더리스 콘택 ( borderless contact ) 형성방법에관한 것으로, 특히 콘택 공정시 공정 마진의 부족으로 오정렬 ( mis-align ) 유발시 소자분리 영역의 필드산화막 ( field oxide ) 이 식각되어 소자의 특성이 열화되는 현상을 방지하는 기술에 관한 것이다.
고집적화라는 관점에서 소자의 집적도를 높이기 위해서는 각각의 소자 디맨젼 ( dimension ) 을 축소하는 것과, 소자간에 존재하는 분리영역 ( isolation region ) 의 폭과 면적을 축소하는 것이 필요하며, 이 축소정도가 셀의 크기를 좌우한다는 점에서 소자분리기술이 메모리 셀 사이즈 ( memory cell size ) 를 결정하는 기술이라고 할 수 있다.
소자분리막을 제조하는 종래기술로는 절연물 분리방식의 로코스 ( LOCOS : LOCal Oxidation of Silicon, 이하에서 LOCOS 라 함 ) 방법, 실리콘기판상부에 산화막, 다결정실리콘층, 질화막순으로 적층한 구조의 피.비.엘. ( Poly - Buffed LOCOS, 이하에서 PBL 이라 함 ) 방법, 기판에 홈을 형성한 후에 절연물질로 매립하는 트렌치 ( trench ) 방법 등이 있다.
최근에는 상기 트렌치 방법을 이용하여 형성하되, 얕게 형성하는 에스.티.아이. ( shallow trench isolation ) 방법을 주로 이용하여 실시하고 있다.
그러나, 후속공정시 오정렬로 인한 보더리스 콘택 공정시 트렌치를 매립하는 절연막이 손상되어 소자의 특성이 열화되는 현상이 유발되었다.
한편, 고집적화에 따른 오정렬로 인하여 보더리스 콘택이 형성되는 영역의 필드산화막 손상을 방지하기 위하여, 필드산화막 상에 질화막을 형성하거나 버퍼 산화막/질화막의 적층구조를 형성한다.
그러나, 상기 질화막만을 사용하는 경우는, 그 하측에 구비되는 실리사이드층과의 격자 상수 차이로 인하여 상기 실리사이드층에 보이드 ( void )를 유발시키게 된다. 또한, 이로 인하여, 상기 질화막의 스트레스에 의한 소자의 특성 열화가 유발될 수 있다.도시되지 않았으나 종래기술에 따른 반도체소자의 보더리스 콘택 형성방법을 설명하면 다음과 같다.먼저, 반도체기판 상에 필드산화막과 게이트전극을 형성하고 상기 게이트전극 측벽에 절연막 스페이서를 형성한다.그리고, 상기 게이트전극의 상부 및 상기 반도체기판의 활성영역에 실리사이드층을 형성한다.그 다음, 전체표면상부에 질화막이나 버퍼산화막/질화막의 적층구조를 형성한다. 이때, 상기 질화막이나 버퍼산화막/질화막의 적층구조는 필드산화막의 손상을 방지하기 위한 것이다.그리고, 전체표면상부에 층간절연막을 형성하고 이를 콘택식각하여 상기 활성영역 상의 실리사이드층과 필드산화막의 경계부를 노출시키는 보더리스 콘택홀을 형성한다.
여기서, 상기 필드산화막의 손상을 방지하기 위하여, 질화막만을 사용하는 경우는, 그 하측에 구비되는 실리사이드층과의 격자 상수 차이로 인하여 상기 실리사이드층에 보이드 ( void )를 유발시키게 된다. 이로 인하여, 상기 질화막의 스트레스에 의한 소자의 특성 열화가 유발될 수도 있다.상기 버퍼 산화막/질화막의 적층구조를 사용하는 경우는, 실리사이드층 형성공정 전에 산소가 활성영역 내로 흡수되어 실리사이드 공정시 실리사이드층에 산소 성분이 포함되고, 버퍼 산화막 증착공정시 상기 실리사이드층 내의 산소가 아웃-디퓨젼 ( out-diffusion ) 되어 상기 버퍼 산화막 증착공정시 사용되는 사일란 ( Silane, SiH4) 가스와 반응하여 실제 버퍼 산화막 증착 두께보다 약 100 Å 정도 두껍게 형성되는 이상 산화 현상이 발생된다. 이는 보더리스 콘택 식각공정후 상기 버퍼 산화막과 질화막의 적층구조 제거 공정시 필드산화막 상부의 적층구조와의 두께 차이로 인하여 상기 필드산화막을 손상시키게 된다.
상기한 바와같이 종래기술에 따른 반도체소자의 보더리스 콘택 형성방법은, 보더리스 콘택 공정시 필드산화막이 손상되어 후속공정인 콘택 매립 ( gap fill ) 공정시 매립을 어렵게 하고 금속배선과의 연결시 소자분리영역의 필드산화막을 통하여 누설전류가 발생되는 문제점이 있다. 또한, 하부층인 실리사이드층에 보이드가 유발되어 소자의 특성이 열화되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 필드산화막의 손상을 방지하기 위한 질화막이나 버퍼산화막/질화막 적층구조를 먼저 형성하고 실리사이드층이 구비될 층만을 노출시켜 실리사이드층을 형성함으로써 특성 열화를 최소화한 보더리스 콘택을 형성하는 반도체소자의 보더리스 콘택 형성방법을 제공하는데 그 목적이 있다.
도 1 내지 도 5 는 본 발명에 따른 반도체소자의 보더리스 콘택 형성방법을 도시한 단면도.
< 도면의 주요부분에 대한 부호의 설명 >
11 : 반도체기판 13 : 필드산화막
15 : 게이트산화막 17 : 게이트전극용 폴리실리콘
19 : 버퍼산화막 21 : 질화막
23 : 제1감광막패턴 25 : 절연막 스페이서
27 : 실리사이드층 29 : 제1층간절연막
31 : 제2층간절연막 33 : 제3층간절연막
35 : 제2감광막패턴 37 : 제1콘택홀
39 : 제2콘택홀
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 보더리스 콘택 형성방법은,
반도체기판에 필드산화막을 형성하는 공정과,
상기 필드산화막 상부에 게이트전극을 형성하는 공정과,
상기 게이트전극을 포함한 전체표면상부에 버퍼층과 식각장벽층 적층구조를 형성하는 공정과,
상기 적층구조 상부에 감광막패턴을 형성하는 공정과,
상기 감광막패턴을 마스크로 하는 이방성식각공정으로 상기 게이트전극 측벽과 필드산화막 상부에 상기 적층구조를 남기고 상기 감광막패턴을 제거하는 공정과,
상기 적층구조가 제거된 부분에 반도체기판의 활성영역과 게이트전극 상측에 실리사이드층을 형성하는 공정과,
전체표면상부에 제1층간절연막을 형성하고 그 상부에 제2층간절연막과 제3층간절연막을 형성하는 공정과,
금속배선 콘택마스크를 이용한 사진식각공정으로 상기 제3층간절연막, 제2층간절연막 및 제1층간절연막을 식각하여 보더리스 콘택홀을 형성하는 공정을 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.
도 1 내지 도 5 는 본 발명의 실시예에 따른 반도체소자의 보더리스 콘택 형성방법을 도시한 단면도이다.
도 1을 참조하면, 반도체기판(11)의 활성영역을 정의하는 필드산화막(13)을 형성한다.
이때, 상기 필드산화막(13)은 상기 반도체기판(11) 상부에 패드산화막(도시안됨)과 패드질화막(도시안됨)을 각각 일정두께 형성하고, 소자분리마스크(도시안됨)를 이용한 사진식각공정으로 상기 패드질화막과 패드산화막을 식각하여 패터닝한 다음, 이를 마스크로 하여 상기 반도체기판(11)을 일정두께 식각해 트렌치를 형성하고 상기 패드질화막과 패드산화막을 제거한 다음, 상기 트렌치를 산화막으로 매립하고 평탄화식각하여 형성한 것이다. 일반적으로, 상기 산화막으로 고밀도 플라즈마 산화막 ( high density plasma chemical vapor deposition oxide ) 을 사용하며, 상기 평탄화식각공정은 상기 패드질화막을 타겟으로 하여 화학기계연마 방법으로 실시하되, 종래기술보다 타겟을 높게 하여 실시함으로써 패드질화막의 손실을 최소한으로 하여 실시한다. 여기서, 상기 트렌치를 매립하는 산화막은 공지된 다른 산화막으로 형성할 수도 있다.
그 다음, 상기 반도체기판(11) 상의 활성영역 상부와 비활성영역에 구비되는 필드산화막(13) 상부에 게이트산화막(15)과 게이트전극용 폴리실리콘(17)으로 적층된 게이트전극을 형성한다.
이때, 상기 게이트전극은 전체표면상부를 일정두께 열산화시켜 게이트산화막 (15)을 형성하고 그 상부에 게이트전극용 폴리실리콘(17)을 일정두께 증착한 다음, 게이트전극 마스크(도시안됨)를 이용한 사진식각공정으로 패터닝하여 형성한 것이다.
여기서, 상기 도 1 은 활성영역과 소자분리영역에 각각 형성된 경우를 도시한 단면도를 도시한 것이다.
도 2를 참조하면, 상기 도 1의 공정후에 전체표면상부에 버퍼층인 버퍼산화막(19)과 식각장벽층인 질화막(21)을 각각 일정두께 적층한다.
이때, 상기 버퍼층인 버퍼 산화막(19)은 100 ∼ 200 Å 두께로 형성하고, 상기 식각장벽층인 질화막(21)은 500 ∼ 1000 Å 두께로 형성한다.
그 다음, 상기 적층 구조(19,21) 상부에 제1감광막패턴(23)을 형성한다.
이때, 상기 제1감광막패턴(23)은 활성영역과 게이트전극의 상부만을 노출시키고 노광마스크를 이용한 노광 및 현상공정으로 형성한 것이다.
따라서, 상기 제1감광막패턴(23)은 필드산화막(13) 상부를 도포하되, 상기 필드산화막(13) 상부의 게이트전극(15,17) 상측이 오픈된 형태로 형성된 것이다. 보다 단순하게 설명하면, 상기 제1감광막패턴(23)은 상기 반도체기판(11) 표면으로 노출된 필드산화막(13) 상부에만 형성된 것이다.
도 3을 참조하면, 상기 제1감광막패턴(23)을 마스크로 하여 상기 버퍼산화막(19)과 질화막(21)의 적층구조를 이방성식각한다.상기 제1감광막패턴 (23)을 제거하여 상기 게이트전극(15,17)의 측벽에 버퍼산화막(19)과 질화막 (21) 적층구조의 절연막 스페이서(25)를 형성하는 동시에 상기 필드산화막(13)이 노출된 상부에 상기 적층구조(19,21)를 남긴다.
이때, 상기 이방성식각공정은 1000 ∼ 1500 mtorr 의 압력, 500 ∼ 800 와트의 전력으로 실시한다. 그리고, 상기 이방성식각공정은 30 ∼ 50 sccm 유량의 CHF3, 70 ∼ 100 sccm 유량의 CF4, 800 ∼ 1500 sccm 유량의 Ar 등의 가스를 사용하여 실시하되, 상기 반도체기판(11)과 적층구조의 식각선택비 차이를 이용하여 실시함으로써 반도체기판(11)의 손상을 최소화한다.
그 다음, 애싱 ( ashing ) 및 습식 세정 ( wet cleaning ) 공정으로 상기 제1감광막패턴(23)을 제거하는 동시에 상기 이방성식각공정시 유발되는 폴리머(도시안됨)를 제거한다.
그리고, 상기 반도체기판(11)의 노출된 영역인 활성영역과 게이트전극의 노출된 영역인 폴리실리콘(17)의 상측에 실리사이드층(27)을 형성한다.
이때, 상기 실리사이드층(27)은 코발트, 티타늄 또는 텅스텐 등과 같이 고융점 금속을 소오스로 하여 형성한 것이다.
도 4를 참조하면, 후속공정으로 형성되는 절연막으로부터 수분 이나 이동 이온의 침투를 방지하기 위하여 열산화막인 제1층간절연막(29)을 500 ∼ 1500 Å 두께로 형성한다.
그리고, 수분 투과를 방지하고 이동 이온들을 게더링 ( gathering ) 하는 BPSG 절연막으로 제2층간절연막(31)을 3000 ∼ 4000 Å 두께로 형성한다.
그 다음, 전체표면상부에 플라즈마 화학기상증착 ( plasma enhanced chemical vapor deposition, 이하 PECVD 라 함 ) 방법으로 형성되는 TEOS 산화막인제3층간절연막(33)을 10000 ∼ 15000 Å 두께만큼 형성하고 평탄화식각한다.
여기서, 상기 제1,2,3층간절연막(33)의 전체 두께는 4000 ∼ 8000 Å 두께로 형성한 것이다.
그 다음, 상기 제3층간절연막(33) 상부에 제2감광막패턴(35)을 5000 ∼ 8000 Å 두께로 형성한다. 이때, 상기 제2감광막패턴(35)은 금속콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것이다. 이때, 상기 금속 콘택 마스크에 디자인된 콘택홀의 직경은 0.20 ∼ 0.35 ㎛ 정도이다.
도 5를 참조하면, 상기 제2감광막패턴(35)을 마스크로 하여 상기 제3층간절연막(33), 제2층간절연막(31) 및 제1층간절연막(29)을 순차적으로 콘택식각함으로써 상기 반도체기판(11) 상의 활성영역 상측 실리사이드층(27)을 노출시키는 제1콘택홀(37)과 게이트전극 상측의 실리사이드층(27)을 노출시키는 제2콘택홀(39)을 형성한다.
이때, 상기 콘택식각공정은 중간이온밀도 ( middle ion density )를 갖는 식각 장비에서 30 ∼ 100 mTorr 의 압력, 1800 ∼ 2400 와트의 상부전력, 1500 ∼ 2000 와트의 하부전력, 10 ∼ 20 sccm 의 C4F8가스 유량, 5 ∼ 15 sccm 의 O2가스 유량, 300 ∼ 600 sccm 의 Ar 가스 유량으로 실시한 것이다.
그리고, 상기 콘택식각공정은 식각 장비 내부의 캐소드 전극 ( cathode electrode ) 온도를 1 ∼ 20 ℃ 정도 증가시키며 실시하여 식각공정시 실시되는 폴리머(도시안됨)를 식각되는 콘택홀의 측벽보다는 바닥에 증착될 수 있도록 형성함으로써 제1,2,3층간절연막(29,31,33)과 식각장벽층(21)과의 식각선택비 차이를 10 이상으로 증가시켜 상기 식각장벽층(21)인 질화막에서 식각 정지 현상이 발생될 수 있도록 실시한 것이다.
그 다음, 상기 제2감광막패턴(35)을 산소플라즈마를 이용하여 제거하고, 상기 콘택식각공정이 잔류된 폴리머를 제거하기 위하여 아민 계열의 물질로 화학처리한다.
후속공정으로 상기 콘택홀(37,39)을 매립하는 콘택플러그(도시안됨)를 형성하고 그에 접속되는 금속배선(도시안됨)을 형성하여 보더리스 콘택을 형성한다.
이때, 상기 콘택플러그는 텅스텐으로 형성하되, 접합층으로 50 ∼ 150 Å 두께의 티타늄막을 전체표면상부에 형성하고 상기 제1,2콘택홀(37,39)을 매립하여 형성한 것이다.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 보더리스 콘택 형성방법은, 실리사이드층과 층간절연막 사이에 식각장벽층을 형성하는 대신 폴리실리콘으로 게이트전극을 형성하고 측벽에 절연막 스페이서를 형성하는 공정에서 마스크 공정을 추가하여 필드산화막 상에만 식각장벽층을 형성한 다음, 노출된 소오스/드레인 접합영역과 게이트전극 상부에 실리사이드층을 형성함으로써 소자와 금속배선간의 누설전류 발생을 억제하고 식각장벽층으로 사용되는 질화막의 스트레스에 의한 특성 열화를 방지하며 식각장벽층 하부의 버퍼 산화막 형성공정시 이상 산화 문제점을 해결할 수 있는 효과를 제공한다.
Claims (13)
- 반도체기판에 필드산화막을 형성하고 그 상부에 게이트전극을 형성하는 공정과,상기 게이트전극을 포함한 전체표면상부에 버퍼층과 식각장벽층 적층구조를 형성하는 공정과,상기 적층구조 상부에 감광막패턴을 형성하는 공정과,상기 감광막패턴을 마스크로 하는 이방성식각공정으로 상기 게이트전극 측벽과 필드산화막 상부에 상기 적층구조를 남기고 상기 감광막패턴을 제거하는 공정과,상기 적층구조가 제거된 부분에 반도체기판의 활성영역과 게이트전극 상측에 실리사이드층을 형성하는 공정과,전체표면상부에 제1층간절연막, 제2층간절연막 및 제3층간절연막을 형성하는 공정과,금속배선 콘택마스크를 이용한 사진식각공정으로 상기 제3층간절연막, 제2층간절연막 및 제1층간절연막을 식각하여 보더리스 콘택홀을 형성하는 공정을 포함하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 버퍼층은 100 ∼ 200 Å 두께의 산화막으로 형성하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 식각장벽층은 500 ∼ 1000 Å 두께의 질화막으로 형성하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 감광막패턴은 활성영역과 게이트전극 상부만을 노출시키는 노광마스크를 이용한 노광 및 현상공정으로 형성된 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 이방성식각공정은 1000 ∼ 1500 mTorr 의 압력에서 500 ∼ 800 와트의 전력으로 실시하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 이방성식각공정은 30 ∼ 50 sccm 유량의 CHF3, 70 ∼ 100 sccm 유량의 CF4, 800 ∼ 1500 sccm 유량의 Ar 가스를 사용하여 실시하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 실리사이드층은 코발트나 티타늄을 소오스로 하여 형성하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 제1층간절연막은 500 ∼ 1500 Å 두께의 열산화막으로 형성하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 제1층간절연막은 3000 ∼ 4000 Å 두께의 BPSG 절연막으로 형성하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 제2층간절연막은 플라즈마 CVD ( PECVD ) 방법을 이용하여 10000 ∼ 15000 Å 두께의 산화막으로 형성하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 콘택식각공정은 제1,2,3층간절연막과 식각장벽층의 식각선택비 차이를10 이상으로 하는 조건으로 실시하는 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 콘택식각공정은 중간이온밀도 ( middle ion density )를 갖는 식각 장비에서 30 ∼ 100 mTorr 의 압력, 1800 ∼ 2400 와트의 상부전력, 1500 ∼ 2000 와트의 하부전력, 10 ∼ 20 sccm 의 C4F8가스 유량, 5 ∼ 15 sccm 의 O2가스 유량, 300 ∼ 600 sccm 의 Ar 가스 유량으로 실시한 것을 특징으로하는 반도체소자의 보더리스 콘택 형성방법.
- 제 1 항에 있어서,상기 콘택식각공정은 식각 장비 내부의 캐소드 전극 ( cathode electrode ) 온도를 1 ∼ 20 ℃ 정도 증가시키며 실시하는 것을 특징으로하는 반도체소자자의 보더리스 콘택 형성방법.
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