KR100763112B1 - 반도체 소자의 콘택 플러그 형성 방법 - Google Patents

반도체 소자의 콘택 플러그 형성 방법 Download PDF

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Abstract

반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막 상부에 실리콘 리치 산화 질화막과 폴리막을 적층하여 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 이용한 식각 공정으로 상기 절연막에 콘택홀을 형성하는 단계 및 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하기 때문에, 리프팅 현상이 발생하거나 식각 선택비의 차이로 인하여 브릿지 현상이 발생하는 것을 억제할 수 있다.
하드 마스크, 실리콘 리치 산화 질화막, 절연막, 콘택 플러그

Description

반도체 소자의 콘택 플러그 형성 방법{Method of forming contact plug in a flash memory device}
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
201 : 반도체 기판 202 : 식각 방지막
203 : 제1 층간 절연막 204 : 제2 층간 절연막
205 : 실리콘 리치 산화 질화막 206 : 폴리막
207 : 하부 반사 방지막 208 : 포토 레지스트 패턴
209 : 폴리 실리콘층 210 : 콘택 플러그
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 하드 마스크를 실리콘 리치 산화 질화막과 폴리막을 적층하여 형성하는 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.
도 1a 내지 도 1d는 종래 기술에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위해 도시한 단면도이다.
도 1a를 참조하면, 소자 분리막(미도시), 게이트(미도시), 게이트 스페이서(미도시)등 소정의 패턴이 형성된 반도체 기판(101) 상에 식각 방지막(102) 및 제1 층간 절연막(103)을 순차적으로 형성하고 평탄화한다. 이때 식각 방지막(102)은 질화막으로 형성되며 제1 층간 절연막(103)은 HDP 산화막으로 형성할 수 있다.
그리고, 제1 층간 절연막(103) 및 식각 방지막(102)을 식각하여 소오스 콘택홀(도시하지 않음)을 형성하고, 형성된 소오스 콘택홀(도시하지 않음)에 폴리 실리콘등 전도성 물질을 매립한 후, CMP(Chemical Mechanical Polishing) 공정을 통해 소오스 콘택 플러그(미도시)를 형성한다.
이후에, 전체 구조상에 제2 층간 절연막(104), 하드 마스크(105) 및 하부 반사 방지막(Bottom Anti Reflective Coating; 106)을 순차적으로 형성한다. 그리고 하부 반사 방지막(106) 상부에 포토 레지스트 패턴(107)을 형성한다.
이때 하드 마스크(105)는 폴리막 또는 질화막 또는 폴리막과 질화막의 적층막으로 형성할 수 있다. 그런데 하드 마스크(105)를 폴리막으로 형성하는 경우에는 하드 마스크(105)의 두께를 1000Å 이상으로 형성해야 하기 때문에, 후속하는 공정에서 정확한 마스크 얼라인을 위해 키 오픈 공정을 먼저 실시해야 하기 때문에 공정이 증가하는 문제점이 있다.
또한 하드 마스크(105)를 질화막으로 형성하는 경우에는 질화막과 층간 절연 막과의 식각 선택비가 차이(질화막:산화막 = 1:4)가 있기 때문에, 후속하는 CMP 공정 시에 반도체 기판이 불균일한 높이로 형성된다. 따라서 후속하는 공정에서 콘택 플러그 저항을 조절하거나 전도 물질 간의 분리가 어려울 수 있다. 그리고 질화막의 낮은 식각 선택비로 인하여 콘택홀 사이가 과도하게 식각되어 콘택홀이 붕괴되고 인접하는 콘택 플러그가 전기적으로 연결되는 브릿지(bridge)가 발생되는 문제점이 있다. 게다가 질화막은 후속 공정에서 열로 인하여 리프팅(lifting)이 발생되는 문제점이 있다. 이러한 문제점은 하드 마스크(105)를 폴리막과 질화막의 적층막으로 형성할 때에도 동일하게 발생한다.
도 1b를 참조하면, 포토 레지스트 패턴(107)을 식각 마스크로 하부 반사 방지막(106)과 하드 마스크(105)를 식각하여 패터닝한 후, 포토 레지스트 패턴(107)과 하부 반사 방지막(106)을 제거한다. 그리고 패터닝된 하드 마스크(105)를 이용하여 제2 층간 절연막(104) 및 제1 층간 절연막(103)을 순차적으로 식각하며, 이러한 식각 공정은 하부에 형성된 식각 방지막(102)이 노출되면서 종료된다.
도 1c를 참조하면, 노출된 식각 방지막(102)을 제거하여 반도체 기판(101)의 일부가 노출되면서 드레인 콘택홀이 형성된다. 그리고 하드 마스크(105)를 제거한다. 이후에, 도시하지는 않았지만, 드레인 콘택홀을 포함하는 전체구조 상부에 폴리 실리콘층을 형성하고 화학 기계적 연마(CMP) 공정이나 에치백(etch back) 공정을 실시하여 콘택 플러그를 형성한다.
이때, 하드 마스크(105)를 폴리막으로 형성할 때에는, 하드 마스크를 제거하기 전에 얼라인을 위한 키 오픈 마스크(key open mask), 식각, 레지스트 제거, 클 리닝(cleaning)공정을 실시하여야 하고 하드 마스크를 제거한 후에도 클리닝 공정을 실시하여야 하기 때문에 공정이 증가하는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 콘택홀을 형성할 때 사용하는 하드 마스크를 실리콘 리치 산화 질화막(SiON)으로 형성하여 리프팅 현상이 발생하거나 식각 선택비의 상이로 인해 브릿지 현상이 발생하는 것을 억제할 수 있는 반도체 소자의 콘택 플러그 형성 방법을 제공하는데 있다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법은, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막 상부에 실리콘 리치 산화 질화막과 폴리막을 적층하여 하드 마스크를 형성하는 단계와, 상기 하드 마스크를 이용한 식각 공정으로 상기 절연막에 콘택홀을 형성하는 단계 및 상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함한다.
상기 실리콘 리치 산화 질화막은 400Å∼1000Å의 두께로 형성할 수 있다.
상기 폴리막은 500Å∼1000Å의 두께로 형성할 수 있다.
상기 절연막은 제1 절연막과 제2 절연막의 적층 구조로 형성한다.
상기 제1 절연막은 5000Å∼10000Å 두께의 HDP 산화막으로 형성한다.
상기 제2 절연막은 1000Å∼5000Å 두께의 HDP 산화막으로 형성한다.
상기 제2 절연막은 1000Å∼5000Å 두께의 PE-TEOS로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 2g는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성 방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이다.
도 2a에 도시된 바와 같이, 소자 분리막(미도시), 게이트(미도시), 게이트 스페이서(미도시)등 소정의 패턴이 형성된 반도체 기판(201) 상에 식각 방지막(202) 및 제1 층간 절연막(203)을 순차적으로 형성한다. 이때 식각 방지막(202)은 질화막으로 형성하고 제1 층간 절연막(203)은 HDP 산화막을 이용하여 5000Å∼10000Å의 두께로 형성한다.
그리고 제1 층간 절연막(203)과 식각 방지막(202)을 식각하여 소오스 콘택홀(미도시)을 형성한다. 형성된 소오스 콘택홀(미도시)에 폴리 실리콘을 매립한 후, CMP 공정을 통해 소오스 콘택 플러그(미도시)를 형성한다.
이후에, 전체 구조상에 제2 층간 절연막(204), 하드 마스크 및 하부 반사 방지막(207)을 순차적으로 형성한다. 그리고 하부 반사 방지막(207) 상부에 포토 레지스트 패턴(208)을 형성한다. 제2 층간 절연막(204)은 HDP 산화막을 이용하여 1000Å∼5000Å의 두께로 형성하거나 PE-TEOS를 이용하여 1000Å∼5000Å의 두께로 형성할 수 있다.
이때, 상기 하드 마스크는 실리콘 리치 산화 질화막(Si rich SiON; 205)과 폴리막(206)의 적층막으로 형성할 수 있다. 실리콘 리치 산화 질화막은 산화막에 비해 투과성이 높은 장점이 있다. 또한 실리콘 리치 산화 질화막은 질화막과 비교 하여 후속하는 열 공정에 의한 리프팅 현상의 발생이 없다. 또한 실리콘 리치 산화 질화막의 식각 선택비는 산화막과 유사하기 때문에(실리콘 리치 산화 질화막 : 산화막 = 0.7∼0.8 : 1), 질화막으로 하드 마스크를 형성할 때보다 브릿지 현상 방생 등을 억제할 수 있는 장점이 있다.
상기에서, 폴리막(206)은 500Å∼1000Å의 두께로 형성한다. 폴리막(206)을 1000Å를 초과하는 두께로 형성하면 폴리막(206)이 불투과막이 되어 후속하는 얼라인 공정을 위하여 키 오픈 공정 등을 도입해야 하기 때문이다. 또한 실리콘 리치 산화 질화막(205)은 폴리막(206)을 형성하는 두께가 한계가 있으므로 이를 보완할 수 있는 두께로 형성하는데, 바람직하게는 400Å∼1000Å의 두께로 형성할 수 있다.
도 2b를 참조하면, 포토 레지스트 패턴(208)을 식각 마스크로 하부 반사 방지막(207)과 폴리막(206) 및 실리콘 리치 산화 질화막(205)을 식각하여 패터닝한 다.
도 2c를 참조하면, 후속하는 공정으로 인한 변형(deformation)을 방지하기 위하여 포토 레지스트 패턴(208)과 하부 반사 방지막(207)을 제거한다.
도 2d를 참조하면, 패터닝된 폴리막(206) 및 실리콘 리치 산화 질화막(205)을 이용하여 제2 층간 절연막(204) 및 제1 층간 절연막(203)을 순차적으로 식각하여 드레인 콘택홀을 형성한다. 드레인 콘택홀을 형성하는 식각 공정은 하부에 형성된 식각 방지막(202)이 노출되면서 종료된다. 이때 식각 방지막(202)에 구멍이 형 성되는 것을 방지하기 위하여 C4F6, C5F8, C4F8, CH2F2, CO, Ar, O2 등을 하나 또는 두 개 이상 혼합하여 사용하는 식각 공정을 실시하여 질화막에 대한 선택비를 높일 수 있다.
도 2e를 참조하면, 노출된 식각 방지막(202)을 제거하여 반도체 기판(201)의 일부가 노출되면서 드레인 콘택홀이 형성된다. 이때 도면에는 폴리막(206)이 잔여하는 것으로 표시하였지만, 상기 식각 공정으로 인하여 폴리막(206)이 일부 제거되거나 완전히 제거될 수 있다.
도 2f를 참조하면, 드레인 콘택홀을 포함하는 전체 구조 상부에 폴리 실리콘층(209)을 형성하여 드레인 콘택홀을 폴리 실리콘으로 완전히 매립한다.
도 2g를 참조하면, 화학 기계적 연마(CMP) 공정이나 에치백(etch back) 공정으로 제2 층간 절연막(204)의 상부의 폴리 실리콘층(209)을 제거하여 콘택 플러그(210)를 형성한다. 이때 잔류하는 폴리막(206) 및 실리콘 리치 산화 질화막(205)은 함께 제거될 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명에 따른 반도체 소자의 콘택 플러그 형성 방법에 따르면, 콘택홀을 형성할 때 사용하는 하드 마스크를 실리콘 리치 산화 질화막과 폴리막의 적층막으로 형성하기 때문에, 리프팅 현상이 발생하거나 식각 선택비의 차이로 인하여 브릿지 현상이 발생하는 것을 억제할 수 있다.

Claims (7)

  1. 반도체 기판상에 절연막을 형성하는 단계;
    상기 절연막 상부에 실리콘 리치 산화 질화막과 폴리막을 적층하여 하드 마스크를 형성하는 단계;
    상기 하드 마스크를 이용한 식각 공정으로 상기 절연막에 콘택홀을 형성하는 단계;
    상기 콘택홀 내부에 콘택 플러그를 형성하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법.
  2. 제1항에 있어서,
    상기 실리콘 리치 산화 질화막은 400Å∼1000Å의 두께로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  3. 제1항에 있어서,
    상기 폴리막은 500Å∼1000Å의 두께로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  4. 제1항에 있어서,
    상기 절연막은 제1 절연막과 제2 절연막의 적층 구조로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  5. 제4항에 있어서,
    상기 제1 절연막은 5000Å∼10000Å 두께의 HDP 산화막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  6. 제4항에 있어서,
    상기 제2 절연막은 1000Å∼5000Å 두께의 HDP 산화막으로 형성하는 반도체 소자의 콘택 플러그 형성방법.
  7. 제4항에 있어서,
    상기 제2 절연막은 1000Å∼5000Å 두께의 PE-TEOS로 형성하는 반도체 소자의 콘택 플러그 형성방법.
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