KR20000015465A - 실리사이드화된 자기 정렬 콘택 형성 방법 - Google Patents

실리사이드화된 자기 정렬 콘택 형성 방법 Download PDF

Info

Publication number
KR20000015465A
KR20000015465A KR1019980035392A KR19980035392A KR20000015465A KR 20000015465 A KR20000015465 A KR 20000015465A KR 1019980035392 A KR1019980035392 A KR 1019980035392A KR 19980035392 A KR19980035392 A KR 19980035392A KR 20000015465 A KR20000015465 A KR 20000015465A
Authority
KR
South Korea
Prior art keywords
gate
layer
forming
self
silicided
Prior art date
Application number
KR1019980035392A
Other languages
English (en)
Inventor
신유철
Original Assignee
윤종용
삼성전자 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자 주식회사 filed Critical 윤종용
Priority to KR1019980035392A priority Critical patent/KR20000015465A/ko
Publication of KR20000015465A publication Critical patent/KR20000015465A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28097—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being a metallic silicide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

본 발명은 실리사이드화된 자기정렬 콘택(silicided self-aligned contact) 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 산화막, 게이트 폴리, 게이트 마스크층, 그리고 게이트 스페이서를 갖는 게이트 전극층이 형성된다. 이때, 게이트 마스크층과 게이트 스페이서는 상호 등방성 식각 선택비를 갖는 물질로 형성된다. 게이트 폴리의 상부 표면이 노출될 때까지 게이트 마스크층이 선택적으로 제거된다. 살리사이드 공정(salicide process)에 의해 게이트 폴리와 게이트 스페이서 양측의 소오스/드레인 영역 상에 실리사이드막이 형성된다. 반도체 기판 전면에 실리콘 질화막 및 층간절연막이 차례로 증착 된다. 소오스/드레인 영역 상의 실리사이드막의 상부 표면이 노출될 때까지 층간절연막 및 실리콘 질화막이 차례로 부분적으로 식각 되어 자기정렬 콘택홀이 형성된다. 이와 같은 반도체 장치의 제조 방법에 의해서, 게이트 마스크층과 게이트 스페이서를 상호 등방성 식각 선택비가 우수한 물질로 형성함으로써, 살리사이드 공정을 위해 게이트 폴리를 노출시키기 위한 추가적인 포토 공정을 배제할 수 있고, 연속적으로 자기정렬 콘택을 형성할 수 있다.

Description

실리사이드화된 자기정렬 콘택 형성 방법(A METHOD OF FORMING SILICIDED SELF-ALIGNED CONTACT)
(산업상의 이용분야)
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로는 추가적인 포토(photo) 공정 없이 실리사이드화된(silicided) 게이트 및 소오스/드레인을 형성하고, 연속적으로 자기정렬 콘택을 형성하는 반도체 장치의 제조 방법에 관한 것이다.
(종래기술 및 그의 문제점)
현재 반도체 장치의 고집적화는 포토리소그라피(photolithography) 공정 개발 뿐아니라, 사용되는 물질의 전기적 특성의 향상도 요구되고 있다. 반도체 장치의 필수적인 구성 요소인 모오스 트랜지스터(MOS transistor)의 게이트 물질(gate material) 또한 이러한 요구로 인해 저항이 작은 물질로 대체가 필요하게 되었다.
따라서, 기존의 폴리사이드 게이트(polycide gate) 트랜지스터에서 텅스텐 살리사이드(W-salicide) 또는 코발트 살리사이드(Co-salicide) 등의 살리사이드 게이트 트랜지스터(salicide gate transistor)가 개발 중에 있다. 여기서, 폴리사이드라 함은 게이트 폴리 상의 실리사이드를 가리키고, 살리사이드라 함은 금속과 접촉된 실리콘 또는 폴리실리콘 상에만 선택적으로 실리사이드가 형성되는 자기 정렬된 실리사이드(self-aligned silicide)를 가리킨다.
상기 살리사이드 게이트를 형성하려면 폴리실리콘이 반도체 기판의 표면에 드러난 상태에서 수행해야 한다. 그러나, 후속 공정으로 실리콘 질화막(Si3N4) 등을 블로킹층(blocking layer)으로 사용하는 자기정렬 콘택 공정을 수행하려면 결국, 게이트 상부의 블로킹층을 제거하는 추가의 포토 공정이 필요하게 된다.
본 발명은 상술한 제반 문제점을 해결하기 위해 제안된 것으로서, 게이트 폴리를 노출시키기 위한 추가의 포토 공정 없이 게이트 및 소오스/드레인을 실리사이드화 할 수 있고, 이어서 자기정렬 콘택 형성 공정을 수행할 수 있는 실리사이드화된 자기정렬 콘택 형성 방법을 제공함에 그 목적이 있다.
도 1 내지 도 5는 본 발명의 실시예에 따른 실리사이드화된 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 반도체 기판 102 : 트렌치 격리
104 : 게이트 산화막 105 : 게이트 폴리
106 : 게이트 마스크층 107 : 반사 방지막
108, 120 : 포토레지스트 패턴 110 : 게이트 스페이서
112 : 게이트 전극층 114a : 실리사이드막(폴리사이드막)
114b : 실리사이드막 116 : 실리콘 질화막
118 : 층간절연막 122 : 콘택홀
(구성)
상술한 목적을 달성하기 위한 본 발명에 의하면, 실리사이드화된 자기정렬 콘택 형성 방법은, 반도체 기판(100)과, 반도체 기판(100) 상에 게이트 절연막(104), 게이트 도전막(105), 그리고 게이트 마스크층(gate mask layer)(106)이 차례로 증착(deposition) 및 패터닝(patterning)되어 형성된 게이트 구조물(gate structure)과, 이 게이트 구조물의 양측벽에 형성된 게이트 스페이서(gate spacer)(110)를 갖는 반도체 장치의 실리사이드화된 자기정렬 콘택(silicided self-aligned contact) 형성 방법에 있어서, 상기 게이트 마스크층(106)과 게이트 스페이서(110)는 상호 식각 선택비(etch selectivity)를 갖는 물질로 형성되고, 상기 게이트 도전막(105)의 상부 표면이 노출될 때까지 게이트 마스크층(106)을 상기 게이트 스페이서(110)에 대해 선택적으로 제거하는 단계; 살리사이드 공정(SALICIDE process)으로 상기 게이트 도전막(105) 상에 실리사이드막(114a)을 형성하는 단계; 실리사이드막(114a)을 포함하여 반도체 기판(100) 전면에 게이트 스페이서(110)와 식각 선택비를 갖는 물질층(116), 그리고 층간절연막(118)을 차례로 증착 하는 단계; 게이트 스페이서(110) 양측의 반도체 기판(100)의 상부 표면의 일부가 노출될 때까지 층간절연막(118) 및 물질층(116)을 차례로 부분적으로 식각 하여 콘택홀(122)을 형성하는 단계를 포함한다.
이 방법의 바람직한 실시예에 있어서, 상기 게이트 마스크층(106) 제거 공정은, 등방성 식각(anisotropic etch) 공정으로 수행된다.
이 방법의 바람직한 실시예에 있어서, 상기 콘택홀(122) 형성 공정은, 상기 층간절연막(118) 상에 콘택홀 형성 마스크(120)를 형성하는 단계; 상기 마스크(120)를 사용하여 상기 물질층(116)을 식각 정지층으로 사용하여 층간절연막(118)을 식각 하는 단계; 및 상기 물질층(116)을 식각 하는 단계를 포함한다.
(작용)
도 5를 참조하면, 본 발명의 실시예에 따른 신규한 실리사이드화된 자기정렬 콘택 형성 방법은, 게이트 폴리의 상부 표면이 노출될 때까지 게이트 마스크층이 등방성 식각 공정으로 선택적으로 제거된 후, 살리사이드 공정(SALICIDE process; self-aligned silicide process)이 수행된다. 게이트 스페이서 양측의 실리사이드막의 상부 표면이 노출될 때까지 층간절연막 및 실리콘 질화막이 차례로 식각 되어 자기정렬 콘택홀이 형성된다. 이와 같이, 게이트 마스크층과 게이트 스페이서를 상호 등방성 식각 선택비가 우수한 물질로 형성함으로써, 살리사이드 공정을 위해 게이트 폴리를 노출시키기 위한 추가적인 포토 공정을 배제할 수 있고, 연속적으로 자기정렬 콘택을 형성할 수 있다.
(실시예)
이하, 도 1 내지 도 5를 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1 내지 도 5는 본 발명의 실시예에 따른 실리사이드화된 자기정렬 콘택 형성 방법의 공정들을 순차적으로 보여주는 흐름도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 실리사이드화된 자기정렬 콘택 형성 방법은 먼저, 반도체 기판(100) 상에 활성 영역과 비활성 영역을 정의하기 위해 소자격리막 여기서는, 트렌치 격리(trench isolation)(102)를 형성한다. 상기 반도체 기판(100) 상에 게이트 산화막(104), 게이트 도전막인 게이트 폴리(105), 게이트 마스크층(106), 그리고 반사 방지막(anti-reflective layer)(107)이 차례로 형성된다. 상기 게이트 마스크층(106)은 산화막과 식각 선택비(etch selectivity)가 우수한 물질 예를 들어, 우수한 등방성(anisotropic) 식각 선택비를 갖는 실리콘 질화막으로 형성된다. 상기 반사 방지막(107)은 공정에 따라 형성되지 않을 수 있다.
게이트 전극 마스크를 사용하여 상기 반사 방지막(107) 상에 게이트 전극을 형성하기 위한 포토레지스트 패턴(108)이 형성된다.
도 2에 있어서, 상기 포토레지스트 패턴(108)을 마스크로 사용하여 상기 반사 방지막(107)에서부터 게이트 산화막(104)까지 차례로 식각된 후, 반도체 기판(100) 전면에 게이트 스페이서용 절연층이 증착 된다. 이 절연층은 상기 게이트 마스크층(106)과 등방성 식각 선택비를 갖는 물질 즉, 산화막으로 형성된다. 상기 절연층이 전면 식각 공정에 의해 식각 되어 게이트 스페이서(110)가 형성된다. 이로써, 게이트 전극층(112)이 형성된다.
다음, 살리사이드 공정(SALICIDE process)을 위해 상기 게이트 폴리(105)의 상부 표면이 노출될 때까지 상기 반사 방지막(107)과 게이트 마스크층(106)이 등방성 식각 공정으로 식각 된다. 이때, 상기 게이트 스페이서(110)는 상기 게이트 마스크층(106)과 식각 선택비를 갖기 때문에 도 3에서와 같이, 게이트 폴리(105)가 게이트 스페이서(110)에 대해 리세스(recess)된 형태가 된다. 상기 게이트 폴리(105) 및 게이트 전극층(112) 양측의 소오스/드레인 영역의 반도체 기판(100) 상에 각각 폴리사이드막(114a) 및 실리사이드막(114b)이 형성된다. 좀 더 구체적으로, 상기 그 상부 표면이 노출된 게이트 폴리(105)를 포함하여 반도체 기판(100) 전면에 실리사이드 금속 예를 들어, 코발트(Co) 또는 텅스텐(W) 등의 금속이 증착된 후, 열처리 공정이 수행된다. 이로써, 상기 폴리사이드막(114a) 및 실리사이드막(114b)이 각각 형성된다.
도 4를 참조하면, 반도체 기판(100) 전면에 자기정렬 콘택 형성시 블로킹층으로 작용하는 물질층 즉, 후속 층간절연막(118)과 식각 선택비를 갖는 물질층 예를 들어, 실리콘 질화막(116)이 증착 된다. 상기 실리콘 질화막(116) 상에 평탄한 상부 표면을 갖는 층간절연막(118)이 형성된다. 즉, 상기 실리콘 질화막(116) 상에 상기 층간절연막(118)이 증착된 후, 그 상부 표면이 CMP(chemical mechanical polishing) 공정 등으로 평탄화 식각 된다.
마지막으로, 상기 층간절연막(118) 상에 자기정렬 콘택을 형성하기 위한 포토레지스트 패턴(120)이 형성된다. 상기 포토레지스트 패턴(120)을 마스크로 사용하여 상기 실리사이드막(114b)의 상부 표면이 노출될 때까지 상기 층간절연막(118) 및 실리콘 질화막(116)이 차례로 식각 된다. 그 결과, 도 5에 도시된 바와 같이, 자기정렬 콘택홀(122)이 형성된다.
상기 콘택홀(122) 형성 공정은 먼저, 상기 실리콘 질화막(116)을 식각 정지층으로 사용하여 상기 층간절연막(118)이 식각 된다. 이어서, 상기 실리사이드막(114b)의 상부 표면이 노출될 때까지 상기 실리콘 질화막(116)이 식각 된다.
후속 공정으로, 상기 포토레지스트 패턴(120)이 제거되면 폴리사이드 게이트 및 실리사이드 소오스/드레인을 갖는 자기정렬 콘택 구조가 완성된다.
본 발명은 게이트 마스크층과 게이트 스페이서를 상호 등방성 식각 선택비가 우수한 물질로 형성함으로써, 살리사이드 공정을 위해 게이트 폴리를 노출시키기 위한 추가적인 포토 공정을 배제할 수 있고, 연속적으로 자기정렬 콘택을 형성할 수 있는 효과가 있다.

Claims (5)

  1. 반도체 기판(100)과, 반도체 기판(100) 상에 게이트 절연막(104), 게이트 도전막(105), 그리고 게이트 마스크층(gate mask layer)(106)이 차례로 증착(deposition) 및 패터닝(patterning)되어 형성된 게이트 구조물(gate structure)과, 이 게이트 구조물의 양측벽에 형성된 게이트 스페이서(gate spacer)(110)를 갖는 반도체 장치의 실리사이드화된 자기정렬 콘택(silicided self-aligned contact) 형성 방법에 있어서,
    상기 게이트 마스크층(106)과 게이트 스페이서(110)는 상호 식각 선택비(etch selectivity)를 갖는 물질로 형성되고,
    상기 게이트 도전막(105)의 상부 표면이 노출될 때까지 게이트 마스크층(106)을 상기 게이트 스페이서(110)에 대해 선택적으로 제거하는 단계;
    살리사이드 공정(SALICIDE process)으로 상기 게이트 도전막(105) 상에 실리사이드막(114a)을 형성하는 단계;
    실리사이드막(114a)을 포함하여 반도체 기판(100) 전면에 게이트 스페이서(110)와 식각 선택비를 갖는 물질층(116), 그리고 층간절연막(118)을 차례로 증착 하는 단계;
    게이트 스페이서(110) 양측의 반도체 기판(100)의 상부 표면의 일부가 노출될 때까지 층간절연막(118) 및 물질층(116)을 차례로 부분적으로 식각 하여 콘택홀(122)을 형성하는 단계를 포함하는 실리사이드화된 자기정렬 콘택 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 마스크층(106) 및 물질층(116)은 각각 질화막으로 형성되고, 상기 게이트 스페이서(110) 및 층간절연막(118)은 산화막으로 형성되는 실리사이드화된 자기정렬 콘택 형성 방법.
  3. 제 1 항에 있어서,
    상기 게이트 마스크층(106) 제거 공정은, 등방성 식각(anisotropic etch) 공정으로 수행되는 실리사이드화된 자기정렬 콘택 형성 방법.
  4. 제 1 항에 있어서,
    상기 콘택홀(122) 형성 공정은, 상기 층간절연막(118) 상에 콘택홀 형성 마스크(120)를 형성하는 단계;
    상기 마스크(120)를 사용하여 상기 물질층(116)을 식각 정지층으로 사용하여 층간절연막(118)을 식각 하는 단계; 및
    상기 물질층(116)을 식각 하는 단계를 포함하는 실리사이드화된 자기정렬 콘택 형성 방법.
  5. 제 1 항에 있어서,
    상기 살리사이드 공정에 의해 상기 게이트 도전막(105) 상의 실리사이드막(114a)과 함께 게이트 스페이서(110) 양측의 반도체 기판(100) 상에 실리사이드막(114b)이 동시에 형성되는 실리사이드화된 자기정렬 콘택 형성 방법.
KR1019980035392A 1998-08-29 1998-08-29 실리사이드화된 자기 정렬 콘택 형성 방법 KR20000015465A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019980035392A KR20000015465A (ko) 1998-08-29 1998-08-29 실리사이드화된 자기 정렬 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019980035392A KR20000015465A (ko) 1998-08-29 1998-08-29 실리사이드화된 자기 정렬 콘택 형성 방법

Publications (1)

Publication Number Publication Date
KR20000015465A true KR20000015465A (ko) 2000-03-15

Family

ID=19548840

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980035392A KR20000015465A (ko) 1998-08-29 1998-08-29 실리사이드화된 자기 정렬 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR20000015465A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763112B1 (ko) * 2006-09-29 2007-10-04 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR20120050624A (ko) * 2010-11-11 2012-05-21 삼성전자주식회사 반도체 소자의 제조 방법
US8563383B2 (en) 2010-11-11 2013-10-22 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100763112B1 (ko) * 2006-09-29 2007-10-04 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 형성 방법
KR20120050624A (ko) * 2010-11-11 2012-05-21 삼성전자주식회사 반도체 소자의 제조 방법
US8563383B2 (en) 2010-11-11 2013-10-22 Samsung Electronics Co., Ltd. Method of manufacturing a semiconductor device
US8691693B2 (en) 2010-11-11 2014-04-08 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor device

Similar Documents

Publication Publication Date Title
US6218710B1 (en) Method to ensure isolation between source-drain and gate electrode using self aligned silicidation
KR100249159B1 (ko) 반도체 소자의 제조방법
US6162691A (en) Method for forming a MOSFET with raised source and drain, saliciding, and removing upper portion of gate spacers if bridging occurs
US6509264B1 (en) Method to form self-aligned silicide with reduced sheet resistance
KR100471526B1 (ko) 반도체 장치의 제조방법
KR20090083654A (ko) 금속 실리사이드를 포함하는 트랜지스터 및 그 제조 방법,이를 이용한 반도체 소자 제조 방법.
KR20000015465A (ko) 실리사이드화된 자기 정렬 콘택 형성 방법
JPH11220122A (ja) 半導体装置の製造方法
KR100365755B1 (ko) 반도체 소자의 제조 방법
KR100444720B1 (ko) 반도체소자의 살리사이드막 제조방법
KR100356472B1 (ko) 반도체 소자의 제조 방법
KR100215836B1 (ko) 반도체 소자의 제조방법
KR100400780B1 (ko) 반도체 소자의 제조 방법
KR100247811B1 (ko) 반도체장치의 제조방법
KR100497194B1 (ko) 반도체 소자의 게이트 및 실리사이드 형성 방법
JP4308341B2 (ja) 半導体装置及びその製造方法
KR100474744B1 (ko) 반도체 소자의 게이트 스페이서 형성 방법
KR100339422B1 (ko) 반도체 소자의 제조 방법
KR100628218B1 (ko) 반도체 소자의 제조방법
KR100487629B1 (ko) 반도체 소자의 살리사이드막을 갖는 게이트 형성방법
KR100244261B1 (ko) 반도체 소자의 플러그 제조방법
KR100298463B1 (ko) 반도체 소자 및 그의 제조방법
KR20010038087A (ko) 반도체 소자의 제조방법
JPH10125915A (ja) 半導体装置及びその製造方法
KR20030026538A (ko) 반도체 장치의 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination