KR100444720B1 - 반도체소자의 살리사이드막 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 살리사이드막 제조방법에 관한 것으로, 특히 반도체 기판에 게이트 도전막을 형성하고 그 위에 제 1금속막을 증착하고 어닐링 공정을 실시하여 제 1살리사이드막을 형성하고, 제 1살리사이드막과 게이트 도전막을 패터닝하여 게이트 전극을 형성하고, 게이트 전극 측벽에 스페이서를 형성하고, 게이트 전극 및 스페이서를 마스크로 삼아 기판내에 이온 주입하여 소오스/드레인 접합을 형성하고, 반도체 기판 전면에 제 2금속막을 증착하고 어닐링 공정을 실시하여 게이트 전극 및 소오스/드레인 접합 표면에 제 2살리사이드막을 형성한 후에, 살리사이드화되지 않은 금속막을 제거한다. 그러므로, 본 발명은 미세한 선폭을 갖는 게이트 전극에 살리사이드막을 1차로 형성한 후에 다시 게이트 전극 및 소오스/드레인 접합에 살리사이드막을 2차로 형성함으로써 미세화된 소자에도 양질의 살리사이드막을 형성할 수 있어 게이트 전극 및 소오스/드레인 접합의 전기 저항을 낮출 수 있다.
Description
본 발명은 반도체 제조방법에 관한 것으로서, 특히 반도체소자의 살리사이드막 제조방법에 관한 것이다.
일반적으로 금속 살리사이드는 낮은 저항, 높은 열적 안정성, 현 실리콘 공정과의 적용 등이 용이하여 VLSI 배선 공정에 활발히 적용되고 있다. 더욱이, 게이트 전극 또는 소오스/드레인 접합 표면에 형성되는 살리사이드막은 각각 게이트 전극의 비저항과 소오스/ 드레인의 접촉저항을 낮출 수 있기 때문에 배선 저항을 크게 낮출 수 있는 이점이 있다. 대개 살리사이드의 물질로서 실리콘과 반응하는 희토류 금속을 이용하는데, 예를 들어 텅스텐 살리사이드(WSi2), 티타늄 살리사이드(TiSi2), 코발트 살리사이드(CoSi2) 등이 있다.
그런데, 게이트 전극의 측벽에 있는 스페이서 절연막에 의해 게이트 전극 및 소오스/드레인 접합 표면에 살리사이드막이 동시에 형성되는 것을 살리사이드(salicide: self-aligned silicide) 공정이라 하는데, 그 제조 공정은 다음과 같다.
도 1a 내지 도 1g는 종래 기술에 의한 반도체소자의 살리사이드막 제조 공정을 나타낸 공정 순서도이다.
우선, 반도체기판으로서 실리콘 기판(10)에 소자분리 및 웰 공정을 진행한 후에 기판 전면에 게이트산화막(미도시함)을 형성한다. 도 1a에 도시된 바와 같이, 게이트산화막 위에 게이트 도전막(12)으로서 도프트 폴리실리콘을 증착한다.
그리고 도 1b에 도시된 바와 같이, 게이트 도전막(12) 상부에 게이트 전극 영역을 정의하는 포토레지스트 패턴(14)을 형성한다.
그 다음 도 1c에 도시된 바와 같이, 건식 식각 공정으로 포토레지스트 패턴(14)에 맞추어 게이트 도전막(12)을 식각하여 게이트 전극(12a)을 형성한 후에포토레지스트 패턴(14)을 제거한다.
이어서 도 1d에 도시된 바와 같이, 기판 전면에 절연막(16)으로서 실리콘질화막을 증착하고 전면 식각(etch back)하여 게이트 전극(12a) 측벽에 스페이서(16')를 형성한다.
그리고 도 1e에 도시된 바와 같이, 결과물 전면에 n형 또는 p형 불순물을 고농도로 이온 주입하여 실리콘 기판(10)내에 소오스/드레인 접합(18)을 형성한다.
그 다음 도 1f에 도시된 바와 같이, 결과물 전면에 살리사이드용 금속(20)으로서, 티타늄(Ti)을 증착하고 어닐링(annealing) 공정을 실시한다. 그러면 도 1g에 도시된 바와 같이, 스페이서(16')를 제외하고 게이트 전극(12a) 및 소오스/드레인 접합(18)의 실리콘 표면과 티타늄(Ti)이 살리사이드 반응을 하여 티타늄 살리사이드막(TiSi)(22)이 형성된다. 그리고 세정 공정을 실시하여 살리사이드화되지 않은 티타늄을 제거함으로써 종래 살리사이드 공정이 완료된다.
그런데, 종래 기술에 의한 살리사이드막 제조 방법은 소자의 미세화에 의해 게이트 전극의 선폭이 줄어들 경우 게이트 전극 표면에서 살리사이드막의 형성이 어렵고 금속 응집(agglomeration)이 일어나 양질의 살리사이드막을 얻을 수 없었다. 이를 해결하기 위해 게이트 전극을 전면 식각해서 게이트 전극의 노출 표면을 크게하거나 살리사이드 금속 물질을 티타늄 대신에 코발트를 사용하였다.
하지만, 과도한 전면 식각은 게이트 전극의 전기적인 특성을 열화시킬 수 있으며 살리사이드 금속 물질로 코발트를 사용할 경우 코발트를 증착하기전에 세정 작업에 주위를 요하는 단점이 있었다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여 게이트 전극에 살리사이드막을 1차로 형성한 후에 소오스/드레인 접합에 살리사이드막을 2차로 형성함으로써 미세화된 소자에도 양질의 살리사이드막을 형성할 수 있는 반도체소자의 살리사이드막 제조방법을 제공하고자 한다.
이러한 목적을 달성하기 위하여 본 발명은 게이트 전극 및 소오스/드레인 접합 표면에 각각 살리사이드막을 갖는 트랜지스터의 제조 방법에 있어서, 반도체 기판에 게이트 도전막을 형성하고 그 위에 제 1금속막을 증착하고 어닐링 공정을 실시하여 제 1살리사이드막을 형성하는 단계와, 제 1살리사이드막과 게이트 도전막을 패터닝하여 게이트 전극을 형성하는 단계와, 게이트 전극 측벽에 스페이서를 형성하는 단계와, 게이트 전극 및 스페이서를 마스크로 삼아 기판내에 이온 주입하여 소오스/드레인 접합을 형성하는 단계와, 반도체 기판 전면에 제 2금속막을 증착하고 어닐링 공정을 실시하여 게이트 전극 및 소오스/드레인 접합 표면에 제 2살리사이드막을 형성한 후에, 살리사이드화되지 않은 금속막을 제거한다.
도 1a 내지 도 1g는 종래 기술에 의한 반도체소자의 살리사이드막 제조 공정을 나타낸 공정 순서도,
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 살리사이드막 제조 공정을 나타낸 공정 순서도.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 반도체 기판 102 : 게이트 도전막
104 : 제 1금속층 106 : 포토레지스트 패턴
108 : 실리콘 질화막 110 : 소오스/드레인 접합
112 : 제 2 금속막
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 살리사이드막 제조 공정을 나타낸 공정 순서도이다.
우선, 반도체기판으로서 실리콘 기판(100)에 소자분리 및 웰 공정을 진행한 후에 기판 전면에 게이트산화막(미도시함)을 형성한다. 그리고 도 2a에 도시된 바와 같이, 게이트산화막 위에 게이트 도전막(102)으로서 도프트 폴리실리콘을 증착한다. 그 위에 그 위에 살리사이드용 제 1금속막(104)으로서 코발트를 형성한다.
도 2b에 도시된 바와 같이, 어닐링 공정을 실시하여 제 1금속막(104)과 실리콘이 살리사이드 반응하여 제 1살리사이드막(104')을 형성한다. 이에 따라, 본 발명은 고집적화 기술에 따라 게이트 전극의 선폭이 축소될지라도 미리 게이트 도전막 상부 전면에 살리사이드막을 형성함으로써 좁은 면적에서 일어나는 금속 응집 현상을 방지할 수 있다. 제 1살리사이드막(104') 상부에 게이트 전극 영역을 정의하는 포토레지스트 패턴(106)을 형성한다.
그 다음 도 2c에 도시된 바와 같이, 건식 식각 공정으로 포토레지스트 패턴(106)에 맞추어 제 1살리사이드막(104') 및 게이트 도전막(102)을 식각하여 게이트 전극(102a)을 형성한 후에 포토레지스트 패턴(106)을 제거한다. 그리고 기판 전면에 절연막으로서 실리콘질화막(108)을 증착한다.
이어서 도 2d에 도시된 바와 같이, 전면 식각 공정으로 실리콘질화막(108)을 식각 해서 게이트 전극(102a) 측벽에 스페이서(108a)를 형성한다. 그리고 결과물 전면에 n형 또는 p형 불순물을 고농도로 이온 주입하여 실리콘 기판(100)내에 소오스/드레인 접합(110)을 형성한다.
여기서, 게이트 전극(102a) 측벽에 형성된 스페이서(108a)는 산화막 또는 질화막 중 어느 하나이거나 산화막과 질화막이 순차적으로 형성된다.
계속해서 도 2e에 도시된 바와 같이, 결과물 전면에 살리사이드용 제 2금속막(112)으로서, 티타늄(Ti)을 증착한다. 이때, 제 2금속막(112)은 제 1금속막(104), 예를 들어 코발트와 동일할 수 있거나 다른 살리사이드용 금속 물질로 대체할 수도 있다.
그리고나서 도 2f에 도시된 바와 같이, 어닐링 공정을 실시한다. 이에 따라, 소오스/드레인 접합(110)의 실리콘 표면과 티타늄(Ti)이 살리사이드 반응을 하여 티타늄 살리사이드막(TiSi)인 제 2살리사이드막(112')이 형성되며 이와 동시에, 게이트 전극(102a) 상부인 제 1살리사이드막(104')에도 제 2살리사이드막(112')이 형성된다. 그리고 세정 공정을 실시하여 살리사이드화되지 않은 티타늄을 제거함으로써 본 발명의 살리사이드 공정을 완료한다.
한편, 본 실시예는 제 1살리사이드막(104')과 제 2살리사이드막(112')을 티타늄 살리사이드(TiSi)로 한정하였지만, 이들 살리사이드막은 당업자에 의해 변경이 가능하다. 바람직하게는 제 1살리사이드막(104') 및 제 2살리사이드막(112')은 TiSi, CoSi, PtSi, NiSi 중에서 어느 하나로 한다.
그리고, 제 1살리사이드막(104') 및 제 2살리사이드막(112')은 동일한 어닐링 조건에서 진행될 수 있으나, 제 1살리사이드막(104')의 어닐링은 저온에서 진행하고 제 2살리사이드막(112')의 어닐링은 고온에서 진행할 수도 있다. 이때, 저온 어닐링에 의해 불완전한 상구조를 갖는 제 1살리사이드막(104')은 이후 제 2살리사이드막(112')을 위한 고온 어닐링 공정에 의해 안정된 상태로 상변이한다.
이상 설명한 바와 같이, 본 발명은 미세한 선폭을 갖는 게이트 전극에 살리사이드막을 1차로 형성한 후에 다시 게이트 전극 및 소오스/드레인 접합에 살리사이드막을 2차로 형성함으로써 미세화된 소자에도 양질의 살리사이드막을 형성할 수 있어 게이트 전극 및 소오스/드레인 접합의 전기 저항을 낮출 수 있다.
따라서, 본 발명은 게이트 전극의 표면적을 늘리기 위한 과도한 식각 공정을 생략할 수 있고 게이트 전극 및 소오스/드레인 접합 영역에 형성되는 각각의 살리사이드막의 종류를 소자 특성에 맞추어 다르게 제조할 수도 있다.
한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.
Claims (6)
- 게이트 전극 및 소오스/드레인 접합 표면에 각각 살리사이드막을 갖는 트랜지스터의 제조 방법에 있어서,반도체 기판에 게이트 도전막을 형성하고 그 위에 제 1금속막을 증착하고 어닐링 공정을 실시하여 제 1살리사이드막을 형성하는 단계;상기 제 1살리사이드막과 게이트 도전막을 패터닝하여 게이트 전극을 형성하는 단계;상기 게이트 전극 측벽에 스페이서를 형성하는 단계;상기 게이트 전극 및 스페이서를 마스크로 삼아 기판내에 이온 주입하여 소오스/드레인 접합을 형성하는 단계; 및상기 반도체 기판 전면에 제 2금속막을 증착하고 어닐링 공정을 실시하여 상기 게이트 전극 및 소오스/드레인 접합 표면에 제 2살리사이드막을 형성한 후에, 살리사이드화되지 않은 금속막을 제거하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체소자의 살리사이드막 제조방법.
- 제 1 항에 있어서, 상기 제 1금속막과 제 2금속막은 동일한 살리사이드용 금속 또는 서로 다른 금속으로 이루어진 것을 특징으로 하는 반도체소자의 살리사이드막 제조방법.
- 제 1 항에 있어서, 상기 제 1살리사이드막과 제 2살리사이드막은 TiSi, CoSi, PtSi, NiSi 중에서 어느 하나인 것 이루어진 것을 특징으로 하는 반도체소자의 살리사이드막 제조방법.
- 제 1 항에 있어서, 상기 제 1살리사이드막과 제 2살리사이드막은 어닐링 온도 및 시간이 동일한 조건에서 형성된 것을 특징으로 하는 반도체소자의 살리사이드막 제조방법.
- 제 1 항에 있어서, 상기 제 1살리사이드막의 어닐링은 저온에서 진행하고 제 2살리사이드막의 어닐링은 고온에서 진행하는 것을 특징으로 하는 반도체소자의 살리사이드막 제조방법.
- 제 1 항에 있어서, 상기 스페이서는, 산화막 또는 질화막 중 어느 하나이거나 산화막과 질화막이 순차적으로 형성된 것을 특징으로 하는 반조체소자의 살리사이드막 제조방법
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100444720B1 (ko) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254536A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
| JPH1065171A (ja) * | 1996-06-25 | 1998-03-06 | Hyundai Electron Ind Co Ltd | モストランジスタの製造方法 |
| US6140232A (en) * | 1999-08-31 | 2000-10-31 | United Microelectronics Corp. | Method for reducing silicide resistance |
-
2001
- 2001-12-20 KR KR10-2001-0081501A patent/KR100444720B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0254536A (ja) * | 1988-08-19 | 1990-02-23 | Fuji Xerox Co Ltd | 半導体装置及びその製造方法 |
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| US6140232A (en) * | 1999-08-31 | 2000-10-31 | United Microelectronics Corp. | Method for reducing silicide resistance |
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| Publication number | Publication date |
|---|---|
| KR20030052271A (ko) | 2003-06-27 |
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