JP3468782B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳ型電界効果トラ
ンジスタ（ＦＥＴ）において、ＳＡＬＩＣＩＤＥ（Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）法を用いる
半導体装置の製造方法に関する。
ンジスタ（ＦＥＴ）において、ＳＡＬＩＣＩＤＥ（Ｓｅ
ｌｆ−Ａｌｉｇｎｅｄ Ｓｉｌｉｃｉｄｅ）法を用いる
半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＳＩの高集積化に伴ない、回路の高速
動作の律速要因としてのゲートＲＣ遅延が問題になって
おり、それを抑えるためにゲート電極の低抵抗化は必須
の課題となっている。また、回路を構成するＭＯＳＦＥ
Ｔが微細になるに伴い、ソース、ドレインの寄生抵抗が
増大し、ＭＯＳＦＥＴの電流駆動力を制限する要因とし
て問題となる。すなわち、ソース、ドレインの接合が浅
くなり、コンタクト径が小さくなるに伴い、シート抵抗
や、コンタクト抵抗が許容要領以上に増大するためであ
る。
動作の律速要因としてのゲートＲＣ遅延が問題になって
おり、それを抑えるためにゲート電極の低抵抗化は必須
の課題となっている。また、回路を構成するＭＯＳＦＥ
Ｔが微細になるに伴い、ソース、ドレインの寄生抵抗が
増大し、ＭＯＳＦＥＴの電流駆動力を制限する要因とし
て問題となる。すなわち、ソース、ドレインの接合が浅
くなり、コンタクト径が小さくなるに伴い、シート抵抗
や、コンタクト抵抗が許容要領以上に増大するためであ
る。
【０００３】それらを解決する方法として、ＭＯＳＦＥ
Ｔのソース、ドレイン及びゲート上に自己整合的に金属
珪化物を形成する方法（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓ
ｉｌｉｃｉｄｅ＝ＳＡＬＩＣＩＤＥ）が用いられる。こ
の方法は、シリコン基板上の全面に堆積した金属をシリ
コンと熱反応させることにより、ソース、ドレイン及び
ゲート表面に低抵抗の層を自己整合的に形成し、シート
抵抗を下げると共に、ソース、ドレイン全面が金属／Ｓ
ｉの接触面になるため、実質的なコンタクト面積を広
げ、コンタクト抵抗を下げる効果がある。
Ｔのソース、ドレイン及びゲート上に自己整合的に金属
珪化物を形成する方法（Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｓ
ｉｌｉｃｉｄｅ＝ＳＡＬＩＣＩＤＥ）が用いられる。こ
の方法は、シリコン基板上の全面に堆積した金属をシリ
コンと熱反応させることにより、ソース、ドレイン及び
ゲート表面に低抵抗の層を自己整合的に形成し、シート
抵抗を下げると共に、ソース、ドレイン全面が金属／Ｓ
ｉの接触面になるため、実質的なコンタクト面積を広
げ、コンタクト抵抗を下げる効果がある。
【０００４】以下、ＳＡＬＩＣＩＤＥ法を適用した場合
の典型的なＭＯＳＦＥＴの製造工程を図に沿って説明す
る。
の典型的なＭＯＳＦＥＴの製造工程を図に沿って説明す
る。
【０００５】図５（Ａ）は、フィールド酸化膜１１３に
よって素子分離を形成し、チャネルのイオン注入を行
い、ゲート酸化膜１０３を形成した後に多結晶シリコン
１０７を基板全面に堆積し、気相からのリンの拡散など
を用いて多結晶シリコン１０７中に導電性の不純物を導
入した状態を示す。次に、図５（Ｂ）に示す如く、フォ
トリソグラフィー技術を用いてレジスト１２５を所望の
形に形成し、図５（Ｃ）に示すようにレジストをマスク
として多結晶シリコンを異方性エッチングすることによ
り、ゲート電極を形成する。次に、レジストを除去し、
図５（Ｄ）に示す如く、熱酸化によってゲート及び基板
表面に薄い酸化膜１２６を形成する。この酸化はゲート
端部を若干酸化することによりゲート端部への電界集中
を緩和し、素子の信頼性を高める意味を持つが、そのほ
かにも、イオン注入の際のマスクとなるレジストからの
有機物汚染やその他重金属汚染等を防ぐ意味も兼ねる。
この酸化膜の厚さは基板の単結晶シリコン上で１００〜
２００オングストローム程度の厚さであるが、単結晶シ
リコンと多結晶シリコンで酸化の速度が異なるため基板
上とゲート上では一様ではなく、多結晶シリコン上の方
が２〜３倍厚く形成されるのが普通である。その後、図
６（Ａ）に示すように、ゲートをマスクとして低濃度の
イオン注入１２７をソース・ドレイン１１４へ行い、Ｌ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域
を形成する。その後、図６（Ｂ）に示す如く、窒化珪素
（Ｓｉ3 Ｎ4 ）等の絶縁材料１０９を基板全面に堆積
し、次に、図６（Ｃ）に示す如く、これを異方性エッチ
ングを用いてエッチバックする事でゲート側壁１０５を
形成する。その後、前記ゲート側壁１０５をマスクにし
て高濃度のイオン注入１２９をソース・ドレイン１１５
へ行う。ここで、側壁下部には前記低濃度のソース・ド
レイン領域１１４が残るが、これはドレイン端での電界
集中を緩和するいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）と呼ばれる領域である。なお、図
６（Ｂ）において、側壁形成のエッチングを行った際に
酸化膜１２６も同時にエッチングされることがある。そ
のような場合は、イオン注入のマスクとしてレジストを
塗布する以前に、必要に応じて汚染を防ぐ意味で再度熱
酸化膜を形成する。
よって素子分離を形成し、チャネルのイオン注入を行
い、ゲート酸化膜１０３を形成した後に多結晶シリコン
１０７を基板全面に堆積し、気相からのリンの拡散など
を用いて多結晶シリコン１０７中に導電性の不純物を導
入した状態を示す。次に、図５（Ｂ）に示す如く、フォ
トリソグラフィー技術を用いてレジスト１２５を所望の
形に形成し、図５（Ｃ）に示すようにレジストをマスク
として多結晶シリコンを異方性エッチングすることによ
り、ゲート電極を形成する。次に、レジストを除去し、
図５（Ｄ）に示す如く、熱酸化によってゲート及び基板
表面に薄い酸化膜１２６を形成する。この酸化はゲート
端部を若干酸化することによりゲート端部への電界集中
を緩和し、素子の信頼性を高める意味を持つが、そのほ
かにも、イオン注入の際のマスクとなるレジストからの
有機物汚染やその他重金属汚染等を防ぐ意味も兼ねる。
この酸化膜の厚さは基板の単結晶シリコン上で１００〜
２００オングストローム程度の厚さであるが、単結晶シ
リコンと多結晶シリコンで酸化の速度が異なるため基板
上とゲート上では一様ではなく、多結晶シリコン上の方
が２〜３倍厚く形成されるのが普通である。その後、図
６（Ａ）に示すように、ゲートをマスクとして低濃度の
イオン注入１２７をソース・ドレイン１１４へ行い、Ｌ
ＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域
を形成する。その後、図６（Ｂ）に示す如く、窒化珪素
（Ｓｉ3 Ｎ4 ）等の絶縁材料１０９を基板全面に堆積
し、次に、図６（Ｃ）に示す如く、これを異方性エッチ
ングを用いてエッチバックする事でゲート側壁１０５を
形成する。その後、前記ゲート側壁１０５をマスクにし
て高濃度のイオン注入１２９をソース・ドレイン１１５
へ行う。ここで、側壁下部には前記低濃度のソース・ド
レイン領域１１４が残るが、これはドレイン端での電界
集中を緩和するいわゆるＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏ
ｐｅｄ Ｄｒａｉｎ）と呼ばれる領域である。なお、図
６（Ｂ）において、側壁形成のエッチングを行った際に
酸化膜１２６も同時にエッチングされることがある。そ
のような場合は、イオン注入のマスクとしてレジストを
塗布する以前に、必要に応じて汚染を防ぐ意味で再度熱
酸化膜を形成する。
【０００６】次に、図６（Ｄ）に示す如く、酸化膜１２
６を弗酸系の液でエッチングしシリコン表面を露出した
上で、全面に例えばチタン（Ｔi ）、ニッケル（Ｎi
）、コバルト（Ｃo ）等の金属を堆積し、ＲＴＡ（Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）など
を用いて、Ａｒ等の不活性ガスまたはＮ2 雰囲気中でア
ニールし、シリコンの露出した部分にのみ熱反応によ
り、自己整合的に金属珪化物の層１１７を形成する。そ
の際のアニール温度は金属種によって異なるが、Ｔiで
は６５０℃〜７５０℃程度である。前記金属珪化物の層
１１７を形成する時、素子分離領域１１３やゲート側壁
１０５などの上には未反応の金属１１９が残るが、これ
は金属の種類に応じて適当なエッチング液を用い、未反
応金属のみを選択的にエッチングし、除去する。Ｔi の
場合だと、アンモニアと過酸化水素水と水の混合液、ま
たは硫酸と過酸化水素の混合液を用いればこの様な選択
的なエッチングができることが知られている。金属珪化
物は同じ物質でも形成された熱工程によって抵抗率が異
なることが知られており、場合によってはこの後に、金
属珪化物の抵抗率を最適化するためのアニールを追加す
ることがある。
６を弗酸系の液でエッチングしシリコン表面を露出した
上で、全面に例えばチタン（Ｔi ）、ニッケル（Ｎi
）、コバルト（Ｃo ）等の金属を堆積し、ＲＴＡ（Ｒ
ａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）など
を用いて、Ａｒ等の不活性ガスまたはＮ2 雰囲気中でア
ニールし、シリコンの露出した部分にのみ熱反応によ
り、自己整合的に金属珪化物の層１１７を形成する。そ
の際のアニール温度は金属種によって異なるが、Ｔiで
は６５０℃〜７５０℃程度である。前記金属珪化物の層
１１７を形成する時、素子分離領域１１３やゲート側壁
１０５などの上には未反応の金属１１９が残るが、これ
は金属の種類に応じて適当なエッチング液を用い、未反
応金属のみを選択的にエッチングし、除去する。Ｔi の
場合だと、アンモニアと過酸化水素水と水の混合液、ま
たは硫酸と過酸化水素の混合液を用いればこの様な選択
的なエッチングができることが知られている。金属珪化
物は同じ物質でも形成された熱工程によって抵抗率が異
なることが知られており、場合によってはこの後に、金
属珪化物の抵抗率を最適化するためのアニールを追加す
ることがある。
【０００７】尚、図６（Ａ）乃至図６（Ｄ）に於いては
典型的なＬＤＤ構造の工程を例に説明したが、必要とす
るドレイン構造によって、側壁形成とイオン注入の順序
や回数を適当に選択することが可能である。また、図６
（Ｃ）に於いてイオン注入１２９を行った後に、必要に
応じて適当にな熱工程を行い、ソース・ドレイン領域を
活性化した後に図６（Ｄ）以下の工程を行う場合もあ
る。
典型的なＬＤＤ構造の工程を例に説明したが、必要とす
るドレイン構造によって、側壁形成とイオン注入の順序
や回数を適当に選択することが可能である。また、図６
（Ｃ）に於いてイオン注入１２９を行った後に、必要に
応じて適当にな熱工程を行い、ソース・ドレイン領域を
活性化した後に図６（Ｄ）以下の工程を行う場合もあ
る。
【０００８】
【発明が解決しようとする課題】上述したように、ＳＡ
ＬＩＣＩＤＥ法によってゲートを構成する多結晶シリコ
ンの表面を低抵抗化するためには、金属を堆積する前に
多結晶シリコン表面を露出させる必要がある。しかしな
がら、図５（Ｄ）に於いて説明したようにＳＡＬＩＣＩ
ＤＥ法を行う以前の製造工程の中でソース・ドレインの
形成を行う際に、レジストからの汚染を防ぐため等の目
的で随時熱酸化膜を形成する工程が含まれるが、その際
に基板の単結晶シリコンと多結晶シリコンの酸化レート
の違いにより、ゲートを構成する多結晶シリコンの表面
は通常ソース・ドレイン上に比べて２〜３倍も厚い熱酸
化膜に被われてしまう。この多結晶シリコン上の熱酸化
膜は弗酸系の液でエッチング時間をのばせば完全に除去
できるが、その場合は図７（Ｂ）に示す如く、フィール
ド酸化膜をも同時にエッチングして後退させてしまう。
このため、ＳＡＬＩＣＩＤＥを行った場合、ｐ／ｎ接合
面に珪化物（シリサイド）が接近したり或いは接合面を
突き抜けて、リーク電流が増大してしまう。
ＬＩＣＩＤＥ法によってゲートを構成する多結晶シリコ
ンの表面を低抵抗化するためには、金属を堆積する前に
多結晶シリコン表面を露出させる必要がある。しかしな
がら、図５（Ｄ）に於いて説明したようにＳＡＬＩＣＩ
ＤＥ法を行う以前の製造工程の中でソース・ドレインの
形成を行う際に、レジストからの汚染を防ぐため等の目
的で随時熱酸化膜を形成する工程が含まれるが、その際
に基板の単結晶シリコンと多結晶シリコンの酸化レート
の違いにより、ゲートを構成する多結晶シリコンの表面
は通常ソース・ドレイン上に比べて２〜３倍も厚い熱酸
化膜に被われてしまう。この多結晶シリコン上の熱酸化
膜は弗酸系の液でエッチング時間をのばせば完全に除去
できるが、その場合は図７（Ｂ）に示す如く、フィール
ド酸化膜をも同時にエッチングして後退させてしまう。
このため、ＳＡＬＩＣＩＤＥを行った場合、ｐ／ｎ接合
面に珪化物（シリサイド）が接近したり或いは接合面を
突き抜けて、リーク電流が増大してしまう。
【０００９】また、多結晶シリコンの酸化により形成さ
れた酸化膜は、非常に凹凸が大きく、膜厚が不均一であ
る。図８（Ａ）は従来技術の項で述べた方法で側壁形成
まで行い、汚染防止のために追加の酸化を行った場合の
ゲート多結晶シリコン上の酸化膜の状態を示すＴＥＭ
（透過型電子顕微鏡）像であるが、酸化膜が不均一に形
成されている様子がわかる。
れた酸化膜は、非常に凹凸が大きく、膜厚が不均一であ
る。図８（Ａ）は従来技術の項で述べた方法で側壁形成
まで行い、汚染防止のために追加の酸化を行った場合の
ゲート多結晶シリコン上の酸化膜の状態を示すＴＥＭ
（透過型電子顕微鏡）像であるが、酸化膜が不均一に形
成されている様子がわかる。
【００１０】フィールド酸化膜の後退を考慮し、酸化膜
除去のための弗酸系液によるエッチング時間を短くした
場合、この様に形成されたゲート電極上では、酸化膜は
不均一に残存する。酸化膜が不均一に残存した状態でＳ
ＡＬＩＣＩＤＥ工程を行った場合、多結晶シリコン上の
シリサイド化の反応は、完全に酸化膜の除去を行った場
合とは非常に異なった状況を呈する。
除去のための弗酸系液によるエッチング時間を短くした
場合、この様に形成されたゲート電極上では、酸化膜は
不均一に残存する。酸化膜が不均一に残存した状態でＳ
ＡＬＩＣＩＤＥ工程を行った場合、多結晶シリコン上の
シリサイド化の反応は、完全に酸化膜の除去を行った場
合とは非常に異なった状況を呈する。
【００１１】図８（Ｂ）は多結晶シリコン上の酸化膜を
完全に除去した後にＳＡＬＩＣＩＤＥ工程を行った場合
の多結晶シリコン／Ｔi シリサイド界面のＴＥＭ像であ
るが、界面は急峻で均一な反応が得られている様子がわ
かる。
完全に除去した後にＳＡＬＩＣＩＤＥ工程を行った場合
の多結晶シリコン／Ｔi シリサイド界面のＴＥＭ像であ
るが、界面は急峻で均一な反応が得られている様子がわ
かる。
【００１２】それに対し、図８（Ｃ）は酸化膜を不完全
に除去した後にＳＡＬＩＣＩＤＥを行った場合のＴＥＭ
像であるが、Ｔi とシリコンの熱反応に於いてはよく知
られている様にシリコン原子がＴi 中に移動して反応が
進行するため、多結晶シリコン上の酸化膜の穴を介して
シリコンが吸い出される形で反応が進行し、残存した酸
化膜と多結晶シリコンとの間にはシリコンが吸い出され
たことによる空孔が生じている。この様な膜に於いては
全体に不安定な構造であることから、その後の熱工程に
よって凝集が起こりやすく、その際シート抵抗が上昇す
るという問題がある。
に除去した後にＳＡＬＩＣＩＤＥを行った場合のＴＥＭ
像であるが、Ｔi とシリコンの熱反応に於いてはよく知
られている様にシリコン原子がＴi 中に移動して反応が
進行するため、多結晶シリコン上の酸化膜の穴を介して
シリコンが吸い出される形で反応が進行し、残存した酸
化膜と多結晶シリコンとの間にはシリコンが吸い出され
たことによる空孔が生じている。この様な膜に於いては
全体に不安定な構造であることから、その後の熱工程に
よって凝集が起こりやすく、その際シート抵抗が上昇す
るという問題がある。
【００１３】また、シリコン原子の拡散が酸化膜の穴を
介して行われる為、シリコンの供給量が少なく、反応が
シリコンの供給によって律速されることから図１０に示
すように反応時間（アニール時間）や、酸化膜の残存量
の多少によって最終的なシート抵抗が大きく異なるた
め、素子の設計の際に要求される性能を満たすためのプ
ロセスの設定が困難になる。
介して行われる為、シリコンの供給量が少なく、反応が
シリコンの供給によって律速されることから図１０に示
すように反応時間（アニール時間）や、酸化膜の残存量
の多少によって最終的なシート抵抗が大きく異なるた
め、素子の設計の際に要求される性能を満たすためのプ
ロセスの設定が困難になる。
【００１４】そこで、上述の問題点に鑑み、本発明は、
ＳＡＬＩＣＩＤＥ法によりゲート電極を構成する多結晶
シリコン上も同時にシリサイド化する際に、ゲート電極
上面にエッチングレートが速く、かつ凹凸が少ない形状
の酸化膜をＣＶＤ法で形成することによりフィールド酸
化膜のエッチング量を最小限に抑え、かつゲートを構成
する多結晶シリコンの表面を確実に露出させる方法を提
供することを目的とする。
ＳＡＬＩＣＩＤＥ法によりゲート電極を構成する多結晶
シリコン上も同時にシリサイド化する際に、ゲート電極
上面にエッチングレートが速く、かつ凹凸が少ない形状
の酸化膜をＣＶＤ法で形成することによりフィールド酸
化膜のエッチング量を最小限に抑え、かつゲートを構成
する多結晶シリコンの表面を確実に露出させる方法を提
供することを目的とする。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に本発明の特徴は、シリコン基板上に素子分離領域を形
成する工程と、基板上にゲート酸化膜を形成しゲート酸
化膜を介して第１のシリコン層を形成する工程と、ＣＶ
Ｄ法により第１のシリコン層上に酸化膜を堆積し第１の
シリコン層及びＣＶＤ法により堆積した酸化膜からなる
積層を形成する工程と、この積層をパターニングしゲー
ト電極を形成する工程と、熱酸化によって基板の表面に
熱酸化膜を形成する工程と、基板全面に窒化珪素膜を堆
積し窒化珪素膜の異方性エッチングを行いゲート側壁を
形成する工程と、素子分離領域、ゲート電極とゲート側
壁をマスクとして基板にイオン注入を行いソース・ドレ
イン領域を形成する工程と、 ＣＶＤ法により堆積した
酸化膜と熱酸化膜を同時にエッチングしゲート電極のシ
リコン表面を露出させることなく基板のシリコン表面を
露出させる工程と、素子分離領域とゲート側壁がソース
・ドレイン領域の基板の表面とで形成する境界線を含む
ソース・ドレイン領域の表面のみを単結晶シリコン又は
多結晶シリコン又はアモルファスシリコンのいずれか又
はそれらの組み合わせからなる第２のシリコン層によっ
て被う工程と、改めてＣＶＤ法により堆積した酸化膜を
除去し第１のシリコン層を露出させる工程と、基板全面
に金属を堆積しアニールすることにより第１のシリコン
層と第２のシリコン層の上に自己整合的に金属珪化物の
層を形成する工程と、素子分離領域上とゲート側壁上に
未反応で残った金属を選択的にエッチングし除去する工
程とを含むＭＯＳ型半導体装置の製造方法にある。
に本発明の特徴は、シリコン基板上に素子分離領域を形
成する工程と、基板上にゲート酸化膜を形成しゲート酸
化膜を介して第１のシリコン層を形成する工程と、ＣＶ
Ｄ法により第１のシリコン層上に酸化膜を堆積し第１の
シリコン層及びＣＶＤ法により堆積した酸化膜からなる
積層を形成する工程と、この積層をパターニングしゲー
ト電極を形成する工程と、熱酸化によって基板の表面に
熱酸化膜を形成する工程と、基板全面に窒化珪素膜を堆
積し窒化珪素膜の異方性エッチングを行いゲート側壁を
形成する工程と、素子分離領域、ゲート電極とゲート側
壁をマスクとして基板にイオン注入を行いソース・ドレ
イン領域を形成する工程と、 ＣＶＤ法により堆積した
酸化膜と熱酸化膜を同時にエッチングしゲート電極のシ
リコン表面を露出させることなく基板のシリコン表面を
露出させる工程と、素子分離領域とゲート側壁がソース
・ドレイン領域の基板の表面とで形成する境界線を含む
ソース・ドレイン領域の表面のみを単結晶シリコン又は
多結晶シリコン又はアモルファスシリコンのいずれか又
はそれらの組み合わせからなる第２のシリコン層によっ
て被う工程と、改めてＣＶＤ法により堆積した酸化膜を
除去し第１のシリコン層を露出させる工程と、基板全面
に金属を堆積しアニールすることにより第１のシリコン
層と第２のシリコン層の上に自己整合的に金属珪化物の
層を形成する工程と、素子分離領域上とゲート側壁上に
未反応で残った金属を選択的にエッチングし除去する工
程とを含むＭＯＳ型半導体装置の製造方法にある。
【００１６】
【作用】本発明の半導体装置の製造方法によれば、弗酸
系のエッチング液でゲート及びソース・ドレイン上の酸
化膜を除去する際に、ゲート上の酸化膜はＣＶＤ法によ
って形成されたものであるため、ソース・ドレイン上の
熱酸化膜よりエッチングレートが速く、また、ＣＶＤ法
で形成された酸化膜の厚さの上限はあらかじめ正確に知
ることができることから、必要最小限のエッチング時間
を知ることができるので素子分離を形成するフィールド
酸化膜のエッチングを最小限に抑えることができる。
系のエッチング液でゲート及びソース・ドレイン上の酸
化膜を除去する際に、ゲート上の酸化膜はＣＶＤ法によ
って形成されたものであるため、ソース・ドレイン上の
熱酸化膜よりエッチングレートが速く、また、ＣＶＤ法
で形成された酸化膜の厚さの上限はあらかじめ正確に知
ることができることから、必要最小限のエッチング時間
を知ることができるので素子分離を形成するフィールド
酸化膜のエッチングを最小限に抑えることができる。
【００１７】また、ＣＶＤ法で形成された酸化膜は、多
結晶シリコンを熱酸化することで形成された膜よりも平
坦であることから、シート抵抗値の不安定や凝集による
抵抗の上昇を防止することができる。
結晶シリコンを熱酸化することで形成された膜よりも平
坦であることから、シート抵抗値の不安定や凝集による
抵抗の上昇を防止することができる。
【００１８】
【実施例】以下、本発明の実施例を従来例と比較しなが
ら説明する。
ら説明する。
【００１９】図１（Ａ）乃至図２（Ｃ）は図５（Ａ）乃
至図６（Ｃ）と対応し、ゲート及びゲート側壁とソース
・ドレインを形成するところであるが、本発明に於いて
はゲートを多結晶シリコンの単層ではなく、多結晶シリ
コンとＣＶＤ法にによって形成された酸化膜との積層構
造にする点で異なっている。図１（Ａ）に於ける多結晶
シリコン７上に堆積する酸化膜２１の厚さは、酸化膜の
堆積条件やその酸化膜が堆積された後に加えられる熱工
程に応じて、弗酸系の液によるエッチングレーが遅くな
ることを考慮して設定すべきであるが、一般には１５０
０オングストローム以下であるのが望ましい。また、図
１（Ｂ）及び（Ｃ）に示す如く、ゲートをパターニング
する際には、レジストをマスクにして酸化膜と多結晶シ
リコンを異方性ドライエッチングでパターニングする方
法や、レジストをマスクにして酸化膜をパーニングした
後にレジストを除去し、酸化膜をマスクにして第２の異
方性ドライエッチングで多結晶シリコンをパターニング
するなどのいくつかの手順が考えられるが、いずれの方
法をとっても同様の効果が得られる。次に、図１（Ｄ）
に示す如く、熱酸化によってゲート側面及び基板表面に
薄い酸化膜２６を形成する。この時、ゲート多結晶シリ
コン上も酸化膜２１を介して酸素の拡散があるため若干
酸化が進行するが、その量は酸化膜２１を堆積しない場
合と比べて非常にわずかである。その後、図２（Ａ）に
示すようにゲートをマスクにして低濃度のイオン注入２
７を行い、ソース・ドレイン拡散層１４（ＬＤＤ領域）
を形成する。その後、図２（Ｂ）に示す如く、Ｓi 3 Ｎ
4 等の絶縁材料９を基板全面に堆積する。次に、図２
（Ｃ）に示す如く、前記絶縁材料９を異方性エッチング
を用いてエッチングバックする事でゲート側壁５を形成
し、前記ゲート側壁５をマスクにして高濃度のイオン注
入２９をソース・ドレイン１５へ行い、ＬＤＤ領域を形
成する。なお、図６（Ｂ）に示した如く、側壁形成のエ
ッチングを行った際に酸化膜２６も同時にエッチングさ
れることがある。そのような場合は、従来例で述べたの
と同様に、イオン注入のマスクとしてレジストを塗布す
る以前に、必要に応じて汚染を防ぐ意味で再度熱酸化膜
を形成することができる。
至図６（Ｃ）と対応し、ゲート及びゲート側壁とソース
・ドレインを形成するところであるが、本発明に於いて
はゲートを多結晶シリコンの単層ではなく、多結晶シリ
コンとＣＶＤ法にによって形成された酸化膜との積層構
造にする点で異なっている。図１（Ａ）に於ける多結晶
シリコン７上に堆積する酸化膜２１の厚さは、酸化膜の
堆積条件やその酸化膜が堆積された後に加えられる熱工
程に応じて、弗酸系の液によるエッチングレーが遅くな
ることを考慮して設定すべきであるが、一般には１５０
０オングストローム以下であるのが望ましい。また、図
１（Ｂ）及び（Ｃ）に示す如く、ゲートをパターニング
する際には、レジストをマスクにして酸化膜と多結晶シ
リコンを異方性ドライエッチングでパターニングする方
法や、レジストをマスクにして酸化膜をパーニングした
後にレジストを除去し、酸化膜をマスクにして第２の異
方性ドライエッチングで多結晶シリコンをパターニング
するなどのいくつかの手順が考えられるが、いずれの方
法をとっても同様の効果が得られる。次に、図１（Ｄ）
に示す如く、熱酸化によってゲート側面及び基板表面に
薄い酸化膜２６を形成する。この時、ゲート多結晶シリ
コン上も酸化膜２１を介して酸素の拡散があるため若干
酸化が進行するが、その量は酸化膜２１を堆積しない場
合と比べて非常にわずかである。その後、図２（Ａ）に
示すようにゲートをマスクにして低濃度のイオン注入２
７を行い、ソース・ドレイン拡散層１４（ＬＤＤ領域）
を形成する。その後、図２（Ｂ）に示す如く、Ｓi 3 Ｎ
4 等の絶縁材料９を基板全面に堆積する。次に、図２
（Ｃ）に示す如く、前記絶縁材料９を異方性エッチング
を用いてエッチングバックする事でゲート側壁５を形成
し、前記ゲート側壁５をマスクにして高濃度のイオン注
入２９をソース・ドレイン１５へ行い、ＬＤＤ領域を形
成する。なお、図６（Ｂ）に示した如く、側壁形成のエ
ッチングを行った際に酸化膜２６も同時にエッチングさ
れることがある。そのような場合は、従来例で述べたの
と同様に、イオン注入のマスクとしてレジストを塗布す
る以前に、必要に応じて汚染を防ぐ意味で再度熱酸化膜
を形成することができる。
【００２０】次に、図２（Ｄ）に示す如く、ＣＶＤ法で
形成した酸化膜２１及び熱酸化膜２６を弗酸系の液でエ
ッチングし、シリコン表面を露出した上で、全面に例え
ばＴi ，Ｎi ，Ｃo 等の金属を堆積し、ＲＴＡなどを用
いてＡr 等の不活性ガスまたはＮ2 雰囲気中でアニール
し、シリコンの露出した部分にのみ熱反応により、自己
整合的に、図３（Ａ）に示す如く、金属珪化物の層１７
を形成する。前記金属珪化物の層１７を形成する時、素
子分離領域１３やゲート側壁５等の上の未反応の金属１
９を選択的にエッチングし、除去する。この時、ゲート
上の酸化膜２１はＣＶＤ法により形成されたものであ
り、弗酸系の液によるエッチングレートが熱酸化膜に比
べて速いので、適当な膜厚を堆積しておくことによって
ゲートを多結晶シリコンの単層でパターニングすること
によって、表面に熱酸化膜を形成した場合に比してゲー
ト多結晶シリコンの表面を露出させるのに要する時間を
短くすることができ、フィールド酸化膜１３の後退を少
なくすることができる。
形成した酸化膜２１及び熱酸化膜２６を弗酸系の液でエ
ッチングし、シリコン表面を露出した上で、全面に例え
ばＴi ，Ｎi ，Ｃo 等の金属を堆積し、ＲＴＡなどを用
いてＡr 等の不活性ガスまたはＮ2 雰囲気中でアニール
し、シリコンの露出した部分にのみ熱反応により、自己
整合的に、図３（Ａ）に示す如く、金属珪化物の層１７
を形成する。前記金属珪化物の層１７を形成する時、素
子分離領域１３やゲート側壁５等の上の未反応の金属１
９を選択的にエッチングし、除去する。この時、ゲート
上の酸化膜２１はＣＶＤ法により形成されたものであ
り、弗酸系の液によるエッチングレートが熱酸化膜に比
べて速いので、適当な膜厚を堆積しておくことによって
ゲートを多結晶シリコンの単層でパターニングすること
によって、表面に熱酸化膜を形成した場合に比してゲー
ト多結晶シリコンの表面を露出させるのに要する時間を
短くすることができ、フィールド酸化膜１３の後退を少
なくすることができる。
【００２１】図９は、上述のような工程で形成した多結
晶シリコン上の酸化膜のＴＥＭ像で、図８（Ａ）に対応
するものであるが、熱酸化膜と比較してＣＶＤ法による
酸化膜は多結晶シリコン上に均一に形成されていること
がわかる。そのため、酸化膜の不均一な残存が生じにく
く、均一なシリサイドが形成され、耐熱性に優れた信頼
性の高い膜を得ることができる。
晶シリコン上の酸化膜のＴＥＭ像で、図８（Ａ）に対応
するものであるが、熱酸化膜と比較してＣＶＤ法による
酸化膜は多結晶シリコン上に均一に形成されていること
がわかる。そのため、酸化膜の不均一な残存が生じにく
く、均一なシリサイドが形成され、耐熱性に優れた信頼
性の高い膜を得ることができる。
【００２２】尚、図２（Ａ）乃至図２（Ｃ）に於いては
典型的なＬＤＤ構造の工程を例に説明したが、必要とす
るドレイン構造によって、側壁形成とイオン注入の順序
や回数を適当に選択することが可能なのは従来例で述べ
たのと同じである。また、図２（Ｃ）に於いてイオン注
入を行った後に、必要に応じて適当な熱工程を行いソー
ス・ドレイン領域を活性化した後に図２（Ｄ）以下の工
程を行っても良い。
典型的なＬＤＤ構造の工程を例に説明したが、必要とす
るドレイン構造によって、側壁形成とイオン注入の順序
や回数を適当に選択することが可能なのは従来例で述べ
たのと同じである。また、図２（Ｃ）に於いてイオン注
入を行った後に、必要に応じて適当な熱工程を行いソー
ス・ドレイン領域を活性化した後に図２（Ｄ）以下の工
程を行っても良い。
【００２３】また、変形例として図４に示すように前記
酸化膜２６を除去し、ソース・ドレイン上のシリコン表
面を露出した後に、ソース・ドレインの基板をシードに
してシリコン選択成長を行うことにより、単結晶シリコ
ン２３を形成し、フィールド酸化膜１３とソース・ドレ
インの境界を被覆してもよい。この場合、単結晶シリコ
ン２３を形成した後に、改めてゲート上の酸化膜２１を
完全に除去しても、それ以上のフィールドの後退が起こ
りにくいという利点がある。ただし、この様にシリコン
選択成長を行う際には、側壁形成の際のエッチングのダ
メージや高濃度のイオン注入によるダメージが側壁上に
残存する場合、ダメージを核にシリコンが異常成長し、
ゲートとソース・ドレイン間のショートの原因となる。
この様な異常成長を防ぐには選択成長を行う前に、熱工
程によって側壁上のダメージを回復することが有効であ
るが、それは８５０℃程度のＮ2 、Ａr などのアニール
または酸化を行えば良い。尚、この時酸化を行った場合
は、ソース・ドレイン及びゲート上の酸化膜が再度成長
し、厚くなることに注意すべきである。
酸化膜２６を除去し、ソース・ドレイン上のシリコン表
面を露出した後に、ソース・ドレインの基板をシードに
してシリコン選択成長を行うことにより、単結晶シリコ
ン２３を形成し、フィールド酸化膜１３とソース・ドレ
インの境界を被覆してもよい。この場合、単結晶シリコ
ン２３を形成した後に、改めてゲート上の酸化膜２１を
完全に除去しても、それ以上のフィールドの後退が起こ
りにくいという利点がある。ただし、この様にシリコン
選択成長を行う際には、側壁形成の際のエッチングのダ
メージや高濃度のイオン注入によるダメージが側壁上に
残存する場合、ダメージを核にシリコンが異常成長し、
ゲートとソース・ドレイン間のショートの原因となる。
この様な異常成長を防ぐには選択成長を行う前に、熱工
程によって側壁上のダメージを回復することが有効であ
るが、それは８５０℃程度のＮ2 、Ａr などのアニール
または酸化を行えば良い。尚、この時酸化を行った場合
は、ソース・ドレイン及びゲート上の酸化膜が再度成長
し、厚くなることに注意すべきである。
【００２４】また、上記実施例に於いて、素子分離領域
とソース・ドレイン領域の境界を被覆するシリコンを、
単結晶シリコンのかわりに選択成長によるアモルファス
シリコンや多結晶シリコンを使っても良い。
とソース・ドレイン領域の境界を被覆するシリコンを、
単結晶シリコンのかわりに選択成長によるアモルファス
シリコンや多結晶シリコンを使っても良い。
【００２５】さら、上記変形例に於いて、アモルファス
シリコンや多結晶シリコンを全面に堆積した後、パター
ニングすることにより、素子分離領域とソースドレイン
領域の境界を被覆しても良い。また、単結晶シリコンと
して、多結晶シリコン、アモルファスシリコンをＣＶＤ
法を用いて基板全面に堆積し、シリコン基板をシードに
して固相成長させ、パターニングしたものを用いても良
い。
シリコンや多結晶シリコンを全面に堆積した後、パター
ニングすることにより、素子分離領域とソースドレイン
領域の境界を被覆しても良い。また、単結晶シリコンと
して、多結晶シリコン、アモルファスシリコンをＣＶＤ
法を用いて基板全面に堆積し、シリコン基板をシードに
して固相成長させ、パターニングしたものを用いても良
い。
【００２６】
【発明の効果】以上説明したように、本発明によれば、
半導体装置の製造工程に於いて、フィールド酸化膜を後
退させることなく、あるいは最小限に抑えることによっ
て、ソース・ドレイン接合の特性を損なうことなく容易
に高速な半導体集積回路を製造することができる。
半導体装置の製造工程に於いて、フィールド酸化膜を後
退させることなく、あるいは最小限に抑えることによっ
て、ソース・ドレイン接合の特性を損なうことなく容易
に高速な半導体集積回路を製造することができる。
【図１】本発明を実施したＭＯＳＦＥＴ構造を有する半
導体装置の製造工程図である。
導体装置の製造工程図である。
【図２】本発明を実施したＭＯＳＦＥＴ構造を有する半
導体装置の製造工程図である。
導体装置の製造工程図である。
【図３】本発明を実施したＭＯＳＦＥＴ構造を有する半
導体装置の製造工程図である。
導体装置の製造工程図である。
【図４】本発明を実施したＭＯＳＦＥＴ構造を有する半
導体装置の他の製造工程図である。
導体装置の他の製造工程図である。
【図５】従来のＭＯＳＦＥＴ構造を有する半導体装置の
製造工程図である。
製造工程図である。
【図６】従来のＭＯＳＦＥＴ構造を有する半導体装置の
製造工程図である。
製造工程図である。
【図７】従来のＭＯＳＦＥＴ構造を有する半導体装置の
製造工程図である。
製造工程図である。
【図８】従来のＭＯＳＦＥＴの工程を採用した場合の問
題点を示す電子顕微鏡写真である。
題点を示す電子顕微鏡写真である。
【図９】本発明の工程を採用した場合のＭＯＳＦＥＴの
ゲート上の酸化膜の状態を示す電子顕微鏡写真である。
ゲート上の酸化膜の状態を示す電子顕微鏡写真である。
【図１０】従来のＭＯＳＦＥＴの工程を採用した場合の
問題点を示すグラフである。
問題点を示すグラフである。
１，１０１ シリコン基板
３ １０３ ゲート酸化膜
５，１０５ ゲート側壁
７，１０７ 多結晶シリコン
９，１０９ 多結晶シリコン上の熱酸化膜
１３，１１３ フィールド酸化膜
１４，１１４ ソース・ドレイン拡散層（低濃度）
１５，１１５ ソース・ドレイン拡散層（高濃度）
１７，１１７ シリサイド
１９，１１９ 未反応金属
２１ ＣＶＤ法により堆積されたシリコン酸化膜
２３ 選択ＣＶＤ法により堆積されたシリコン酸化膜
２５，１２５ レジスト
２６，１２６ 薄い熱酸化膜
２７，１２７ 低濃度のイオン注入
２９，１２９ 高濃度のイオン注入
Claims (3)
- 【請求項１】 シリコン基板上に素子分離領域を形成す
る工程と、 前記基板上にゲート酸化膜を形成し、前記ゲート酸化膜
を介して第１のシリコン層を形成する工程と、 ＣＶＤ法により前記第１のシリコン層上に酸化膜を堆積
し、前記第１のシリコン層及び前記ＣＶＤ法により堆積
した酸化膜からなる積層を形成する工程と、 前記積層をパターニングし、ゲート電極を形成する工程
と、熱酸化によって前記基板の表面に熱酸化膜を形成する工
程と、 前記基板全面に窒化珪素膜を堆積し、前記窒化珪素膜の
異方性エッチングを行い、ゲート側壁を形成する工程
と、 前記素子分離領域、前記ゲート電極と前記ゲート側壁を
マスクとして前記基板にイオン注入を行い、ソース・ド
レイン領域を形成する工程と、前記ＣＶＤ法により堆積した酸化膜と前記熱酸化膜を同
時にエッチングし、前記ゲート電極のシリコン表面を露
出させることなく、前記基板のシリコン表面を露出させ
る工程と、 前記素子分離領域と前記ゲート側壁が前記ソース・ドレ
イン領域の前記基板の表面とで形成する境界線を含む前
記ソース・ドレイン領域の表面のみを、単結晶シリコン
又は多結晶シリコン又はアモルファスシリコンのいずれ
か、又はそれらの組み合わせからなる第２のシリコン層
によって被う工程と、改めて前記ＣＶＤ法により堆積した酸化膜を除去し、前
記第１のシリコン層を露出させる工程と、 基板全面に金属を堆積し、アニールすることにより、前
記第１のシリコン層と前記第２のシリコン層の上に自己
整合的に金属珪化物の層を形成する工程と、 前記素子分離領域上と前記ゲート側壁上に未反応で残っ
た金属を選択的にエッチングし除去する工程とを含むこ
とを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項２】 前記第２のシリコン層によって被う工程
が、 前記ソース・ドレイン領域の前記基板の表面を露出させ
る工程と、 前記ソース・ドレイン領域の前記基板の表面をシードに
してシリコン選択成長を行う工程とを含むことを特徴と
する請求項１に記載のＭＯＳ型半導体装置の製造方法。 - 【請求項３】 前記第２のシリコン層によって被う工程
が、 前記ソース・ドレイン領域の前記基板の表面を露出させ
る工程と、 多結晶シリコン又はアモルファスシリコンをＣＶＤ法を
用いて基板全面に堆積させる工程と、 前記ソース・ドレイン領域の前記基板の表面をシードに
してシリコンの固相成長を行う工程とを含むことを特徴
とする請求項１に記載のＭＯＳ型半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35794291A JP3468782B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35794291A JP3468782B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05182968A JPH05182968A (ja) | 1993-07-23 |
| JP3468782B2 true JP3468782B2 (ja) | 2003-11-17 |
Family
ID=18456736
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35794291A Expired - Fee Related JP3468782B2 (ja) | 1991-12-27 | 1991-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3468782B2 (ja) |
-
1991
- 1991-12-27 JP JP35794291A patent/JP3468782B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05182968A (ja) | 1993-07-23 |
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