JPWO2005112089A1 - 半導体装置及びその製造方法 - Google Patents

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Abstract

ソース／ドレイン拡散層６４上に、Ｎｉ膜６６を形成する工程と、熱処理を行うことにより、Ｎｉ膜６６のうちの下層側の部分とソース／ドレイン拡散層６４のうちの上層側の部分とを反応させ、ソース／ドレイン拡散層６４上に、Ｎｉ２Ｓｉ膜７０ｂを形成する第１の熱処理工程と、Ｎｉ膜６６のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、Ｎｉ２Ｓｉ膜７０ｂソース／ドレイン拡散層６４のうちの上層側の部分とを更に反応させる第２の熱処理工程とを有する。

Description

本発明は、半導体装置及びその製造方法に係り、特に、ニッケルを用いたシリサイド化が行われる半導体装置及びその製造方法に関する。
ゲート電極、ソース／ドレイン拡散層の低抵抗化を図る技術として、これらの表面に自己整合的に金属シリサイド膜を形成する、いわゆるサリサイド（Self-Aligned Silicide）プロセスが知られている。サリサイドプロセスにおいてシリコンと反応させる金属材料としては、コバルト（Ｃｏ）が広く用いられている（例えば特許文献１を参照）。
一方、半導体装置の高集積化に伴い、半導体装置の構造の微細化が急速に進行している。具体的には、ソース／ドレイン拡散層の接合深さは、８０ｎｍ未満と浅くなっている。また、ソース／ドレイン拡散層上に形成される金属シリサイド膜の膜厚は、２０ｎｍ未満と薄くなっている。また、ゲート長は、５０ｎｍ未満と短くなっている。
半導体装置の構造の微細化が進行する中、ゲート長が４０ｎｍ未満の半導体装置を製造する際に、Ｃｏ膜を用いてゲート電極上にＣｏＳｉ２膜を形成した場合、ゲート電極の抵抗のばらつきが急激に増加する現象が確認されている。
このようなＣｏＳｉ２に対して、ニッケルシリサイドは、ゲート長が４０ｎｍ未満の場合であってもゲート電極の抵抗が安定するという利点を有することから、大きな注目を集めている。
なお、以下の文献は、本発明の背景技術を開示している。
特開平０９−２５１９６７号公報 米国特許第６６２１１３１号明細書
しかしながら、単にＮｉ膜を用いてシリサイド化を行った場合には、シリコン層とシリサイド膜との界面におけるラフネスが大きくなり、ソース／ドレイン拡散層のシート抵抗のばらつきが増加したり、接合リーク電流が増加する場合があった。
本発明の目的は、ソース／ドレイン拡散層のシート抵抗のばらつき及び接合リーク電流を抑制しうる半導体装置及びその製造方法を提供することにある。
本発明の一観点によれば、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、前記ソース／ドレイン拡散層上に形成されたシリサイド膜とを有し、前記シリサイド膜は、ニッケルモノシリサイドからなり、前記シリサイド膜の膜厚は、２０ｎｍ以下である半導体装置が提供される。
また、本発明の他の観点によれば、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、前記ソース／ドレイン拡散層に埋め込まれ、組成比ｘが０＜ｘ＜１であるＳｉ１−ｘＧｅｘ膜と、前記Ｓｉ１−ｘＧｅｘ膜上に形成されたシリサイド膜とを有し、前記シリサイド膜は、組成比ｘが０＜ｘ＜１であるＮｉＳｉ１−ｘＧｅｘからなり、前記シリサイド膜の膜厚は、２０ｎｍ以下である半導体装置が提供される。
また、本発明の更に他の観点によれば、半導体基板上に形成されたゲート電極と、前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、前記ソース／ドレイン拡散層に埋め込まれ、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＳｉ１−ｘ−ｙＧｅｘＣｙ膜と、前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜上に形成されたシリサイド膜とを有し、前記シリサイド膜は、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙからなり、前記シリサイド膜の膜厚は、２０ｎｍ以下である半導体装置が提供される。
また、本発明の更に他の観点によれば、半導体基板上に、ゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、前記ソース／ドレイン拡散層上に、ニッケル膜を形成する工程と、熱処理を行うことにより、前記ニッケル膜のうちの下層側の部分と前記ソース／ドレイン拡散層のうちの上層側の部分とを反応させ、前記ソース／ドレイン拡散層上に、ニッケルシリサイド膜を形成する第１の熱処理工程と、前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、前記ニッケルシリサイド膜と前記ソース／ドレイン拡散層のうちの上層側の部分とを更に反応させる第２の熱処理工程とを有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、半導体基板上に、ゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、前記ソース／ドレイン拡散層に、組成比ｘが０＜ｘ＜１であるＳｉ１−ｘＧｅｘ膜を埋め込む工程と、前記Ｓｉ１−ｘＧｅｘ膜上に、ニッケル膜を形成する工程と、熱処理を行うことにより、前記ニッケル膜のうちの下層側の部分と前記Ｓｉ１−ｘＧｅｘ膜のうちの上層側の部分とを反応させ、前記Ｓｉ１−ｘＧｅｘ膜上に、ニッケルシリサイド膜を形成する第１の熱処理工程と、前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、前記ニッケルシリサイド膜と前記Ｓｉ１−ｘＧｅｘ膜のうちの上層側の部分とを更に反応させる第２の熱処理工程とを有する半導体装置の製造方法が提供される。
また、本発明の更に他の観点によれば、半導体基板上に、ゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、前記ソース／ドレイン拡散層に、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＳｉ１−ｘ−ｙＧｅｘＣｙ膜を埋め込む工程と、前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜上に、ニッケル膜を形成する工程と、熱処理を行うことにより、前記ニッケル膜のうちの下層側の部分と前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜のうちの上層側の部分とを反応させ、前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜上に、ニッケルシリサイド膜を形成する第１の熱処理工程と、前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程と、熱処理を行うことにより、前記ニッケルシリサイド膜と前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜のうちの上層側の部分とを更に反応させる第２の熱処理工程とを有する半導体装置の製造方法が提供される。
本発明によれば、第１回目の熱処理により比較的厚いニッケル膜のうちの下層側の部分とシリコン基板のうちの上層側の部分とを反応させるので、第１回目の熱処理において、ＮｉＳｉ２結晶の形成を抑制しつつＮｉ２Ｓｉ膜を形成することができる。そして、本発明では、ニッケル膜のうちのＳｉと未反応の部分を選択的にエッチング除去した後に、第２回目の熱処理によりＮｉ２Ｓｉ膜とシリコン基板のうちの上層側の部分とを反応させてＮｉＳｉ膜を形成するので、膜厚が厚すぎるＮｉＳｉ膜が形成されるのを防止することができる。さらに、本発明によれば、第１回目、第２回目の熱処理の条件を適宜設定することによりＮｉＳｉ膜の膜厚を制御することができる。したがって、本発明によれば、高抵抗のＮｉＳｉ２膜の形成を抑制しつつ、シリコン基板上に、低抵抗の良質なＮｉＳｉ膜を所望の膜厚で形成することができ、シリコン基板とＮｉＳｉ膜との界面におけるラフネスを小さくすることができる。これにより、ゲート電極表面、ソース／ドレイン拡散層表面のシリサイド化を行った場合に、シート抵抗のばらつきを抑制することができる。また、接合リーク電流を抑制することができる。
また、本発明によれば、第１回目の熱処理により比較的厚いニッケル膜のうちの下層側の部分とＳｉ１−ｘＧｅｘ膜のうちの上層側の部分とを反応させるので、第１回目の熱処理において、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶の形成を抑制しつつＮｉ２Ｓｉ１−ｘＧｅｘ膜を形成することができる。そして、本発明では、ニッケル膜のうちのＳｉ１−ｘＧｅｘと未反応の部分を選択的にエッチング除去した後に、第２回目の熱処理によりＮｉ２Ｓｉ１−ｘＧｅｘ膜とＳｉ１−ｘＧｅｘ膜のうちの上層側の部分とを反応させてＮｉＳｉ１−ｘＧｅｘ膜を形成するので、膜厚が厚すぎるＮｉＳｉ１−ｘＧｅｘ膜が形成されるのを防止することができる。さらに、本発明によれば、第１回目、第２回目の熱処理の条件を適宜設定することによりＮｉＳｉ１−ｘＧｅｘ膜の膜厚を制御することができる。したがって、本発明によれば、高抵抗のＮｉ（Ｓｉ１−ｘＧｅｘ）２膜の形成を抑制しつつ、Ｓｉ１−ｘＧｅｘ膜上に、低抵抗の良質なＮｉＳｉ１−ｘＧｅｘ膜を所望の膜厚で形成することができ、Ｓｉ１−ｘＧｅｘ膜とＮｉＳｉ１−ｘＧｅｘ膜との界面におけるラフネスを小さくすることができる。これにより、上部にＳｉ１−ｘＧｅｘ膜を有するゲート電極の表面、ソース／ドレイン拡散層に埋め込まれたＳｉ１−ｘＧｅｘ膜の表面のシリサイド化を行った場合に、シート抵抗のばらつきを抑制することができる。また、接合リーク電流を抑制することができる。しかも、本発明によれば、ＰＭＯＳトランジスタのソース／ドレイン領域に埋め込まれたＳｉ１−ｘＧｅｘ膜によりＰＭＯＳトランジスタのチャネル層に圧縮歪みが加わっているため、ＰＭＯＳトランジスタの動作速度の向上を図ることができる。
また、本発明によれば、第１回目の熱処理により比較的厚いニッケル膜のうちの下層側の部分とＳｉ１−ｘ−ｙＧｅｘＣｙ膜のうちの上層側の部分とを反応させるので、第１回目の熱処理において、Ｎｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶の形成を抑制しつつＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜を形成することができる。そして、本発明では、ニッケル膜のうちのＳｉ１−ｘ−ｙＧｅｘＣｙと未反応の部分を選択的にエッチング除去した後に、第２回目の熱処理によりＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜とＳｉ１−ｘ−ｙＧｅｘＣｙ膜のうちの上層側の部分とを反応させてＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜を形成するので、膜厚が厚すぎるＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜が形成されるのを防止することができる。さらに、本発明によれば、第１回目、第２回目の熱処理の条件を適宜設定することによりＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜の膜厚を制御することができる。したがって、本発明によれば、高抵抗のＮｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２膜の形成を抑制しつつ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜上に、低抵抗の良質なＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜を所望の膜厚で形成することができ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜とＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜との界面におけるラフネスを小さくすることができる。これにより、上部にＳｉ１−ｘ−ｙＧｅｘＣｙ膜を有するゲート電極の表面、ソース／ドレイン拡散層に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜の表面のシリサイド化を行った場合に、シート抵抗のばらつきを抑制することができる。また、接合リーク電流を抑制することができる。しかも、本発明によれば、ＮＭＯＳトランジスタのソース／ドレイン領域に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜によりＮＭＯＳトランジスタのチャネル層に引っ張り歪みが加わっているため、ＮＭＯＳトランジスタの動作速度の向上を図ることができる。
図１は、ニッケルシリサイドのシリサイド化プロセスの反応モデルを示す概略断面図（その１）である。 図２は、ニッケルシリサイドのシリサイド化プロセスの反応モデルを示す概略断面図（その２）である。 図３は、比較的薄いＮｉ膜を用いてサリサイドプロセスを行った場合におけるＭＯＳトランジスタの構造を示す概略断面図である。 図４は、異なる膜厚のＮｉ膜を用いてシリサイド化を行ったソース／ドレイン拡散層のシート抵抗を測定した実験結果を示すグラフである。 図５は、本発明の原理を説明する概略断面図である。 図６は、シリコン基板及びニッケルシリサイド膜により構成される系のギブスの自由エネルギーとＮｉ膜の膜厚との関係を模式的に示したグラフである。 図７は、本発明の第１実施形態による半導体装置の構造を示す断面図である。 図８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図９は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図１０は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図１１は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図１２は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図１３は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 図１４は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 図１５は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。 図１６は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。 図１７は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。 図１８は、本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。 図１９は、本発明の第１実施形態による半導体装置の製造方法の評価結果を示す透過型電子顕微鏡写真である。 図２０は、本発明の第１実施形態による半導体装置の製造方法の評価に用いた半導体装置の構造を示す断面図である。 図２１は、本発明の第１実施形態による半導体装置の製造方法の評価結果を示すグラフ（その１）である。 図２２は、本発明の第１実施形態による半導体装置の製造方法の評価結果を示すグラフ（その２）である。 図２３は、本発明の第２実施形態による半導体装置の製造方法を示す工程断面図である。 図２４は、本発明の第３実施形態による半導体装置の構造を示す断面図である。 図２５は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図２６は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図２７は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図２８は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図２９は、本発明の第３実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 図３０は、本発明の第４実施形態による半導体装置の構造を示す断面図である。 図３１は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 図３２は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 図３３は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 図３４は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 図３５は、本発明の第４実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
符号の説明
１０…シリコン基板
１２…Ｎｉ膜
１４…Ｎｉ２Ｓｉ膜
１６…ＮｉＳｉ膜
１８…ＮｉＳｉ２結晶
２０…シリコン基板
２２…ゲート絶縁膜
２４…ゲート電極
２６…サイドウォール絶縁膜
２８…ソース／ドレイン拡散層
３０…ＮｉＳｉ膜
３２…ＮｉＳｉ２結晶
３４…シリコン基板
３６…シリコン酸化膜
３８…フォトレジスト膜
４０…ウェル
４２…シリコン窒化膜
４４…トレンチ
４６…素子分離領域
４８…フォトレジスト膜
５０…チャネルドープ層
５２…ゲート絶縁膜
５４、５４ｎ、５４ｐ…ゲート電極
５６…フォトレジスト膜
５８、５８ｎ、５８ｐ…不純物拡散領域
６０…サイドウォール絶縁膜
６２、６２ｎ、６２ｐ…不純物拡散領域
６４、６４ｎ、６４ｐ…ソース／ドレイン拡散層
６６…Ｎｉ膜
６８…保護膜
７０ａ、７０ｂ…Ｎｉ２Ｓｉ膜
７２ａ、７２ｂ…ＮｉＳｉ膜
７４…シリコン窒化膜
７６…シリコン酸化膜
７８ａ、７８ｂ…コンタクトホール
８０…バリアメタル
８２…タングステン膜
８４ａ、８４ｂ…コンタクトプラグ
８６…層間絶縁膜
８８…ソース／ドレイン拡散層
９０…ＮｉＳｉ膜
９２…ＮｉＳｉ２結晶
９４ａ、９４ｂ…電極パッド
９６…ＮＭＯＳトランジスタ形成領域
９８…ＰＭＯＳトランジスタ形成領域
１００ａ、１００ｂ…Ｓｉ１−ｘＧｅｘ膜
１０１ａ、１０１ｂ…Ｎｉ２Ｓｉ１−ｘＧｅｘ膜
１０２ａ、１０２ｂ…ＮｉＳｉ１−ｘＧｅｘ膜
１０４…凹部
１０６…配線層
１０８…バリアメタル
１１０…銅膜
１１２…層間絶縁膜
１１４…配線層
１１６…バリアメタル
１１８…銅膜
１２０…電極
１２２…シリコン酸化膜
１２４ａ、１２４ｂ…Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜
１２５ａ、１２５ｂ…Ｎｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜
１２６ａ、１２６ｂ…ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜
１２８…凹部
１３０…シリコン酸化膜
［本発明の原理］
まず、本発明の原理について図１乃至図６を用いて説明する。図１及び図２はニッケルシリサイドのシリサイド化プロセスの反応モデルを示す概略断面図、図３は比較的薄いＮｉ膜を用いてサリサイドプロセスを行った場合におけるＭＯＳトランジスタの構造を示す概略断面図、図４は異なる膜厚のＮｉ膜を用いてシリサイド化を行ったソース／ドレイン拡散層のシート抵抗を測定した実験結果を示すグラフ、図５は本発明の原理を説明する概略断面図、図６はシリコン基板及びニッケルシリサイド膜により構成される系のギブスの自由エネルギーとＮｉ膜の膜厚との関係を模式的に示したグラフである。
これまでに、シリコン基板とＮｉ膜とによりニッケルシリサイドが形成されるシリサイド化プロセスの反応モデルとして、Ｎｉ膜の膜厚によって異なる反応モデルが報告されている。なお、本願明細書においては、「ニッケルシリサイド」とはニッケルとシリコンとの化合物を広く意味し、ニッケルシリサイドの組成を明示的に示す場合には、「ダイニッケルシリサイド（Ｎｉ２Ｓｉ）」、「ニッケルモノシリサイド（ＮｉＳｉ）」、又は「ニッケルダイシリサイド（ＮｉＳｉ２）」を使い分けて記載している。
まず、シリコン基板上に膜厚２００ｎｍ程度の十分に厚いＮｉ膜を形成して熱処理を行った場合のシリサイド化プロセスについて、以下のような反応モデルが報告されている（F. d’Heurle, et al., J. Appl. Phys., vol. 55, pp. 4208-4218 (1984) を参照）。
面方位が（１１１）又は（１００）のシリコン基板１０上に２００ｎｍ程度の膜厚でニッケル（Ｎｉ）膜１２が形成されている状態（図１（ａ）参照）で熱処理を行うと、図１（ｂ）に示すように、シリコン基板１０とＮｉ膜１２との界面にダイニッケルシリサイド（Ｎｉ２Ｓｉ）膜１４が形成される。すなわち、シリコン基板１０とＮｉ膜１２との界面には、Ｎｉ２Ｓｉ相のニッケルシリサイド膜１４が形成される。ニッケルシリサイド膜１４を構成するＮｉ２Ｓｉ相の結晶は、斜方晶（Orthorhombic）構造であり、Ｎｉ：Ｓｉの原子組成比が２：１、格子定数がａ＝０．４９９ｎｍ、ｂ＝０．３７２ｎｍ、ｃ＝０．７０３ｎｍ（F. d’Heurle, et al., J. Appl. Phys., vol. 55, pp. 4208-4218 (1984) を参照）である。まずＮｉ２Ｓｉ膜１４が形成されるのは、Ｎｉ膜１２が厚く、Ｓｉの供給量と比較してＮｉの供給量が多くなっているためである。
その後、熱処理を継続すると、図１（ｃ）に示すように、Ｎｉ２Ｓｉ膜１４が成長していき、すべてのＮｉがＮｉ２Ｓｉとなる。すなわち、シリコン基板１０上には、Ｎｉ２Ｓｉ相のニッケルシリサイド膜１４が形成される。
その後、更に熱処理を継続すると、図１（ｄ）に示すように、シリコン基板１０とＮｉ２Ｓｉ膜１４との界面にニッケルモノシリサイド（ＮｉＳｉ）膜１６が形成される。すなわち、シリコン基板１０とＮｉ２Ｓｉ相のニッケルシリサイド膜１４との界面に、ＮｉＳｉ相のニッケルシリサイド膜１６が形成される。ニッケルシリサイド膜１６を構成するＮｉＳｉ相の結晶は、斜方晶（Orthorhombic）構造であり、Ｎｉ：Ｓｉの原子組成比が１：１、格子定数がａ＝０．５２３３ｎｍ、ｂ＝０．３２５８ｎｍ、ｃ＝０．５６５９ｎｍ（F. d’Heurle, et al., J. Appl. Phys., vol. 55, pp. 4208-4218 (1984) を参照）である。
その後、更に熱処理を継続すると、図１（ｅ）に示すように、ＮｉＳｉ膜１６が更に成長し、Ｎｉ２Ｓｉ膜１４までもがＮｉＳｉ膜となる。すなわち、シリコン基板１０上には、ＮｉＳｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜１６が形成される。
このように、膜厚２００ｎｍ程度の十分に厚いＮｉ膜を用いたシリサイド化プロセスでは、Ｎｉ２Ｓｉ、ＮｉＳｉの順で反応が進行する。
一方、シリコン基板上に膜厚１２ｎｍの薄いＮｉ膜を形成して熱処理を行った場合について、透過型電子顕微鏡による断面観察の結果が報告されている（V. Teodorescu, et al., J. Appl. Phys., vol. 90, pp. 167-174 (2001) を参照）。透過型電子顕微鏡による断面観察により明らかにされた反応モデルは、以下の通りである。
面方位が（００１）のシリコン基板１０上に１２ｎｍの膜厚でＮｉ膜１２が形成された状態（図２（ａ）参照）で熱処理を行うと、図２（ｂ）に示すように、シリコン基板１０とＮｉ膜１２との界面にニッケルダイシリサイド（ＮｉＳｉ２）結晶１８が不均一に形成される。すなわち、シリコン基板１０とＮｉ膜１２との界面には、ＮｉＳｉ２相の結晶が不均一に形成される。ＮｉＳｉ２相の結晶は、立方晶（Cubic）構造であり、Ｎｉ：Ｓｉの原子組成比が１：２、格子定数がａ＝ｂ＝ｃ＝０．５４３ｎｍ（F. d’Heurle, et al., J. Appl. Phys., vol. 55, pp. 4208-4218 (1984) を参照）である。Ｎｉ膜１２の膜厚が厚い場合と異なり、ＮｉＳｉ２結晶１８が反応の初期過程において形成されるのは、Ｎｉ膜１２が薄く、Ｓｉの供給量と比較してＮｉの供給量が少ないためである。
更に熱処理を継続すると、図２（ｃ）に示すように、ＮｉＳｉ２結晶１８上のＮｉ膜１２が、ＮｉＳｉ膜１６となる。このとき、ＮｉＳｉ２結晶１８もシリコン基板１０中に成長する。すなわち、シリコン基板１０上には、ＮｉＳｉ２相とＮｉＳｉ相とが混在しているニッケルシリサイド膜が形成される。
その後、更に熱処理を継続すると、図２（ｄ）に示すように、ＮｉＳｉ膜１６が成長していく。このとき、ＮｉＳｉ膜１６下には、ＮｉＳｉ２結晶１８が不均一に形成されている。
このように、膜厚１２ｎｍの程度の比較的薄いＮｉ膜を用いたシリサイド化プロセスでは、ＮｉＳｉ２、ＮｉＳｉの順で反応が進行し、ＮｉＳｉ膜下にＮｉＳｉ２結晶が不均一に形成される。
上述のように、シリコン基板上に形成するＮｉ膜の膜厚によって、シリサイド化の反応過程が異なる。
膜厚が２００ｎｍ程度の比較的厚いＮｉ膜を用いてシリサイド化を行った場合には、上述のように、Ｎｉ２Ｓｉ、ＮｉＳｉの順で反応が進行し、ＮｉＳｉ膜を均一に形成することができる。また、シリコン基板とＮｉＳｉ膜との界面におけるラフネスは小さくなる。しかしながら、近年の半導体装置の微細化の進行に伴い、ゲート電極の高さは、１００ｎｍ以下になっており、ソース／ドレイン拡散層の接合深さも浅くなっている。このような接合深さの浅いソース／ドレイン拡散層に対して厚いＮｉ膜を用いてシリサイド化を行った場合、接合深さに比して膜厚が厚すぎるＮｉＳｉ膜がソース／ドレイン拡散層上に形成される。接合深さに比して膜厚が厚すぎるＮｉＳｉ膜がソース／ドレイン拡散層上に形成されると、接合リーク電流が増加してしまう。
一方、膜厚が１２ｎｍ程度の比較的薄いＮｉ膜を用いてシリサイド化を行った場合には、上述のように、ＮｉＳｉ膜が形成されるとともに、ＮｉＳｉ膜下にＮｉＳｉ２結晶が不均一に形成される。ここで、ＮｉＳｉの比抵抗が１４μΩ・ｃｍであるのに対し、ＮｉＳｉ２の比抵抗は３４μΩ・ｃｍであり、ＮｉＳｉの比抵抗の２倍以上の値となっている。
このように不均一に形成された高抵抗のＮｉＳｉ２結晶は、シリコン基板とＮｉＳｉ膜との界面におけるラフネスを大きくし、シート抵抗のばらつきの増加の原因となる。また、接合リーク電流の増加の原因ともなる。
図３は、膜厚が１２ｎｍ程度の比較的薄いＮｉ膜を用いてサリサイドプロセスを行った場合におけるＭＯＳトランジスタの構造を示す概略断面図である。図示するように、シリコン基板２０上に、ゲート絶縁膜２２を介してゲート電極２４が形成されている。ゲート電極２４の側壁部分には、サイドウォール絶縁膜２６が形成されている。ゲート電極２４の両側のシリコン基板２０内には、エクステンションソース／ドレイン構造のソース／ドレイン拡散層２８が形成されている。ゲート電極２４上及びソース／ドレイン拡散層２８上には、比較的薄いＮｉ膜を用いたサリサイドプロセスにより形成されたＮｉＳｉ膜３０が形成されている。比較的薄いＮｉ膜を用いてサリサイドプロセスを行っているために、ＮｉＳｉ膜３０中、或いはＮｉＳｉ膜３０下には、ＮｉＳｉ２結晶３２が不均一に形成されている。すなわち、ニッケルシリサイド膜には、ＮｉＳｉ相とＮｉＳｉ２相とが混在している。
ここで、ソース／ドレイン拡散層２８のうちサイドウォール絶縁膜２６の端部近傍の部分では、接合深さが浅くなっている。このため、図３に示すように、サイドウォール絶縁膜２６の端部近傍では、ソース／ドレイン拡散層２８の接合部の近傍までＮｉＳｉ２結晶３２が達する場合がある。このようなＮｉＳｉ２結晶３２は、接合リークの発生の原因となる。
９０ｎｍノードテクノロジにおける半導体装置では、ソース／ドレイン拡散層の接合深さは、８０ｎｍ以下程度である。このため、ソース／ドレイン拡散層上にソース／ドレイン電極として形成される金属シリサイド膜の膜厚は、接合リークの発生を十分に抑制しうる２０ｎｍ以下でなければならない。したがって、ソース／ドレイン拡散層のシリサイド化に用いるＮｉ膜の膜厚は、１３ｎｍ以下程度とすることが望ましい。その一方で、Ｎｉ膜を薄く形成することは、上述のように、シート抵抗のばらつきや接合リーク電流の原因となるＮｉＳｉ２結晶が不均一に形成される。このように、微細化されたＭＯＳトランジスタに対してＮｉ膜を用いてシリサイド化を行う場合、従来の方法では、Ｎｉ膜を薄い膜厚で形成せざるを得ないため、トランジスタ特性の劣化を招くＮｉＳｉ２結晶が形成されるのを回避することが困難であると考えられる。
本願発明者は、ＮｉＳｉ２結晶の形成を抑制しつつシリサイド化を行いうるＮｉ膜の膜厚を明らかにするため、異なる膜厚のＮｉ膜を用いてシリサイド化を行ったソース／ドレイン拡散層のシート抵抗を測定する実験を行った。実験では、膜厚が１０ｎｍ、１２ｎｍ、１５ｎｍ、１７ｎｍ、２０ｎｍのＮｉ膜を用いて、ボロンイオンがドープされた幅０．１４μｍのソース／ドレイン拡散層表面のシリサイド化を行った。各膜厚の場合について複数のサンプルのシート抵抗を測定し、その累積確率をプロットした。図４は実験結果を示すグラフである。横軸はソース／ドレイン拡散層のシート抵抗を示し、縦軸は累積確率を示している。■印で示すプロットは膜厚１０ｎｍのＮｉ膜を用いた場合、●印で示すプロットは膜厚１２ｎｍのＮｉ膜を用いた場合、△印で示すプロットは膜厚１５ｎｍのＮｉ膜を用いた場合、▼印で示すプロットは膜厚１７ｎｍのＮｉ膜を用いた場合、◇印で示すプロットは膜厚２０ｎｍのＮｉ膜を用いた場合の測定結果を示している。
図４に示す実験結果から明らかなように、Ｎｉ膜の膜厚が１７ｎｍ、２０ｎｍの場合には、シート抵抗のばらつきが、Ｎｉ膜の膜厚が１０ｎｍ、１２ｎｍ、１５ｎｍの場合と比較して非常に小さくなっている。この結果から、Ｎｉ膜の膜厚が１７ｎｍ以上の場合には、ＮｉＳｉ２結晶の形成が抑制されているということができる。すなわち、この場合には、図１に示す反応モデルに従ったシリサイド化が起きていると考えられる。また、Ｎｉ膜の膜厚が１７ｎｍ以上の場合には、シリサイドの凝集も抑制されていた。
一方、Ｎｉ膜の膜厚が１７ｎｍよりも小さい場合には、シリサイド化されたソース／ドレイン拡散層のシート抵抗のばらつきが顕著になっている。この結果から、Ｎｉ膜の膜厚が１７ｎｍよりも小さい場合には、ＮｉＳｉ２結晶が形成されているということができる。すなわち、この場合には、図２に示す反応モデルに従ったシリサイド化が起きていることが推測される。
ところで、２０ｎｍ以上の膜厚のＮｉ膜から形成されるＮｉＳｉ膜の膜厚は、３０ｎｍ以上となる。このため、単に２０ｎｍ以上の膜厚のＮｉ膜を用いてゲート電極表面及びソース／ドレイン拡散層表面のシリサイド化を行った場合には、ＮｉＳｉ２結晶の形成が抑制される一方で、接合リーク電流が増加してしまう虞がある。
本願発明者は、鋭意検討した結果、以下のようにすれば、高抵抗のＮｉＳｉ２結晶の形成を抑制しつつ、所望の膜厚でＮｉＳｉ膜を形成しうることに想到した。以下、本発明によるシリサイド化プロセスについて図５を用いて説明する。
まず、図５（ａ）に示すように、シリコン基板１０上に、例えば膜厚２０ｎｍのＮｉ膜１２を形成する。なお、Ｎｉ膜１２の膜厚は例えば１７ｎｍ以上とする。但し、後述するように、シリサイド化後に、Ｎｉ膜１２のうちのＳｉと未反応の部分を確実に除去する必要があるため、Ｎｉ膜１２の膜厚は、厚くとも２００ｎｍ以下に設定することが望ましい。
次いで、第１回目の熱処理として、例えば、ＲＴＡ（Rapid Thermal Annealing）法により、２７０℃、３０秒間の低温の熱処理を行う。これにより、図５（ｂ）に示すように、Ｎｉ膜１２のうちの下層側の部分中のＮｉとシリコン基板１０のうちの上層側の部分中のＳｉとを反応させ、Ｎｉ２Ｓｉ膜１４を形成する。すなわち、シリコン基板１０とＮｉ膜１２との界面に、Ｎｉ２Ｓｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜１４を形成する。Ｎｉ膜１２のうちのＳｉと反応させる下層側の部分の膜厚は例えば１０ｎｍとする。なお、第１回目の熱処理の熱処理温度は、例えば２００〜４００℃とする。熱処理時間は、例えば１０秒〜６０分間とする。
次いで、図５（ｃ）に示すように、Ｎｉ膜１２のうちのＳｉと未反応の部分をエッチングにより選択的に除去する。エッチング溶液としては、例えば、硫酸と過酸化水素水とを３：１の割合で混合した硫酸過水を用いる。エッチング時間は、Ｎｉ膜１２のうちのＳｉと未反応の部分の膜厚等に応じて設定する。例えば、エッチング時間は、１〜３０分とする。
次いで、第２回目の熱処理として、例えば、ＲＴＡ法により、５００℃、３０秒間の熱処理を行う。これにより、図５（ｄ）に示すように、Ｎｉ２Ｓｉ膜１４中のＮｉ２Ｓｉとシリコン基板１０のうちの上層側の部分中のＳｉとを反応させ、ＮｉＳｉ膜１６を形成する。すなわち、シリコン基板１０上に、ＮｉＳｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜１６を形成する。なお、第２回目の熱処理の熱処理温度は、第１回目の熱処理の熱処理温度と同程度又は第１回目の熱処理の熱処理温度よりも高温とする。具体的には、例えば３５０〜６５０℃とする。熱処理時間は、例えば１０秒〜６０分間とする。
上述のように、本発明によるシリサイド化では、第１回目の熱処理により比較的厚いＮｉ膜１２のうちの下層側の部分とシリコン基板１０のうちの上層側の部分とを反応させる。比較的厚いＮｉ膜１２を用いるので、第１回目の熱処理において、ＮｉＳｉ２結晶の形成を抑制しつつＮｉ２Ｓｉ膜１４を形成することができる。そして、Ｎｉ膜１２のうちのＳｉと未反応の部分を選択的にエッチング除去した後に、第２の熱処理によりＮｉ２Ｓｉ膜１４とシリコン基板１０のうちの上層側の部分とを反応させてＮｉＳｉ膜１６を形成するので、膜厚が厚すぎるＮｉＳｉ膜１６が形成されるのを防止することができる。ＮｉＳｉ膜１６の膜厚は、第１回目、第２回目の熱処理の熱処理温度、熱処理時間等の条件を適宜設定することにより制御することができる。
こうして、高抵抗のＮｉＳｉ２膜の形成を抑制しつつ、シリコン基板１０上に、低抵抗の良質なＮｉＳｉ膜１６を所望の膜厚で形成することができ、シリコン基板１０とＮｉＳｉ膜１６との界面におけるラフネスを小さくすることができる。これにより、ゲート電極表面、ソース／ドレイン拡散層表面のシリサイド化を行った場合に、シート抵抗のばらつきを抑制することができる。また、接合リーク電流を抑制することができる。
第１回目の熱処理により、ＮｉＳｉ２膜の形成を抑制しつつ、Ｎｉ２Ｓｉ膜を形成するためには、Ｎｉ膜の膜厚を１７ｎｍ以上に設定することが望ましい。以下に、理由を述べる。
図６は、シリコン基板及びニッケルシリサイド膜により構成される系のギブスの自由エネルギーとシリサイド化に用いたＮｉ膜の膜厚との関係を模式的に示したグラフである。グラフ中、点線の曲線は、シリコン基板及びＮｉＳｉ２膜により構成される系のギブスの自由エネルギーとシリサイド化に用いたＮｉ膜の膜厚との関係を示している。グラフ中、実線の曲線は、シリコン基板及びＮｉ２Ｓｉ膜により構成される系のギブスの自由エネルギーとシリサイド化に用いたＮｉ膜の膜厚との関係を示している。
図６のグラフに示すように、Ｎｉ膜の膜厚１７ｎｍ付近を境界にして、境界の膜厚よりもＮｉ膜の膜厚が小さな場合には、シリコン基板及びＮｉＳｉ２膜により構成される系が、シリコン基板及びＮｉ２Ｓｉ膜により構成される系と比較して、ギブスの自由エネルギーが低くなっていると予想される。したがって、この場合には、ＮｉＳｉ２膜が安定的に形成されると考えられる。
一方、Ｎｉ膜の膜厚１７ｎｍ付近を境界にして、境界の膜厚よりもＮｉ膜の膜厚が大きな場合には、シリコン基板及びＮｉ２Ｓｉ膜により構成される系が、シリコン基板及びＮｉＳｉ２膜により構成される系と比較して、ギブスの自由エネルギーが小さくなっていると予想される。したがって、この場合には、Ｎｉ２Ｓｉ膜が安定的に形成されると考えられる。すなわち、Ｎｉ膜の膜厚を１７ｎｍ以上に設定することにより、ＮｉＳｉ２膜の形成を十分に抑制することができると考えられる。
上述のように、Ｎｉ膜の膜厚を１７ｎｍ以上、より好ましくは２０ｎｍ以上に設定することにより、第１回目の熱処理により、ＮｉＳｉ２膜の形成を抑制しつつ、Ｎｉ２Ｓｉ膜を形成することができると考えられる。このことは、図４に示すソース／ドレイン拡散層のシート抵抗の測定結果からも裏付けられている。
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図７乃至図２２を用いて説明する。図７は本実施形態による半導体装置の構造を示す断面図、図８乃至図１８は本実施形態による半導体装置の製造方法を示す工程断面図、図１９は本実施形態による半導体装置の製造方法の評価結果を示す透過型電子顕微鏡写真、図２０は本実施形態による半導体装置の製造方法の評価に用いた半導体装置の構造を示す断面図、図２１及び図２２は本実施形態による半導体装置の製造方法の評価結果を示すグラフである。
まず、本実施形態による半導体装置の構造について図７を用いて説明する。
シリコン基板３４上には、素子領域を画定する素子分離領域４６が形成されている。素子分離領域４６が形成されたシリコン基板３４内には、ウェル（図示せず）が形成されている。
ウェルが形成されたシリコン基板３４上には、シリコン酸化膜よりなるゲート絶縁膜５２を介して、ポリシリコン膜よりなるゲート電極５４が形成されている。ゲート電極５４上には、ＮｉＳｉのみからなるニッケルシリサイド膜７２ａが形成されている。すなわち、ニッケルシリサイド膜７２ａは、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されている。ニッケルシリサイド膜７２ａの膜厚は、例えば２０ｎｍ以下となっている。
ニッケルシリサイド膜７２ａが形成されたゲート電極５４の側壁部には、サイドウォール絶縁膜６０が形成されている。
ゲート電極５４下のシリコン基板３４内には、チャネルドープ層５０が形成されている。ゲート電極５４の両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８と、深い不純物拡散領域６２とにより構成されるソース／ドレイン拡散層６４が形成されている。ソース／ドレイン拡散層６４上には、ＮｉＳｉのみからなるニッケルシリサイド膜７２ｂが形成されている。すなわち、ニッケルシリサイド膜７２ｂは、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されている。ニッケルシリサイド膜７２ｂの膜厚は、例えば２０ｎｍ以下となっている。
こうして、シリコン基板３４上に、ゲート電極５４と、ソース／ドレイン拡散層６４とを有するＭＯＳトランジスタが形成されている。
ＭＯＳトランジスタが形成されたシリコン基板３４上には、シリコン窒化膜７４が形成されている。シリコン窒化膜７４上には、シリコン酸化膜７６が形成されている。
シリコン酸化膜７６及びシリコン窒化膜７４には、ゲート電極５４上のニッケルシリサイド膜７２ａに達するコンタクトホール７８ａが形成されている。また、シリコン酸化膜７６及びシリコン窒化膜７４には、ソース／ドレイン拡散層６４上のニッケルシリサイド膜７２ｂに達するコンタクトホール７８ｂが形成されている。
コンタクトホール７８ａ、７８ｂ内には、バリアメタル８０及びタングステン膜８２よりなるコンタクトプラグ８４ａ、８４ｂがそれぞれ埋め込まれている。
コンタクトプラグ８４ａ、８４ｂが埋め込まれたシリコン酸化膜７６上には、層間絶縁膜８６が形成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、ゲート電極５４上及びソース／ドレイン拡散層６４上にそれぞれ形成されたニッケルシリサイド膜７２ａ、７２ｂが、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されていることに主たる特徴がある。
すなわち、本実施形態による半導体装置では、ニッケルシリサイド膜７２ａ、７２ｂ中に、ＮｉＳｉ２結晶は形成されていない。また、ニッケルシリサイド膜７２ａとゲート電極５４との界面及びニッケルシリサイド膜７２ｂとシリコン基板３４との界面にも、ＮｉＳｉ２結晶は形成されていない。
このように、ニッケルシリサイド膜７２ａ、７２ｂが、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されているため、ＮｉＳｉ膜７２ａとゲート電極５４との界面及びＮｉＳｉ膜７２ｂとソース／ドレイン拡散層６４との界面におけるラフネスを小さくすることができ、ゲート電極５４表面及びソース／ドレイン拡散層６４表面のシート抵抗のばらつきを抑制することができる。
また、ニッケルシリサイド膜７２ｂの膜厚が例えば２０ｎｍ以下と薄くなっており、しかも、ソース／ドレイン拡散層６４の接合部の近傍まで達して接合リークの発生の原因となるＮｉＳｉ２結晶が形成されていないため、ソース／ドレイン拡散層６４の接合深さを浅くした場合であっても、接合リーク電流を抑制することができる。
次に、本実施形態による半導体装置の製造方法について図８乃至図１８を用いて説明する。
まず、例えばアンモニア過水を用いて、シリコン基板３４の表面を洗浄する。シリコン基板３４としては、例えば面方位（１００）のｐ型シリコン基板を用いる。
次いで、シリコン基板３４上に、例えば熱酸化法により、例えば膜厚５０ｎｍのシリコン酸化膜３６を形成する（図８（ａ）参照）。
次いで、例えばスピンコート法により、フォトレジスト膜３８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜３８をパターニングする。これにより、シリコン酸化膜３６をパターニングするためのフォトレジストマスク３８が形成される（図８（ｂ）参照）。
次いで、フォトレジスト膜３８をマスクとして、シリコン酸化膜３６をエッチングする（図８（ｃ）参照）。
次いで、フォトレジスト膜３８及びシリコン酸化膜３６をマスクとして、例えばイオン注入法により、シリコン基板３４にドーパント不純物を導入する。これにより、所定の導電型のウェル４０が形成される（図９（ａ）参照）。ＮＭＯＳトランジスタを形成するためのｐ型ウェルを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１２０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成するためのｎ型ウェルを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を３００ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
ウェル４０を形成した後、フォトレジスト膜３８を剥離する（図９（ｂ）参照）。次に、シリコン酸化膜３６をエッチング除去する（図９（ｃ）参照）。
次いで、例えばＳＴＩ（Shallow Trench Isolation）法により、以下のようにして素子領域を画定する素子分離領域を形成する。
まず、シリコン基板３４上に、例えばＣＶＤ（Chemical Vapor Deposition）法により、例えば膜厚５０ｎｍのシリコン窒化膜４２を形成する（図１０（ａ）参照）。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン窒化膜４２をパターニングする。これにより、シリコン酸化膜が埋め込まれるトレンチを形成するためのハードマスク４２が形成される（図１０（ｂ）参照）。
次いで、シリコン窒化膜４２をマスクとして、シリコン基板３４をエッチングする。こうして、シリコン基板３４に、トレンチ４４が形成される（図１０（ｃ）参照）。
トレンチ４４を形成した後、例えばウェットエッチングにより、マスクとして用いたシリコン窒化膜４２を除去する（図１１（ａ）参照）。
次いで、トレンチ４４が形成されたシリコン基板３４上に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのシリコン酸化膜を形成する。
次いで、例えばＣＭＰ（Chemical Mechanical Polishing）法により、シリコン基板３４の表面が露出するまでシリコン酸化膜を研磨し、シリコン基板３４上のシリコン酸化膜を除去する。
こうして、トレンチ４４に埋め込まれたシリコン酸化膜よりなる素子分離領域４６が形成される（図１１（ｂ）参照）。素子分離領域４６により、素子領域が画定される。
次いで、例えばスピンコート法により、フォトレジスト膜４８を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜４８をパターニングする。これにより、チャネルドープ層を形成するためのフォトレジストマスク４８が形成される（図１１（ｃ）参照）。なお、図１１（ｃ）以降の図面では、ＭＯＳトランジスタが形成される素子領域を拡大して示している。
次いで、フォトレジスト膜４８をマスクとして、例えばイオン注入法により、シリコン基板３４にドーパント不純物を導入する。これにより、シリコン基板３４内に、チャネルドープ層５０が形成される（図１２（ａ）参照）。ＮＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を１５ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を８０ｋｅＶ、ドーズ量を１×１０１３ｃｍ−２とする。
チャネルドープ層５０を形成した後、マスクとして用いたフォトレジスト膜４８を剥離する。
次いで、例えば９５０℃、１０秒間の熱処理により、チャネルドープ層５０中のドーパント不純物を活性化する。
次いで、シリコン基板３４上に、例えば熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜よりなるゲート絶縁膜５２を形成する（図１２（ｂ）参照）。なお、ゲート絶縁膜５２の材料としてシリコン酸化膜を用いたが、ゲート絶縁膜５２の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１００ｎｍのポリシリコン膜５４を形成する。
次いで、例えばイオン注入法により、ドーパント不純物をポリシリコン膜５４に導入する（図１２（ｃ）参照）。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を１０ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。
次いで、例えばスピンコート法により、フォトレジスト膜５６を形成する。この後、フォトリソグラフィ技術を用い、フォトレジスト膜５６をパターニングする。これにより、ポリシリコン膜５４をパターニングするためのフォトレジストマスク５６が形成される（図１３（ａ）参照）。
次いで、フォトレジスト膜５６をマスクとして、ポリシリコン膜５４をドライエッチングする。これにより、ポリシリコン膜よりなるゲート電極５４が形成される（図１３（ｂ）参照）。
ゲート電極５４を形成した後、マスクとして用いたフォトレジスト膜５６を除去する。
次いで、ゲート電極５４をマスクとして、例えばイオン注入法により、ゲート電極５４の両側のシリコン基板３４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えば砒素を用い、イオン注入の条件は例えば加速電圧を１ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を０．５ｋｅＶ、ドーズ量を１×１０１５ｃｍ−２とする。これにより、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８が形成される（図１３（ｃ）参照）。
次いで、全面に、例えばＣＶＤ法により例えば膜厚１００ｎｍのシリコン酸化膜６０を形成する（図１４（ａ）参照）。
次いで、例えばＲＩＥ（Reactive Ion etching）法により、シリコン酸化膜６０を異方性エッチングする。これにより、ゲート電極５４の側壁部分にシリコン酸化膜よりなるサイドウォール絶縁膜６０が形成される（図１４（ｂ）参照）。なお、ここではサイドウォール絶縁膜６０の材料としてシリコン酸化膜を用いたが、サイドウォール絶縁膜６０の材料はシリコン酸化膜に限定されるものではなく、他のあらゆる絶縁膜を適宜用いることができる。
次いで、ゲート電極５４及びサイドウォール絶縁膜６０をマスクとして、例えばイオン注入法により、ゲート電極５４及びサイドウォール絶縁膜６０の両側のシリコン基板３４にドーパント不純物を導入する。ＮＭＯＳトランジスタを形成する場合、ｎ型のドーパント不純物として例えばリンを用い、イオン注入の条件は例えば加速電圧を８ｋｅＶ、ドーズ量を１×１０１６ｃｍ−２とする。ＰＭＯＳトランジスタを形成する場合、ｐ型のドーパント不純物として例えばボロンを用い、イオン注入の条件は例えば加速電圧を５ｋｅＶ、ドーズ量を５×１０１５ｃｍ−２とする。これにより、ソース／ドレイン拡散層の深い領域を構成する不純物拡散領域６２が形成される（図１４（ｃ）参照）。
次いで、所定の熱処理を行うことにより、不純物拡散領域５８、６２に導入されたドーパント不純物を活性化する。
こうして、ゲート電極５４の両側のシリコン基板３４内に、エクステンション領域、すなわち、浅い不純物拡散領域５８と、深い不純物拡散領域６２とにより構成されるソース／ドレイン拡散層６４が形成される（図１５（ａ）参照）。
次いで、例えばフッ酸処理により、ゲート電極５４の表面及びソース／ドレイン拡散層６４の表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばＮｉターゲットを用いたスパッタ法により、例えば膜厚２０ｎｍのＮｉ膜６６を形成する（図１５（ｂ）参照）。Ｎｉ膜６６の膜厚は例えば１７ｎｍ以上とする。なお、後述するように、第１回目の熱処理後にＮｉ膜６６のうちのＳｉと未反応の部分を確実に除去する必要があるため、Ｎｉ膜６６の膜厚は２００ｎｍ以下であることが望ましい。
次いで、Ｎｉ膜６６上に、例えばＰＶＤ（Physical Vapor Deposition）法により、例えば膜厚５〜５０ｎｍの窒化チタン（ＴｉＮ）膜よりなる保護膜６８を形成する（図１５（ｃ）参照）。なお、保護膜６８は、窒化チタン膜に限定されるものではない。保護膜６８として、例えば膜厚５〜３０ｎｍのチタン（Ｔｉ）膜を用いてもよい。
保護膜６８により、ニッケル膜６６、及びその後に形成されるニッケルシリサイド膜の酸化を防止することができる。
また、Ｎｉ膜６６が形成された基板を、Ｎｉ膜６６が剥き出しの状態で基板搬送用のカセットに搭載したり、ＲＴＡ装置の炉内や成膜装置のチャンバ内に収容すると、これらがＮｉで汚染され、その後にカセットに搭載されたり、ＲＴＡ装置の炉内や成膜装置のチャンバ内に収容された別の基板等にＮｉよりなるパーティクルが付着することがある。Ｎｉ膜６６上に保護膜６８を形成することにより、このようなＮｉによる２次汚染を防止することができる。
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２７０℃、３０秒間の熱処理を行う。これにより、Ｎｉ膜６６のうちの下層側の部分中のＮｉとゲート電極５４のうちの上層側の部分中のＳｉとを反応させ、Ｎｉ膜６６のうちの下層側の部分中のＮｉとソース／ドレイン拡散層６４のうちの上層側の部分中のＳｉとを反応させる。こうして、ゲート電極５４上にＮｉ２Ｓｉ膜７０ａが形成され、ソース／ドレイン拡散層６４上にＮｉ２Ｓｉ膜７０ｂが形成される（図１６（ａ）参照）。すなわち、ゲート電極５４とＮｉ膜６６との界面、及びソース／ドレイン拡散層６４とＮｉ膜６６との界面に、Ｎｉ２Ｓｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜７０ａ、７０ｂが形成される。
次いで、ウェットエッチングにより、保護膜６８及びＮｉ膜６６のうちのＳｉと未反応の部分をそれぞれ選択的に除去する（図１６（ｂ）参照）。エッチング溶液としては、例えば硫酸と過酸化水素水とを３：１の割合で混合した硫酸過水を用いる。また、エッチング時間は、例えば２０分とする。
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法により、例えば５００℃、３０秒間の熱処理を行う。これにより、Ｎｉ２Ｓｉ膜７０ａ中のＮｉ２Ｓｉとゲート電極５４のうちの上層側の部分中のＳｉとを反応させ、Ｎｉ２Ｓｉ膜７０ｂ中のＮｉ２Ｓｉとソース／ドレイン拡散層６４のうちの上層側の部分中のＳｉとを反応させる。こうして、ゲート電極５４上にＮｉＳｉ膜７２ａが形成され、ソース／ドレイン拡散層６４上にＮｉＳｉ膜７２ｂが形成される（図１６（ｃ）参照）。すなわち、ゲート電極５４上、及びソース／ドレイン拡散層６４上には、ＮｉＳｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜７２ａ、７２ｂが形成される。
こうして、サリサイドプロセスにより、ゲート電極５４上にＮｉＳｉ膜７２ａが形成される。また、ソース／ドレイン拡散層６４上にＮｉＳｉ膜７２ｂが形成される。なお、Ｎｉ膜６６の膜厚、第１回目及び第２回目の熱処理の条件を適宜設定することにより、所望の膜厚のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。例えば、膜厚２０ｎｍ以下のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。
このように、本実施形態による半導体装置の製造方法は、Ｎｉ膜６６を比較的厚く形成した後、まず、第１回目の熱処理を行うことにより、ゲート電極５４及びソース／ドレイン拡散層６４のうちの上層側の部分中のＳｉとＮｉ膜６６のうちの下層側の部分中のＮｉとをそれぞれ反応させ、ゲート電極５４上及びソース／ドレイン拡散層６４上にＮｉ２Ｓｉ膜７０ａ、７０ｂをそれぞれ形成し、Ｎｉ膜６６のうちのＳｉと未反応の部分を選択的に除去した後、第２回目の熱処理を行うことにより、ゲート電極５４及びソース／ドレイン拡散層６４のうちの上層側の部分中のＳｉとＮｉ２Ｓｉ膜７０ａ、７０ｂ中のＮｉ２Ｓｉとをそれぞれ反応させ、ゲート電極５４上及びソース／ドレイン拡散層６４上にＮｉＳｉ膜７２ａ、７２ｂをそれぞれ形成することに主たる特徴がある。
第１回目の熱処理によりゲート電極５４及びソース／ドレイン拡散層６４のうちの上層側の部分中のＳｉと、比較的厚く形成されたＮｉ膜６６のうちの下層側の部分中のＮｉとをそれぞれ反応させることにより、第１回目の熱処理において、ＮｉＳｉ２結晶の形成を抑制しつつＮｉ２Ｓｉ膜７０ａ、７０ｂを形成することができる。そして、Ｎｉ膜６６のうちのＳｉと未反応の部分を選択的にエッチング除去した後に、第２回目の熱処理によりゲート電極５４及びソース／ドレイン拡散層６４のうちの上層側の部分中のＳｉとＮｉ２Ｓｉ膜７０ａ、７０ｂ中のＮｉ２Ｓｉとをそれぞれ反応させてＮｉＳｉ膜７２ａ、７２ｂを形成するので、膜厚が厚すぎるＮｉＳｉ膜７２ａ、７２ｂが形成されるのを防止することができる。ＮｉＳｉ膜７２ａ、７２ｂの膜厚は、第１回目、第２回目の熱処理の熱処理温度、熱処理時間等の条件を適宜設定することにより制御することができる。
こうして、ゲート電極５４上及びソース／ドレイン拡散層６４上に、高抵抗のＮｉＳｉ２結晶の形成を抑制しつつ、良質なＮｉＳｉ膜７２ａ、７２ｂを所望の膜厚で形成することができる。これにより、ＮｉＳｉ膜７２ａとゲート電極５４との界面及びＮｉＳｉ膜７２ｂとソース／ドレイン拡散層６４との界面におけるラフネスを小さくすることができ、ゲート電極５４表面及びソース／ドレイン拡散層６４表面のシート抵抗のばらつきを抑制することができる。また、接合リーク電流を抑制することができる。
次いで、全面に、例えばプラズマＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜７４を形成する。シリコン窒化膜７４の成膜温度は、例えば５００℃とする。なお、サリサイドプロセス後の工程は、ＮｉＳｉ膜７２ａ、７２ｂの凝集を抑制するために、例えば５００℃以下の温度で行う。
次いで、シリコン窒化膜７４上に、例えばプラズマＣＶＤ法により、例えば膜厚６００ｎｍのシリコン酸化膜７６を形成する（図１７（ａ）参照）。
次いで、例えばＣＭＰ法により、シリコン酸化膜７６を平坦化する（図１７（ｂ）参照）。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜７６及びシリコン窒化膜７４に、ＮｉＳｉ膜７２ａに達するコンタクトホール７８ａ、及びＮｉＳｉ膜７２ｂに達するコンタクトホール７８ｂをそれぞれ形成する（図１７（ｃ）参照）。
次いで、コンタクトホール７８ａ、７８ｂが形成されたシリコン酸化膜７６上に、例えばスパッタ法により、例えば膜厚５０ｎｍの窒化チタン膜よりなるバリアメタル８０を形成する。
次いで、バリアメタル８０上に、例えばＣＶＤ法により、例えば膜厚４００ｎｍのタングステン膜８２を形成する（図１８（ａ）参照）。
次いで、例えばＣＭＰ法により、シリコン酸化膜７６の表面が露出するまでタングステン膜８２及びバリアメタル８０を研磨する。こうして、コンタクトホール７８ａ、７８ｂ内に、バリアメタル８０及びタングステン膜８２よりなるコンタクトプラグ８４ａ、８４ｂがそれぞれ形成される（図１８（ｂ）参照）。
次いで、全面に、層間絶縁膜８６を形成する（図１８（ｃ）参照）。
層間絶縁膜８６を形成した後、配線層（図示せず）を適宜形成する。
こうして、図７に示す本実施形態による半導体装置が製造される。
次に、本実施形態による半導体装置の製造方法の評価結果について図１９乃至図２２を用いて説明する。
（評価結果（その１））
本実施形態による半導体装置の製造方法により製造されたＭＯＳトランジスタについて、透過型電子顕微鏡を用いて断面観察を行い、シリコン基板とニッケルシリサイド膜との界面におけるラフネスを評価した。断面観察は、ＭＯＳトランジスタのソース／ドレイン拡散層と、ソース／ドレイン拡散層上に形成されたニッケルシリサイド膜との界面について行った。
図１９（ａ）は実施例１、すなわち本実施形態による半導体装置の製造方法により半導体装置を製造した場合の断面観察の結果を示す透過型電子顕微鏡写真である。実施例１では、膜厚２０ｎｍのＮｉ膜上にＴｉＮ膜を形成し、第１回目の熱処理として２６０℃、３０秒間の熱処理を行った。次いで、ＴｉＮ膜及びＮｉ膜のうちのＳｉと未反応の部分を選択的に除去した後、第２回目の熱処理として４５０℃、３０秒間の熱処理を行った。
図１９（ｂ）は比較例１の場合の断面観察の結果を示す透過型電子顕微鏡写真である。比較例１では、膜厚１０ｎｍのＮｉ膜上にＴｉＮ膜を形成し、４００℃、３０秒間の熱処理を１回行った。
図１９（ｃ）は比較例２の場合の断面観察の結果を示す透過型電子顕微鏡写真である。比較例２では、膜厚１０ｎｍのＮｉ膜上にＴｉＮ膜を形成し、第１回目の熱処理として２８０℃、３０秒間の熱処理を行った。次いで、ＴｉＮ膜及びＮｉ膜のうちのＳｉと未反応の部分を選択的に除去した後、第２回目の熱処理として４５０℃、３０秒間の熱処理を行った。
図１９（ｄ）は比較例３の場合の断面観察の結果を示す透過型電子顕微鏡写真である。比較例３では、膜厚１０ｎｍのＮｉ膜上にＴｉＮ膜を形成し、第１回目の熱処理として２６０℃、３０秒間の熱処理を行った。次いで、ＴｉＮ膜及びＮｉ膜のうちのＳｉと未反応の部分を選択的に除去した後、第２回目の熱処理として４５０℃、３０秒間の熱処理を行った。
図１９（ｂ）乃至図１９（ｄ）に示す比較例１乃至３の場合には、ソース／ドレイン拡散層８８とＮｉＳｉ膜９０との界面近傍に、高抵抗のＮｉＳｉ２結晶９２が不均一に形成されているのが観察されている。すなわち、比較例１乃至３の場合、ソース／ドレイン拡散層上に形成されたニッケルシリサイド膜には、ＮｉＳｉ相とＮｉＳｉ２相とが混在した状態となっている。Ｎｉ膜を厚膜化せずに低温アニールのみでは、ＮｉＳｉ２スパイクを抑制することができない。
これに対し、図１９（ａ）に示す実施例１の場合には、このようなＮｉＳｉ２結晶は観察されていない。すなわち、実施例１の場合、ソース／ドレイン拡散層上に形成されたニッケルシリサイド膜は、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されている。
また、図１９（ａ）乃至図１９（ｄ）に示す電子顕微鏡写真の比較から明らかなように、実施例１の場合には、比較例１乃至３の場合と比較して、ソース／ドレイン拡散層８８とＮｉＳｉ膜９０との界面におけるラフネスが著しく小さくなっていることが分かる。
上記の透過型電子顕微鏡による断面観察の結果から、本実施形態による半導体装置の製造方法によれば、ＮｉＳｉ２膜の形成を抑制しつつ良質なＮｉＳｉ膜を形成することができることができ、シリコン基板とＮｉＳｉ膜との界面におけるラフネスを低減することができることが確認された。
（評価結果（その２））
本実施形態による半導体装置の製造方法により製造されたＭＯＳトランジスタについて、ソース／ドレイン拡散層の接合リーク電流を測定した。接合リーク電流の測定は、ＰＭＯＳトランジスタのボロンがイオン注入されたｐ型のソース／ドレイン拡散層について行った。
測定を行う際には、図２０に示すように、ゲート電極５４の一方の側に形成されたソース／ドレイン拡散層６４に、コンタクトプラグ８４ｂ及び電極パッド９４ａを介して負の電圧を印加した。また、ゲート電極５４の他の側のソース／ドレイン拡散層が形成されていないｎ型のウェル４０に、コンタクトプラグ８４ｂ及び電極パッド９４ｂを介して正の電圧を印加した。こうして、ゲート電極５４を挟むソース／ドレイン拡散層６４とウェル４０との間に逆バイアスを印加したときに流れる接合リーク電流を測定した。以下に述べる実施例２、比較例４乃至６の場合について、複数のサンプルの接合リーク電流を測定し、その累積確率をプロットした。図２１は測定結果を示すグラフである。横軸はソース／ドレイン拡散層の接合リーク電流のゲート電極周辺での成分を示し、縦軸は累積確率を示している。
図２１中▼印で示すプロットは実施例２、すなわち本実施形態による半導体装置の製造方法により半導体装置を製造した場合の測定結果を示している。実施例２では、膜厚２０ｎｍのＮｉ膜上にＴｉＮ膜を形成し、第１回目の熱処理として２７０℃、３０秒間の熱処理を行った。次いで、アンモニア過水及び硫酸過水を用いた洗浄により、ＴｉＮ膜及びＮｉ膜のうちのＳｉと未反応の部分を選択的に除去した後、第２回目の熱処理として５００℃、３０秒間の熱処理を行った。
図２１中●印で示すプロットは、比較的薄いＮｉ膜を形成し、熱処理を１回だけ行った比較例４の場合の測定結果を示している。比較例４では、膜厚１０ｎｍのＮｉ膜上にＴｉＮ膜を形成し、４００℃、３０秒間の熱処理を１回行った。次いで、アンモニア過水及び硫酸過水を用いた洗浄により、ＴｉＮ膜及びＮｉ膜のうちのＳｉと未反応の部分を選択的に除去した。
図２１中△印で示すプロットは、比較的薄いＮｉ膜を形成し、２回の熱処理を行った比較例５の場合の測定結果を示している。比較例５では、膜厚１０ｎｍのＮｉ膜上にＴｉＮ膜を形成し、第１回目の熱処理として３００℃、３０秒間の熱処理を行った。次いで、アンモニア過水及び硫酸過水を用いた洗浄により、ＴｉＮ膜及びＮｉ膜のうちのＳｉと未反応の部分を選択的に除去した後、第２回目の熱処理として５００℃、３０秒間の熱処理を行った。
図２１中■印で示すプロットは、ニッケルシリサイド膜に代えて、コバルトシリサイド（ＣｏＳｉ２）膜を形成した比較例６の場合の測定結果を示している。比較例６では、シリサイド化のための金属膜としてＮｉ膜に代えて４ｎｍのＣｏ膜を形成して熱処理によりＣｏＳｉ２膜を形成した。
図２１に示す各プロットの比較から明らかなように、Ｎｉ膜を膜厚２０ｎｍと比較的厚く形成し、かつ第１回目の熱処理の温度を２７０℃と比較的低く設定した実施例２の場合には、Ｎｉ膜を膜厚１０ｎｍと薄く形成した比較例４及び５の場合と比較して、接合リーク電流が極めて小さくなっている。実施例２の場合の接合リーク電流は、ＣｏＳｉ２膜を形成した比較例６の場合に匹敵する程度に低減されている。
また、比較例４及び５の結果から、Ｎｉ膜を比較的薄く形成した場合には、第１回目の熱処理の温度の高低にかかわらず、接合リーク電流を十分に低減することはできないことが分かる。
（評価結果（その３））
さらに、本実施形態による半導体装置の製造方法により製造されたＭＯＳトランジスタについて、ゲート電極のシート抵抗を測定した。ＭＯＳトランジスタとしては、ＰＭＯＳトランジスタを形成した。ゲート電極にイオン注入するドーパント不純物としては、ボロンを用いた。そのゲート長は、４０ｎｍとした。上記実施例２、比較例４乃至６について、複数のサンプルのシート抵抗を測定し、その累積確率をプロットした。図２２は測定結果を示すグラフである。横軸はゲート電極のシート抵抗を示し、縦軸は累積確率を示している。図２２中▼印で示すプロットは実施例２の場合、●印で示すプロットは比較例４の場合、△印で示すプロットは比較例５の場合、■印で示すプロットは比較例６の場合の測定結果を示している。
図２２に示す各プロットの比較から明らかなように、実施例２の場合には、Ｎｉ膜を比較的薄く形成した比較例５の場合と比較して、シート抵抗が極めて小さくなっている。実施例２の場合のシート抵抗は、ＣｏＳｉ２膜を形成した比較例６の場合と同程度或いはそれ以下に低減されている。
上記の接合リーク電流及びシート抵抗の測定結果から、本実施形態による半導体装置の製造方法によれば、ソース／ドレイン拡散層の接合リーク電流を低減するとともに、シリサイド膜が形成されたゲート電極上部のシート抵抗を低減することができることが確認された。
このように、本実施形態によれば、比較的厚い所定の膜厚以上の厚さでＮｉ膜６６を形成し、第１回目の熱処理によりＮｉ膜６６のうちの下層側の部分をＳｉと反応させてＮｉ２Ｓｉ膜７０ａ、７０ｂを形成し、Ｎｉ膜６６のうちのＳｉと未反応の部分を除去した後、第２回目の熱処理によりＮｉ２Ｓｉ膜７０ａ、７０ｂをＳｉと反応させてＮｉＳｉ膜７２ａ、７２ｂを形成するので、高抵抗のＮｉＳｉ２膜の形成を抑制しつつ、良質のＮｉＳｉ膜７２ａ、７２ｂを所望の膜厚で形成することができる。したがって、ゲート電極５４とＮｉＳｉ膜７２ａとの界面及びソース／ドレイン拡散層６４とＮｉＳｉ膜７２ｂとの界面におけるラフネスを小さくすることができ、ゲート電極５４表面及びソース／ドレイン拡散層６４表面のシート抵抗のばらつきを抑制することができる。また、接合リーク電流を抑制することができる。
（変形例）
本実施形態の変形例による半導体装置の製造方法について説明する。
本変形例による半導体装置の製造方法は、上記の半導体装置の製造方法において、Ｎｉ膜６６を形成する工程から第１回目の熱処理を行う工程までを、大気開放することなく連続的に行うことに特徴がある。
まず、ソース／ドレイン拡散層６４を形成するまでの工程は、図８（ａ）乃至図１５（ａ）に示す上記の半導体装置の製造方法と同様であるので、説明を省略する。
次いで、例えばフッ酸処理により、ゲート電極５４の表面及びソース／ドレイン拡散層６４の表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えば膜厚２０ｎｍのＮｉ膜６６を形成する。Ｎｉ膜６６の膜厚は１７ｎｍ以上とする。なお、シリサイド化後にＮｉ膜６６のうちのＳｉと未反応の部分を確実に除去する必要があるため、Ｎｉ膜６６の膜厚は２００ｎｍ以下であることが望ましい。
ここで、Ｎｉ膜６６の形成には、複数種の金属膜の成膜及び熱処理を、大気開放することなく同一チャンバ内で連続して行うことが可能な成膜装置を用いる。かかる成膜装置における金属膜の成膜方法は、例えば、スパッタ法、蒸着法等である。これにより、Ｎｉ膜６６の成膜、Ｎｉ膜６６上に形成するＴｉＮ膜等の保護膜６８の成膜、及び第１回目の熱処理までを、大気開放することなく連続して行うことができる。
次いで、Ｎｉ膜６６を形成したチャンバ内で連続して、Ｎｉ膜６６上に、例えば膜厚５〜５０ｎｍのＴｉＮ膜よりなる保護膜６８を形成する。なお、保護膜６８は、窒化チタン膜に限定されるものではない。保護膜６８として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
本変形例では、Ｎｉ膜６６の形成後にＮｉ膜６６が剥き出しの状態で基板の搬送、別装置での処理等を行うことなく、Ｎｉ膜６６の形成を行ったチャンバ内で連続して保護膜６８を形成する。したがって、Ｎｉによる２次汚染をより効果的に防止することができる。
次いで、Ｎｉ膜６６及び保護膜６８の形成を行ったチャンバ内で連続して、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２７０℃、３０秒間の熱処理を行う。これにより、Ｎｉ膜６６のうちの下層側の部分中のＮｉとゲート電極５４のうちの上層側の部分中のＳｉとを反応させ、Ｎｉ膜６６のうちの下層側の部分中のＮｉとソース／ドレイン拡散層６４のうちの上層側の部分中のＳｉとを反応させる。こうして、ゲート電極５４上にＮｉ２Ｓｉ膜７０ａが形成され、ソース／ドレイン拡散層６４上にＮｉ２Ｓｉ膜７０ｂが形成される。
第１回目の熱処理を行った後の工程は、図１６（ｂ）乃至図１８（ｃ）に示す上記の半導体装置の製造方法と同様であるので、説明を省略する。
このように、本変形例による半導体装置の製造方法では、Ｎｉ膜６６を形成する工程から第１回目の熱処理を行う工程までを、大気開放することなく同一装置のチャンバ内で連続的に行う。したがって、Ｎｉ膜６６の表面を大気に曝すことなく、Ｎｉ膜６６の形成から第１回目の熱処理までを行うことができる。これにより、Ｎｉ膜６６の表面が酸化されるのを抑制することができ、良質のシリサイド膜を形成することができる。また、第１回目の熱処理を行うために熱処理装置を別途用いる必要がないので、製造工程のスループットを向上することができる。
また、Ｎｉ膜６６の形成を行ったチャンバ内で連続して保護膜６８を形成するので、Ｎｉによる２次汚染をより効果的に防止することができる。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図２３を用いて説明する。図２３は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図７乃至図１８に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の構造は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、その製造方法が第１実施形態による半導体装置と異なっている。
すなわち、本実施形態による半導体装置の製造方法は、第１実施形態による半導体装置の製造方法において、シリサイド化のための第１回目の熱処理に先立ち、Ｎｉイオンのイオン注入によりＮｉ膜６６をアモルファス化しておくことに特徴がある。
まず、ソース／ドレイン拡散層６４を形成するまでの工程は、図８（ａ）乃至図１５（ａ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
次いで、例えばフッ酸処理により、ゲート電極５４の表面及びソース／ドレイン拡散層６４の表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばＮｉターゲットを用いたスパッタ法により、例えば膜厚２０ｎｍのＮｉ膜６６を形成する（図２３（ａ）参照）。Ｎｉ膜６６の膜厚は１７ｎｍ以上とする。なお、シリサイド化後にＮｉ膜６６のうちのＳｉと未反応の部分を確実に除去する必要があるため、Ｎｉ膜６６の膜厚は２００ｎｍ以下であることが望ましい。
次いで、シリサイド化のための第１回目の熱処理を行うに先立ち、Ｎｉ膜６６に対して、Ｎｉイオンをイオン注入する（図２３（ｂ）参照）。これにより、Ｎｉ膜６６がアモルファス化される。なお、Ｎｉのイオン注入の条件は、Ｎｉ膜６６の膜厚に応じて適宜設定する。Ｎｉ膜６６の膜厚が例えば２０ｎｍの場合、イオン注入の条件は例えば加速電圧を５ｋｅＶとする。また、Ｎｉ膜６６の膜厚が例えば２００ｎｍの場合、イオン注入の条件は例えば加速電圧を５００ｋｅＶとする。ドーズ量は、Ｎｉ膜６６をアモルファス化することができる量であればよく、例えば１×１０１４〜１×１０１５ｃｍ−２とする。
次いで、アモルファス化されたＮｉ膜６６上に、例えばＰＶＤ法により、例えば膜厚５〜５０ｎｍのＴｉＮ膜よりなる保護膜６８を形成する（図２３（ｃ）参照）。保護膜６８は、ニッケル膜６６、及び形成されるニッケルシリサイド膜の酸化を防止するためのものである。なお、保護膜６８は窒化チタン膜に限定されるものではない。保護膜６８として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
保護膜６８を形成した後の工程は、図１６（ａ）乃至図１８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様であるので、説明を省略する。
このように、本実施形態による半導体装置の製造方法では、シリサイド化のための第１回目の熱処理に先立ち、Ｎｉ膜６６に対してＮｉをイオン注入することにより、Ｎｉ膜６６がアモルファス化されている。このため、第１回目の熱処理によるシリサイド化プロセスにおいて、ニッケル膜がアモルファス化されていない場合と比較して、Ｎｉ膜６６中のＮｉが大きな拡散速度で拡散しながらＳｉと反応する。したがって、第１回目の熱処理において、Ｎｉ２Ｓｉ膜７０ａ、７０ｂを効率よく安定的に形成することができる。これにより、ＮｉＳｉ２膜の形成を更に効果的に抑制しつつ、良質なＮｉＳｉ膜７２ａ、７２ｂを形成することができる。
また、本実施形態では、Ｎｉイオンのイオン注入によりＮｉ膜６６をアモルファス化する場合について説明したが、Ｎｉ膜６６をアモルファス化する方法は、イオン注入に限定されるものではない。スパッタレートを例えば１ｎｍ／秒以上のように非常に大きくする条件でＮｉを堆積する方法や、スパッタ時のアルゴン（Ａｒ）の圧力を例えば５ｍＴｏｒｒ以上のように大きくすることによりＮｉ膜６６をアモルファス化してもよい。なお、これらの方法により、Ｎｉ膜６６をナノグレイン化した場合においても、Ｎｉ膜６６をアモルファス化した場合と同様の効果を得ることができる。ここで、ナノグレイン化とは、金属膜を構成しているグレインの粒径をナノメートルオーダーにすることをいう。
また、特許文献１には、Ｃｏ膜を用いたサリサイドプロセスにおいて、接合リークの発生の原因となるＣｏＳｉｘの異常成長（スパイク）の発生を抑制することを目的として、シリコン基板上にＣｏ膜を形成する前に、シリコン基板をアモルファス化しておくことが開示されている。しかしながら、特許文献１に開示された技術は、シリコン基板をアモルファス化するものであり、Ｎｉ膜を用いたサリサイドプロセスにおいてＮｉ膜をアモルファス化する本実施形態による半導体装置の製造方法とは無関係である。
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図２４乃至図２９を用いて説明する。図２４は本実施形態による半導体装置の構造を示す断面図、図２５乃至図２９は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図７乃至図１８に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による半導体装置の構造について図２４を用いて説明する。
シリコン基板３４上には、素子領域を画定する素子分離領域４６が形成されている。ここで、図中左側の素子領域はＮＭＯＳトランジスタ形成領域９６であり、図中右側の素子領域はＰＭＯＳトランジスタ形成領域９８であるものとする。ＮＭＯＳトランジスタ形成領域９６のシリコン基板３４内には、ｐ型ウェル（図示せず）が形成されている。ＰＭＯＳトランジスタ形成領域９８のシリコン基板３４内には、ｎ型ウェル（図示せず）が形成されている。
ＮＭＯＳトランジスタ形成領域９６のシリコン基板３４上には、シリコン酸化膜よりなるゲート絶縁膜５２を介して、ポリシリコン膜よりなるゲート電極５４ｎが形成されている。ゲート電極５４ｎ上には、ＮｉＳｉのみからなるニッケルシリサイド膜７２ａが形成されている。すなわち、ニッケルシリサイド膜７２ａは、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されている。ニッケルシリサイド膜７２ａの膜厚は、例えば２０ｎｍ以下となっている。
ニッケルシリサイド膜７２ａが形成されたゲート電極５４ｎの側壁部には、サイドウォール絶縁膜６０が形成されている。
ゲート電極５４ｎの両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８ｎと、深い不純物拡散領域６２ｎとにより構成されるソース／ドレイン拡散層６４ｎが形成されている。ソース／ドレイン拡散層６４ｎ上には、ＮｉＳｉのみからなるニッケルシリサイド膜７２ｂが形成されている。すなわち、ニッケルシリサイド膜７２ｂは、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されている。ニッケルシリサイド膜７２ｂの膜厚は、例えば２０ｎｍ以下となっている。
こうして、ＮＭＯＳトランジスタ形成領域９６のシリコン基板３４上に、ゲート電極５４ｎと、ソース／ドレイン拡散層６４ｎとを有するＮＭＯＳトランジスタが形成されている。
ＰＭＯＳトランジスタ形成領域９８のシリコン基板３４上には、シリコン酸化膜よりなるゲート絶縁膜５２を介して、ポリシリコン膜よりなるゲート電極５４ｐが形成されている。ゲート電極５４ｐは、ポリシリコン膜上に、組成比ｘが０＜ｘ＜１であるＳｉ１−ｘＧｅｘ膜１００ａを更に有している。Ｓｉ１−ｘＧｅｘ膜１００ａの組成は、例えばＳｉ０．７６Ｇｅ０．２４となっている。ゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａ上には、組成比ｘが０＜ｘ＜１であるＮｉＳｉ１−ｘＧｅｘのみからなるニッケルシリサイド膜１０２ａが形成されている。すなわち、ニッケルシリサイド膜１０２ａは、組成比ｘが０＜ｘ＜１であるＮｉＳｉ１−ｘＧｅｘ相のみのニッケルシリサイドのみから構成されている。なお、ニッケルシリサイド膜１０２ａのＮｉＳｉ１−ｘＧｅｘにおけるＮｉとＳｉ１−ｘＧｅｘとの組成比は１：１である。具体的には、ニッケルシリサイド膜１０２ａの組成は、例えばＮｉＳｉ０．７６Ｇｅ０．２４となっている。ニッケルシリサイド膜１０２ａの膜厚は、例えば２０ｎｍ以下となっている。
ニッケルシリサイド膜１０２ａが形成されたゲート電極５４ｐの側壁部には、サイドウォール絶縁膜６０が形成されている。
ゲート電極５４ｐの両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８ｐと、深い不純物拡散領域６２ｐとにより構成されるソース／ドレイン拡散層６４ｐが形成されている。
ゲート電極５４ｐ及びサイドウォール絶縁膜６０の両側におけるソース／ドレイン拡散層６４ｐ内には、凹部１０４が形成されている。凹部１０４内には、組成比ｘが０＜ｘ＜１であるＳｉ１−ｘＧｅｘ膜１００ｂが埋め込まれている。Ｓｉ１−ｘＧｅｘ膜１００ｂの組成は、Ｓｉ１−ｘＧｅｘ膜１００ａと同組成であり、例えばＳｉ０．７６Ｇｅ０．２４となっている。このように、本実施形態による半導体装置におけるＰＭＯＳトランジスタは、ソース／ドレイン領域にＳｉ１−ｘＧｅｘ膜１００ｂが埋め込まれている。Ｓｉ１−ｘＧｅｘの格子定数がＳｉの格子定数より大きいため、シリコン基板３４のチャネル層となる部分には圧縮歪みが加えられている。これにより、高いホール移動度が実現されている。
ソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂ上には、組成比ｘが０＜ｘ＜１であるＮｉＳｉ１−ｘＧｅｘのみからなるニッケルシリサイド膜１０２ｂが形成されている。すなわち、ニッケルシリサイド膜１０２ｂは、組成比ｘが０＜ｘ＜１であるＮｉＳｉ１−ｘＧｅｘ相のみのニッケルシリサイドのみから構成されている。なお、ニッケルシリサイド膜１０２ｂのＮｉＳｉ１−ｘＧｅｘにおけるＮｉとＳｉ１−ｘＧｅｘとの組成比は１：１である。具体的には、ニッケルシリサイド膜１０２ｂの組成は、ニッケルシリサイド膜１０２ａと同組成であり、例えばＮｉＳｉ０．７６Ｇｅ０．２４となっている。ニッケルシリサイド膜１０２ｂの膜厚は、例えば２０ｎｍ以下となっている。
こうして、ＰＭＯＳトランジスタ形成領域９８のシリコン基板３４上に、ゲート電極５４ｐと、ソース／ドレイン拡散層６４ｐとを有するＰＭＯＳトランジスタが形成されている。
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されたシリコン基板３４上には、シリコン窒化膜７４が形成されている。シリコン窒化膜７４上には、シリコン酸化膜７６が形成されている。
シリコン酸化膜７６及びシリコン窒化膜７４には、ゲート電極５４ｎ、５４ｐ上のニッケルシリサイド膜７２ａ、１０２ａに達するコンタクトホール７８ａが形成されている。また、シリコン酸化膜７６及びシリコン窒化膜７４には、ソース／ドレイン拡散層６４ｎ、６４ｐ上のニッケルシリサイド膜７２ｂ、１０２ｂに達するコンタクトホール７８ｂが形成されている。
コンタクトホール７８ａ、７８ｂ内には、バリアメタル８０及びタングステン膜８２よりなるコンタクトプラグ８４ａ、８４ｂがそれぞれ埋め込まれている。
コンタクトプラグ８４ａ、８４ｂが埋め込まれたシリコン酸化膜７６上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、コンタクトプラグ８４ａ、８４ｂに電気的に接続された配線層１０６が埋め込まれている。配線層１０６は、タンタル膜よりなるバリアメタル１０８と、銅膜１１０とにより構成されている。
配線層１０６が埋め込まれた層間絶縁膜８６上には、層間絶縁膜１１２が形成されている。層間絶縁膜１１２には、配線層１０６に電気的に接続された配線層１１４が埋め込まれている。配線層１１４は、タンタル膜よりなるバリアメタル１１６と、銅膜１１８とにより構成されている。
配線層１１４が埋め込まれた層間絶縁膜１１２上には、配線層１１４に電気的に接続された電極１２０が形成されている。電極１２０は、アルミニウム膜により構成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、Ｓｉ１−ｘＧｅｘ膜１００ｂによりシリコン基板３４のチャネル層となる部分に圧縮歪みが加えられたＰＭＯＳトランジスタにおいて、ゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａ上及びソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂ上にそれぞれ形成されたニッケルシリサイド膜１０２ａ、１０２ｂが、組成比ｘが０＜ｘ＜１であるＮｉＳｉ１−ｘＧｅｘ相のみのニッケルシリサイドのみから構成されていることに主たる特徴がある。
すなわち、本実施形態による半導体装置では、ニッケルシリサイド膜１０２ａ、１０２ｂ中に、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶は形成されていない。また、ニッケルシリサイド膜１０２ａとゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａとの界面にも、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶は形成されていない。また、ニッケルシリサイド膜１０２ｂとソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂとの界面にも、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶は形成されていない。ここで、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶は、ＮｉとＳｉ１−ｘＧｅｘとの組成比が１：２の混晶を意味している。Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶は、ＮｉとＳｉ１−ｘＧｅｘとの組成比が１：１であるＮｉＳｉ１−ｘＧｅｘ結晶と比較して高抵抗であり、ＮｉＳｉ２結晶と同様に、シート抵抗のばらつき、接合リーク電流の増大の原因となるものである。
このように、ニッケルシリサイド膜１０２ａが、ＮｉＳｉ１−ｘＧｅｘ相のみのニッケルシリサイドのみから構成されているため、ＮｉＳｉ１−ｘＧｅｘ膜１０２ａとゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａとの界面におけるラフネスを小さくすることができ、ゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａ表面のシート抵抗のばらつきを抑制することができる。また、ニッケルシリサイド膜１０２ｂが、ＮｉＳｉ１−ｘＧｅｘ相のみのニッケルシリサイドのみから構成されているため、ＮｉＳｉ１−ｘＧｅｘ膜１０２ｂとソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂとの界面におけるラフネスを小さくすることができ、ソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂ表面のシート抵抗のばらつきを抑制することができる。
また、ニッケルシリサイド膜１０２ｂの膜厚が例えば２０ｎｍ以下と薄くなっており、しかも、ソース／ドレイン拡散層６４ｐの接合部の近傍まで達して接合リークの発生の原因となるＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶が形成されていないため、ソース／ドレイン拡散層６４ｐの接合深さを浅くした場合であっても、接合リーク電流を抑制することができる。
本実施形態によれば、ＰＭＯＳトランジスタのソース／ドレイン領域に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂによりＰＭＯＳトランジスタのチャネル層に圧縮歪みが加わっているため、ＰＭＯＳトランジスタの動作速度の向上を図ることができる。
次に、本実施形態による半導体装置の製造方法について図２５乃至図２９を用いて説明する。
まず、図８（ａ）乃至図１５（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ＮＭＯＳトランジスタ形成領域９６及びＰＭＯＳトランジスタ形成領域９８に、それぞれ不純物拡散層６４ｎ、６４ｐまでを形成する（図２５（ａ）参照）。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜１２２を形成する。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜１２２をパターニングする。これにより、ＰＭＯＳトランジスタ形成領域９８上及びＰＭＯＳトランジスタ形成領域９８を画定する素子分離領域４６上のシリコン酸化膜１２２を除去し、ＮＭＯＳトランジスタ形成領域９６上及びＮＭＯＳトランジスタ形成領域９６を画定する素子分離領域４６上にシリコン酸化膜１２２を選択的に残存させる（図２５（ｂ）参照）。
次いで、シリコン酸化膜１２２をマスクとして、例えばＲＩＥ法により、シリコン酸化膜に対して高い選択比でシリコン基板３４をエッチングする。これにより、ゲート電極５４ｐ及びサイドウォール絶縁膜６０の両側のソース／ドレイン拡散層６４ｐ内に、深さ５０ｎｍの凹部１０４を形成する。このとき、ポリシリコン膜よりなるゲート電極５４ｐの上部もエッチング除去される（図２６（ａ）を参照）。
次いで、Ｓｉ表面を希フッ酸（例えば、ＨＦ：Ｈ２Ｏ＝５：１００）で５秒間クリーニングし、シリコン酸化膜１２２をマスクとして、例えばＣＶＤ法により、ゲート電極５４ｐ上及び凹部１０４内に、例えば膜厚６０ｎｍのＳｉ１−ｘＧｅｘ膜１００ａ、１００ｂを選択的にエピタキシャル成長する。（図２６（ｂ）参照）。Ｓｉ１−ｘＧｅｘ膜１００ａ、１００ｂの組成は、例えばＳｉ０．７６Ｇｅ０．２４とする。Ｓｉ１−ｘＧｅｘ膜１００ａ、１００ｂの成膜条件は、例えば、原料ガスとしてＧｅＨ４とＳｉＨ４とＢ２Ｈ６との混合ガスを用い、ＧｅＨ４の分圧を０．３Ｐａ、ＳｉＨ４の分圧を６Ｐａ、Ｂ２Ｈ６の分圧を０．００００１Ｐａとし、成膜温度を５５０℃とする。
こうして、ＰＭＯＳトランジスタ形成領域９８において、ソース／ドレイン拡散層６４ｐの凹部１０４内に、Ｓｉ１−ｘＧｅｘ膜１００ｂが埋め込まれる。また、ゲート電極５４ｐは、ポリシリコン膜上にＳｉ１−ｘＧｅｘ膜１００ａを有するものとして構成される。
次いで、ＮＭＯＳトランジスタ形成領域９６に形成されているシリコン酸化膜１２２をエッチング除去する（図２７（ａ）参照）。
次いで、例えばフッ酸処理により、ゲート電極５４ｎの表面、ソース／ドレイン拡散層６４ｎの表面、ゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａの表面、及びソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂの表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばＮｉターゲットを用いたスパッタ法により、例えば膜厚２０ｎｍのＮｉ膜６６を形成する（図２７（ｂ）参照）。Ｎｉ膜６６の膜厚は例えば１７ｎｍ以上とする。なお、後述するように、第１回目の熱処理後にＮｉ膜６６のうちのＳｉ又はＳｉ１−ｘＧｅｘと未反応の部分を確実に除去する必要があるため、Ｎｉ膜６６の膜厚は２００ｎｍ以下であることが望ましい。
次いで、Ｎｉ膜６６上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＴｉＮ膜よりなる保護膜６８を形成する（図２８（ａ）参照）。なお、保護膜６８は、窒化チタン膜に限定されるものではない。保護膜６８として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２７０℃、３０秒間の熱処理を行う。
第１回目の熱処理により、ＮＭＯＳトランジスタについては、第１実施形態による半導体装置の製造方法と同様に、Ｎｉ膜６６のうちの下層側の部分中のＮｉとゲート電極５４ｎのうちの上層側の部分中のＳｉとを反応させ、Ｎｉ膜６６のうちの下層側の部分中のＮｉとソース／ドレイン拡散層６４ｎのうちの上層側の部分中のＳｉとを反応させる。こうして、ゲート電極５４ｎ上にＮｉ２Ｓｉ膜７０ａが形成され、ソース／ドレイン拡散層６４ｎ上にＮｉ２Ｓｉ膜７０ｂが形成される（図２８（ｂ）参照）。すなわち、ゲート電極５４ｎとＮｉ膜６６との界面、及びソース／ドレイン拡散層６４ｎとＮｉ膜６６との界面に、Ｎｉ２Ｓｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜７０ａ、７０ｂが形成される。
また、第１回目の熱処理により、ＰＭＯＳトランジスタについては、Ｎｉ膜６６のうちの下層側の部分中のＮｉとゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａのうちの上層側の部分中のＳｉ１−ｘＧｅｘとを反応させ、Ｎｉ膜６６のうちの下層側の部分中のＮｉとソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂうちの上層側の部分中のＳｉ１−ｘＧｅｘとを反応させる。こうして、Ｓｉ１−ｘＧｅｘ膜１００ａ上にＮｉ２Ｓｉ１−ｘＧｅｘ膜１０１ａが形成され、Ｓｉ１−ｘＧｅｘ膜１００ｂ上にＮｉ２Ｓｉ１−ｘＧｅｘ膜１０１ｂが形成される（図２８（ｂ）参照）。すなわち、Ｓｉ１−ｘＧｅｘ膜１００ａとＮｉ膜６６との界面、及びＳｉ１−ｘＧｅｘ膜１００ｂとＮｉ膜６６との界面に、Ｎｉ２Ｓｉ１−ｘＧｅｘ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜１０１ａ、１０１ｂが形成される。なお、ニッケルシリサイド膜１０１ａ、１０１ｂのＮｉ２Ｓｉ１−ｘＧｅｘにおけるＮｉとＳｉ１−ｘＧｅｘとの組成比は２：１である。具体的には、ニッケルシリサイド膜１０１ａ、１０１ｂの組成は、例えばＮｉ２Ｓｉ０．７６Ｇｅ０．２４となる。
次いで、ウェットエッチングにより、保護膜６８及びＮｉ膜６６のうちのＳｉ又はＳｉ１−ｘＧｅｘと未反応の部分をそれぞれ選択的に除去する（図２９（ａ）参照）。エッチング溶液としては、例えば硫酸と過酸化水素水とを３：１の割合で混合した硫酸過水を用いる。また、エッチング時間は、例えば２０分とする。なお、硫酸過水に代えて、塩酸と過酸化水素水とを混合した塩酸過水を用いてもよい。
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法により、例えば４００℃、３０秒間の熱処理を行う。なお、第２回目の熱処理は、３００〜５００℃、１０〜１２０秒間としてもよい。
第２回目の熱処理により、ＮＭＯＳトランジスタについては、第１実施形態による半導体装置の製造方法と同様に、Ｎｉ２Ｓｉ膜７０ａ中のＮｉ２Ｓｉとゲート電極５４ｎのうちの上層側の部分中のＳｉとを反応させ、Ｎｉ２Ｓｉ膜７０ｂ中のＮｉ２Ｓｉとソース／ドレイン拡散層６４ｎのうちの上層側の部分中のＳｉとを反応させる。こうして、ゲート電極５４ｎ上にＮｉＳｉ膜７２ａが形成され、ソース／ドレイン拡散層６４ｎ上にＮｉＳｉ膜７２ｂが形成される（図２９（ｂ）参照）。すなわち、ゲート電極５４ｎ上、及びソース／ドレイン拡散層６４ｎ上には、ＮｉＳｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜７２ａ、７２ｂが形成される。
また、第２回目の熱処理により、ＰＭＯＳトランジスタについては、Ｎｉ２Ｓｉ１−ｘＧｅｘ膜１０１ａ中のＮｉ２Ｓｉ１−ｘＧｅｘとＳｉ１−ｘＧｅｘ膜１００ａのうちの上層側の部分中のＳｉ１−ｘＧｅｘとを反応させ、Ｎｉ２Ｓｉ１−ｘＧｅｘ膜１０１ｂ中のＮｉ２Ｓｉ１−ｘＧｅｘとＳｉ１−ｘＧｅｘ膜１００ｂのうちの上層側の部分中のＳｉ１−ｘＧｅｘとを反応させる。こうして、Ｓｉ１−ｘＧｅｘ膜１００ａ上にＮｉＳｉ１−ｘＧｅｘ膜１０２ａが形成され、Ｓｉ１−ｘＧｅｘ膜１００ｂ上にＮｉＳｉ１−ｘＧｅｘ膜１０２ｂが形成される（図２９（ｂ）参照）。すなわち、Ｓｉ１−ｘＧｅｘ膜１００ａ上及びＳｉ１−ｘＧｅｘ膜１００ｂ上には、ＮｉＳｉ１−ｘＧｅｘのみからなるニッケルシリサイド膜１０２ａ、１０２ｂが形成される。ニッケルシリサイド膜１０２ａ、１０２ｂの組成は、例えばＮｉＳｉ０．７６Ｇｅ０．２４となる。
こうして、サリサイドプロセスにより、ＮＭＯＳトランジスタについては、第１実施形態による半導体装置の製造方法と同様に、ゲート電極５４ｎ上にＮｉＳｉ膜７２ａが形成され、ソース／ドレイン拡散層６４ｎ上にＮｉＳｉ膜７２ｂが形成される。なお、Ｎｉ膜６６の膜厚、第１回目及び第２回目の熱処理の条件を適宜設定することにより、所望の膜厚のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。例えば、膜厚２０ｎｍ以下のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。
また、サリサイドプロセスにより、ＰＭＯＳトランジスタについては、ゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａ上にＮｉＳｉ１−ｘＧｅｘ膜１０２ａが形成され、ソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂ上にＮｉＳｉ１−ｘＧｅｘ膜１０２ｂが形成される。なお、Ｎｉ膜６６の膜厚、第１回目及び第２回目の熱処理の条件を適宜設定することにより、所望の膜厚のＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂを得ることができる。例えば、膜厚２０ｎｍ以下のＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂを得ることができる。
このように、本実施形態による半導体装置の製造方法は、Ｎｉ膜６６を比較的厚く形成した後、まず、第１回目の熱処理を行うことにより、ＰＭＯＳトランジスタについて、ゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａ及びソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂのうちの上層側の部分中のＳｉ１−ｘＧｅｘとＮｉ膜６６のうちの下層側の部分中のＮｉとを反応させ、Ｓｉ１−ｘＧｅｘ膜１００ａ、１００ｂ上にＮｉ２Ｓｉ１−ｘＧｅｘ膜１０１ａ、１０１ｂをそれぞれ形成し、Ｎｉ膜６６のうちのＳｉ１−ｘＧｅｘと未反応の部分を選択的に除去した後、第２回目の熱処理を行うことにより、Ｓｉ１−ｘＧｅｘ膜１００ａ、１００ｂのうちの上層側の部分中のＳｉ１−ｘＧｅｘとＮｉ２Ｓｉ１−ｘＧｅｘ膜１０１ａ、１０１ｂ中のＮｉ２Ｓｉ１−ｘＧｅｘとをそれぞれ反応させ、Ｓｉ１−ｘＧｅｘ膜１００ａ、１００ｂ上にＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂをそれぞれ形成することに主たる特徴がある。
ＰＭＯＳトランジスタについて、第１回目の熱処理によりゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａ及びソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂのうちの上層側の部分中のＳｉ１−ｘＧｅｘと、比較的厚く形成されたＮｉ膜６６のうちの下層側の部分中のＮｉとをそれぞれ反応させることにより、第１回目の熱処理において、Ｎｉ（Ｓｉ１−ｘＧｅｘ）２結晶の形成を抑制しつつＮｉ２Ｓｉ１−ｘＧｅｘ膜１０１ａ、１０１ｂを形成することができる。そして、Ｎｉ膜６６のうちのＳｉ１−ｘＧｅｘと未反応の部分を選択的にエッチング除去した後に、第２回目の熱処理によりＳｉ１−ｘＧｅｘ膜１００ａ、１００ｂのうちの上層側の部分中のＳｉ１−ｘＧｅｘとＮｉ２Ｓｉ１−ｘＧｅｘ膜１０１ａ、１０１ｂ中のＮｉ２Ｓｉ１−ｘＧｅｘとをそれぞれ反応させてＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂを形成するので、膜厚が厚すぎるＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂが形成されるのを防止することができる。ＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂの膜厚は、第１回目、第２回目の熱処理の熱処理温度、熱処理時間等の条件を適宜設定することにより制御することができる。
こうして、ゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａ上及びソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂ上に、高抵抗のＮｉ（Ｓｉ１−ｘＧｅｘ）２結晶の形成を抑制しつつ、良質なＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂを所望の膜厚で形成することができる。これにより、ＮｉＳｉ１−ｘＧｅｘ膜１０２ａとゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａとの界面におけるラフネスを小さくすることができ、ゲート電極５４ｐのＳｉ１−ｘＧｅｘ膜１００ａ表面のシート抵抗のばらつきを抑制することができる。また、ＮｉＳｉ１−ｘＧｅｘ膜１０２ｂとソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂとの界面におけるラフネスを小さくすることができ、ソース／ドレイン拡散層６４ｐの凹部１０４内に埋め込まれたＳｉ１−ｘＧｅｘ膜１００ｂ表面のシート抵抗のばらつきを抑制することができる。また、接合リーク電流を抑制することができる。
以後、図１７（ａ）乃至図１８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にしてコンタクトプラグ８４ａ、８４ｂ等を形成した後、通常の配線及び電極形成プロセスを用いて、配線層１０６、１１４、電極１２０等を形成する。なお、サリサイドプロセス後の工程は、ＮｉＳｉ膜７２ａ、７２ｂ、ＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂの凝集を抑制するために、例えば５００℃以下の温度で行う。
こうして、図２４に示す本実施形態による半導体装置が製造される。
なお、上記の半導体装置の製造方法においても、第１実施形態の変形例による半導体装置の製造方法と同様に、Ｎｉ膜６６を形成する工程から第１回目の熱処理を行う工程までを、大気解放することなく連続的に行ってもよい。
上記の半導体装置の製造方法においても、第２実施形態による半導体装置の製造方法と同様に、シリサイド化のための第１回目の熱処理に先立ち、Ｎｉイオンのイオン注入によりＮｉ膜６６をアモルファス化しておいてもよい。
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図３０乃至図３５を用いて説明する。図３０は本実施形態による半導体装置の構造を示す断面図、図３１乃至図３５は本実施形態による半導体装置の製造方法を示す工程断面図である。なお、図２４乃至図２９に示す第３実施形態による半導体装置及びその製造方法と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
まず、本実施形態による半導体装置の構造について図３０を用いて説明する。
シリコン基板３４上には、第３実施形態による半導体装置と同様に、ＮＭＯＳトランジスタ形成領域９６、ＰＭＯＳトランジスタ形成領域９８を画定する素子分離領域４６が形成されている。
ＮＭＯＳトランジスタ形成領域９６のシリコン基板３４上には、シリコン酸化膜よりなるゲート絶縁膜５２を介して、ポリシリコン膜よりなるゲート電極５４ｎが形成されている。ゲート電極５４ｎは、ポリシリコン膜上に、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａを更に有している。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａにおけるＳｉ１−ｘ−ｙＧｅｘＣｙの格子定数は、Ｓｉの格子定数より小さく設定されている。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａの組成は、例えばＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９となっている。ゲート電極５４ｐのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ上には、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙのみからなるニッケルシリサイド膜１２６ａが形成されている。すなわち、ニッケルシリサイド膜１２６ａは、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ相のみのニッケルシリサイドのみから構成されている。なお、ニッケルシリサイド膜１２６ａのＮｉＳｉ１−ｘ−ｙＧｅｘＣｙにおけるＮｉとＮｉＳｉ１−ｘ−ｙＧｅｘＣｙとの組成比は１：１である。具体的には、ニッケルシリサイド膜１２６ａの組成は、ＮｉＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９となっている。ニッケルシリサイド膜１２６ａの膜厚は、例えば２０ｎｍ以下となっている。
ニッケルシリサイド膜１２６ａが形成されたゲート電極５４ｎの側壁部には、サイドウォール絶縁膜６０が形成されている。
ゲート電極５４ｎの両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８ｎと、深い不純物拡散領域６２ｎとにより構成されるソース／ドレイン拡散層６４ｎが形成されている。
ゲート電極５４ｎ及びサイドウォール絶縁膜６０の両側におけるソース／ドレイン拡散層６４ｎ内には、凹部１２８が形成されている。凹部１２８には、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂが埋め込まれている。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂにおけるＳｉ１−ｘ−ｙＧｅｘＣｙの格子定数は、Ｓｉの格子定数より小さく設定されている。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂの組成は、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａと同組成であり、例えばＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９となっている。このように、本実施形態による半導体装置におけるＮＭＯＳトランジスタは、ソース／ドレイン領域にＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂが埋め込まれている。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂにおけるＳｉ１−ｘ−ｙＧｅｘＣｙの格子定数がＳｉの格子定数より小さく設定されているため、シリコン基板３４のチャネル層となる部分には引っ張り歪みが加えられている。これにより、高い電子移動度が実現されている。
ソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ上には、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙのみからなるニッケルシリサイド膜１２６ｂが形成されている。すなわち、ニッケルシリサイド膜１２６ｂは、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ相のみのニッケルシリサイドのみから構成されている。なお、ニッケルシリサイド膜１２６ｂのＮｉＳｉ１−ｘ−ｙＧｅｘＣｙにおけるＮｉとＮｉＳｉ１−ｘ−ｙＧｅｘＣｙとの組成比は１：１である。具体的には、ニッケルシリサイド膜１２６ｂの組成は、ニッケルシリサイド膜１２６ａと同組成であり、例えばＮｉＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９となっている。ニッケルシリサイド膜１２６ｂの膜厚は、例えば２０ｎｍ以下となっている。
こうして、ＮＭＯＳトランジスタ形成領域９６のシリコン基板３４上に、ゲート電極５４ｎと、ソース／ドレイン拡散層６４ｎとを有するＮＭＯＳトランジスタが形成されている。
ＰＭＯＳトランジスタ形成領域９８のシリコン基板３４上には、シリコン酸化膜よりなるゲート絶縁膜５２を介して、ポリシリコン膜よりなるゲート電極５４ｐが形成されている。ゲート電極５４ｐ上には、ＮｉＳｉのみからなるニッケルシリサイド膜７２ａが形成されている。すなわち、ニッケルシリサイド膜７２ａは、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されている。ニッケルシリサイド膜７２ａの膜厚は、例えば２０ｎｍ以下となっている。
ニッケルシリサイド膜７２ａが形成されたゲート電極５４ｐの側壁部には、サイドウォール絶縁膜６０が形成されている。
ゲート電極５４ｐの両側のシリコン基板３４内には、エクステンションソース／ドレイン構造のエクステンション領域を構成する浅い不純物拡散領域５８ｐと、深い不純物拡散領域６２ｐとにより構成されるソース／ドレイン拡散層６４ｐが形成されている。ソース／ドレイン拡散層６４ｐ上には、ＮｉＳｉのみからなるニッケルシリサイド膜７２ｂが形成されている。すなわち、ニッケルシリサイド膜７２ｂは、ＮｉＳｉ相のみのニッケルシリサイドのみから構成されている。ニッケルシリサイド膜７２ｂの膜厚は、例えば２０ｎｍ以下となっている。
こうして、ＰＭＯＳトランジスタ形成領域９８のシリコン基板３４上に、ゲート電極５４ｐと、ソース／ドレイン拡散層６４ｐとを有するＰＭＯＳトランジスタが形成されている。
ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが形成されたシリコン基板３４上には、シリコン窒化膜７４が形成されている。シリコン窒化膜７４上には、シリコン酸化膜７６が形成されている。
シリコン酸化膜７６及びシリコン窒化膜７４には、ゲート電極５４ｎ、５４ｐ上のニッケルシリサイド膜１２６ａ、７２ａに達するコンタクトホール７８ａが形成されている。また、シリコン酸化膜７６及びシリコン窒化膜７４には、ソース／ドレイン拡散層６４ｎ、６４ｐ上のニッケルシリサイド膜１２６ｂ、７２ｂに達するコンタクトホール７８ｂが形成されている。
コンタクトホール７８ａ、７８ｂ内には、バリアメタル８０及びタングステン膜８２よりなるコンタクトプラグ８４ａ、８４ｂがそれぞれ埋め込まれている。
コンタクトプラグ８４ａ、８４ｂが埋め込まれたシリコン酸化膜７６上には、第３実施形態による半導体装置と同様に、配線層１０６、１１４、電極１２０等が形成されている。
こうして、本実施形態による半導体装置が構成されている。
本実施形態による半導体装置は、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂによりシリコン基板３４のチャネル層となる部分に引っ張り歪みが加えられたＮＭＯＳトランジスタにおいて、ゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ上及びソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ上にそれぞれ形成されたニッケルシリサイド膜１２６ａ、１２６ｂが、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ相のみのニッケルシリサイドのみから構成されていることに主たる特徴がある。
すなわち、本実施形態による半導体装置では、ニッケルシリサイド膜１２６ａ、１２６ｂ中に、Ｎｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶は形成されていない。また、ニッケルシリサイド膜１２６ａとゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａとの界面にも、Ｎｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶は形成されていない。また、ニッケルシリサイド膜１２６ｂとソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂとの界面にも、Ｎｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶は形成されていない。ここで、Ｎｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶は、ＮｉとＳｉ１−ｘ−ｙＧｅｘＣｙとの組成比が１：２の混晶を意味している。Ｎｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶は、ＮｉとＳｉ１−ｘ−ｙＧｅｘＣｙとの組成比が１：１であるＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ結晶と比較して高抵抗であり、ＮｉＳｉ２結晶と同様に、シート抵抗のばらつき、接合リーク電流の増大の原因となるものである。
このように、ニッケルシリサイド膜１２６ａが、ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ相のみのニッケルシリサイドのみから構成されているため、ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａとゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａとの界面におけるラフネスを小さくすることができ、ゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ表面のシート抵抗のばらつきを抑制することができる。また、ニッケルシリサイド膜１２６ｂが、ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ相のみのニッケルシリサイドのみから構成されているため、ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ｂとソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂとの界面におけるラフネスを小さくすることができ、ソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ表面のシート抵抗のばらつきを抑制することができる。
また、ニッケルシリサイド膜１２６ｂの膜厚が例えば２０ｎｍ以下と薄くなっており、しかも、ソース／ドレイン拡散層６４ｎの接合部の近傍まで達して接合リークの発生の原因となるＮｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶が形成されていないため、ソース／ドレイン拡散層６４ｎの接合深さを浅くした場合であっても、接合リーク電流を抑制することができる。
本実施形態によれば、ＮＭＯＳトランジスタのソース／ドレイン領域に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜によりＮＭＯＳトランジスタのチャネル層に引っ張り歪みが加わっているため、ＮＭＯＳトランジスタの動作速度の向上を図ることができる。
次に、本実施形態による半導体装置の製造方法について図３１乃至図３５を用いて説明する。
まず、図８（ａ）乃至図１５（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ＮＭＯＳトランジスタ形成領域９６及びＰＭＯＳトランジスタ形成領域９８に、それぞれ不純物拡散層６４ｎ、６４ｐまでを形成する（図３１（ａ）参照）。
次いで、全面に、例えばＣＶＤ法により、例えば膜厚４０ｎｍのシリコン酸化膜１３０を形成する。
次いで、フォトリソグラフィ技術及びドライエッチングにより、シリコン酸化膜１３０をパターニングする。これにより、ＮＭＯＳトランジスタ形成領域９６上及びＮＭＯＳトランジスタ形成領域９６を画定する素子分離領域４６上のシリコン酸化膜１３０を除去し、ＰＭＯＳトランジスタ形成領域９８上及びＰＭＯＳトランジスタ形成領域９８を画定する素子分離領域４６上にシリコン酸化膜１３０を選択的に残存させる（図３１（ｂ）参照）。
次いで、シリコン酸化膜１３０をマスクとして、例えばＲＩＥ法により、シリコン酸化膜に対して高い選択比でシリコン基板３４をエッチングする。これにより、ゲート電極５４ｎ及びサイドウォール絶縁膜６０の両側のソース／ドレイン拡散層６４ｎ内に、深さ５０ｎｍの凹部１２８を形成する。このとき、ポリシリコン膜よりなるゲート電極５４ｎの上部もエッチング除去される（図３２（ａ）を参照）。
次いで、シリコン酸化膜１３０をマスクとして、例えばＣＶＤ法により、ゲート電極５４ｎ上及び凹部１２８内に、例えば膜厚６０ｎｍのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ、１２４ｂを選択的にエピタキシャル成長する。（図３２（ｂ）参照）。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ、１２４ｂの組成は、例えばＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９とする。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ、１２４ｂの成膜条件は、例えば、原料ガスとしてＳｉＨ３ＣＨ３とＧｅＨ４とＳｉＨ４とＰＨ３との混合ガスを用い、ＳｉＨ３ＣＨ３の分圧を１Ｐａ、ＧｅＨ４の分圧を０．０２Ｐａ、ＳｉＨ４の分圧を６Ｐａ、ＰＨ３の分圧を０．００１Ｐａとし、成膜温度を５５０℃とする。
こうして、ＮＭＯＳトランジスタ形成領域９６において、ソース／ドレイン拡散層６４ｎの凹部１２８内に、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂが埋め込まれる。また、ゲート電極５４ｎは、ポリシリコン膜上にＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａを有するものとして構成される。
次いで、ＰＭＯＳトランジスタ形成領域９８に形成されているシリコン酸化膜１３０をエッチング除去する（図３３（ａ）参照）。
次いで、例えばフッ酸処理により、ゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａの表面、ソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂの表面、ゲート電極５４ｐの表面、及びソース／ドレイン拡散層６４ｐの表面に形成されている自然酸化膜を除去する。
次いで、全面に、例えばＮｉターゲットを用いたスパッタ法により、例えば膜厚２０ｎｍのＮｉ膜６６を形成する（図３３（ｂ）参照）。Ｎｉ膜６６の膜厚は例えば１７ｎｍ以上とする。なお、後述するように、第１回目の熱処理後にＮｉ膜６６のうちのＳｉ又はＳｉ１−ｘ−ｙＧｅｘＣｙと未反応の部分を確実に除去する必要があるため、Ｎｉ膜６６の膜厚は２００ｎｍ以下であることが望ましい。
次いで、Ｎｉ膜６６上に、例えばスパッタ法により、例えば膜厚１０ｎｍのＴｉＮ膜よりなる保護膜６８を形成する（図３４（ａ）参照）。なお、保護膜６８は、窒化チタン膜に限定されるものではない。保護膜６８として、例えば膜厚５〜３０ｎｍのＴｉ膜を用いてもよい。
次いで、シリサイド化のための第１回目の熱処理として、例えばＲＴＡ法により、例えば２７０℃、３０秒間の熱処理を行う。
第１回目の熱処理により、ＮＭＯＳトランジスタについては、Ｎｉ膜６６のうちの下層側の部分中のＮｉとゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａのうちの上層側の部分中のＳｉ１−ｘ−ｙＧｅｘＣｙとを反応させ、Ｎｉ膜６６のうちの下層側の部分中のＮｉとソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂうちの上層側の部分中のＳｉ１−ｘ−ｙＧｅｘＣｙとを反応させる。こうして、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ上にＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２５ａが形成され、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ上にＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２５ｂが形成される（図３４（ｂ）参照）。すなわち、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａとＮｉ膜６６との界面、及びＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂとＮｉ膜６６との界面に、Ｎｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜１２５ａ、１２５ｂが形成される。なお、ニッケルシリサイド膜１２５ａ、１２５ｂのＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙにおけるＮｉとＳｉ１−ｘ−ｙＧｅｘＣｙとの組成比は２：１である。具体的には、ニッケルシリサイド膜１２５ａ、１２５ｂの組成は、例えばＮｉ２Ｓｉ０．９８Ｇｅ０．０１１Ｃ０．００９となる。
また、第１回目の熱処理により、ＰＭＯＳトランジスタについては、第１実施形態による半導体装置の製造方法と同様に、Ｎｉ膜６６のうちの下層側の部分中のＮｉとゲート電極５４ｐのうちの上層側の部分中のＳｉとを反応させ、Ｎｉ膜６６のうちの下層側の部分中のＮｉとソース／ドレイン拡散層６４ｐのうちの上層側の部分中のＳｉとを反応させる。こうして、ゲート電極５４ｐ上にＮｉ２Ｓｉ膜７０ａが形成され、ソース／ドレイン拡散層６４ｐ上にＮｉ２Ｓｉ膜７０ｂが形成される（図３４（ｂ）参照）。すなわち、ゲート電極５４ｐとＮｉ膜６６との界面、及びソース／ドレイン拡散層６４ｐとＮｉ膜６６との界面に、Ｎｉ２Ｓｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜７０ａ、７０ｂが形成される。
次いで、ウェットエッチングにより、保護膜６８及びＮｉ膜６６のうちのＳｉ又はＳｉ１−ｘ−ｙＧｅｘＣｙと未反応の部分をそれぞれ選択的に除去する（図３５（ａ）参照）。エッチング溶液としては、例えば硫酸と過酸化水素水とを３：１の割合で混合した硫酸過水を用いる。また、エッチング時間は、例えば２０分とする。なお、硫酸過水に代えて、塩酸と過酸化水素水とを混合した塩酸過水を用いてもよい。
次いで、シリサイド化のための第２回目の熱処理として、例えばＲＴＡ法により、例えば４００℃、３０秒間の熱処理を行う。なお、第２回目の熱処理は、３００〜５００℃、１０〜１２０秒間としてもよい。
第２回目の熱処理により、ＮＭＯＳトランジスタについては、Ｎｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２５ａ中のＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙとＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａのうちの上層側の部分中のＳｉ１−ｘ−ｙＧｅｘＣｙとを反応させ、Ｎｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２５ｂ中のＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙとＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂのうちの上層側の部分中のＳｉ１−ｘ−ｙＧｅｘＣｙとを反応させる。こうして、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ上にＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａが形成され、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ上にＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ｂが形成される（図３５（ｂ）参照）。すなわち、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ上及びＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ上には、ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙのみからなるニッケルシリサイド膜１２６ａ、１２６ｂが形成される。ニッケルシリサイド膜１２６ａ、１２６ｂの組成は、例えばＮｉＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９となる。
また、第２回目の熱処理により、ＰＭＯＳトランジスタについては、第１実施形態による半導体装置の製造方法と同様に、Ｎｉ２Ｓｉ膜７０ａ中のＮｉ２Ｓｉとゲート電極５４ｐのうちの上層側の部分中のＳｉとを反応させ、Ｎｉ２Ｓｉ膜７０ｂ中のＮｉ２Ｓｉとソース／ドレイン拡散層６４ｐのうちの上層側の部分中のＳｉとを反応させる。こうして、ゲート電極５４ｐ上にＮｉＳｉ膜７２ａが形成され、ソース／ドレイン拡散層６４ｐ上にＮｉＳｉ膜７２ｂが形成される（図３５（ｂ）参照）。すなわち、ゲート電極５４ｐ上、及びソース／ドレイン拡散層６４ｐ上には、ＮｉＳｉ相のみのニッケルシリサイドのみからなるニッケルシリサイド膜７２ａ、７２ｂが形成される。
こうして、サリサイドプロセスにより、ＮＭＯＳトランジスタについては、ゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ上にＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａが形成され、ソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ上にＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ｂが形成される。なお、Ｎｉ膜６６の膜厚、第１回目及び第２回目の熱処理の条件を適宜設定することにより、所望の膜厚のＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂを得ることができる。例えば、膜厚２０ｎｍ以下のＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂを得ることができる。
また、サリサイドプロセスにより、ＰＭＯＳトランジスタについては、第１実施形態による半導体装置の製造方法と同様に、ゲート電極５４ｐ上にＮｉＳｉ膜７２ａが形成され、ソース／ドレイン拡散層６４ｐ上にＮｉＳｉ膜７２ｂが形成される。なお、Ｎｉ膜６６の膜厚、第１回目及び第２回目の熱処理の条件を適宜設定することにより、所望の膜厚のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。例えば、膜厚２０ｎｍ以下のＮｉＳｉ膜７２ａ、７２ｂを得ることができる。
このように、本実施形態による半導体装置の製造方法は、Ｎｉ膜６６を比較的厚く形成した後、まず、第１回目の熱処理を行うことにより、ＮＭＯＳトランジスタについて、ゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ及びソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂのうちの上層側の部分中のＳｉ１−ｘ−ｙＧｅｘＣｙとＮｉ膜６６のうちの下層側の部分中のＮｉとを反応させ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ、１２４ｂ上にＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２５ａ、１２５ｂをそれぞれ形成し、Ｎｉ膜６６のうちのＳｉ１−ｘ−ｙＧｅｘＣｙと未反応の部分を選択的に除去した後、第２回目の熱処理を行うことにより、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ、１２４ｂのうちの上層側の部分中のＳｉ１−ｘ−ｙＧｅｘＣｙとＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２５ａ、１２５ｂ中のＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙとをそれぞれ反応させ、Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ、１２４ｂ上にＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂをそれぞれ形成することに主たる特徴がある。
ＮＭＯＳトランジスタについて、第１回目の熱処理によりゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ及びソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂのうちの上層側の部分中のＳｉ１−ｘ−ｙＧｅｘＣｙと、比較的厚く形成されたＮｉ膜６６のうちの下層側の部分中のＮｉとをそれぞれ反応させることにより、第１回目の熱処理において、Ｎｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶の形成を抑制しつつＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２５ａ、１２５ｂを形成することができる。そして、Ｎｉ膜６６のうちのＳｉ１−ｘ−ｙＧｅｘＣｙと未反応の部分を選択的にエッチング除去した後に、第２回目の熱処理によりＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ、１２４ｂのうちの上層側の部分中のＳｉ１−ｘ−ｙＧｅｘＣｙとＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２５ａ、１２５ｂ中のＮｉ２Ｓｉ１−ｘ−ｙＧｅｘＣｙとをそれぞれ反応させてＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂを形成するので、膜厚が厚すぎるＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂが形成されるのを防止することができる。ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂの膜厚は、第１回目、第２回目の熱処理の熱処理温度、熱処理時間等の条件を適宜設定することにより制御することができる。
こうして、ゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ上及びソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ上に、高抵抗のＮｉ（Ｓｉ１−ｘ−ｙＧｅｘＣｙ）２結晶の形成を抑制しつつ、良質なＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂを所望の膜厚で形成することができる。これにより、ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａとゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａとの界面におけるラフネスを小さくすることができ、ゲート電極５４ｎのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ表面のシート抵抗のばらつきを抑制することができる。また、ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ｂとソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂとの界面におけるラフネスを小さくすることができ、ソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ表面のシート抵抗のばらつきを抑制することができる。また、接合リーク電流を抑制することができる。
以後、以後、図１７（ａ）乃至図１８（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にしてコンタクトプラグ８４ａ、８４ｂ等を形成した後、通常の配線及び電極形成プロセスを用いて、配線層１０６、１１４、電極１２０等を形成する。なお、サリサイドプロセス後の工程は、ＮｉＳｉ膜７２ａ、７２ｂ、ＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂの凝集を抑制するために、例えば５００℃以下の温度で行う。
こうして、図３０に示す本実施形態による半導体装置が製造される。
なお、上記の半導体装置の製造方法においても、第１実施形態の変形例による半導体装置の製造方法と同様に、Ｎｉ膜６６を形成する工程から第１回目の熱処理を行う工程までを、大気解放することなく連続的に行ってもよい。
また、上記の半導体装置の製造方法においても、第２実施形態による半導体装置の製造方法と同様に、シリサイド化のための第１回目の熱処理に先立ち、Ｎｉイオンのイオン注入によりＮｉ膜６６をアモルファス化しておいてもよい。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記第１及び第２実施形態では、ゲート電極５４上及びソース／ドレイン拡散層６４上の両方にＮｉＳｉ膜７２ａ、７２ｂを形成するサリサイドプロセスを行う場合について説明したが、本発明は、ゲート電極５４上及びソース／ドレイン拡散層６４上の両方にＮｉＳｉ膜７２ａ、７２ｂを形成する場合に限定されるものではなく、ゲート電極５４上とソース／ドレイン拡散層６４上のいずれか一方にＮｉＳｉ膜を形成する場合にも適用することができる。
また、上記第３実施形態では、ＰＭＯＳトランジスタについて、ゲート電極５４ｐ上及びソース／ドレイン拡散層６４ｐ上の両方にＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂを形成するサリサイドプロセスを行う場合について説明したが、本発明は、ゲート電極５４ｐ上及びソース／ドレイン拡散層６４ｐ上の両方にＮｉＳｉ１−ｘＧｅｘ膜１０２ａ、１０２ｂを形成する場合に限定されるものではなく、ゲート電極５４ｐ上とソース／ドレイン拡散層６４ｐ上のいずれか一方にＮｉＳｉ１−ｘＧｅｘ膜を形成する場合にも適用することができる。
また、上記第４実施形態では、ＮＭＯＳトランジスタについて、ゲート電極５４ｎ上及びソース／ドレイン拡散層６４ｎ上の両方にＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂを形成するサリサイドプロセスを行う場合について説明したが、本発明は、ゲート電極５４ｎ上及びソース／ドレイン拡散層６４ｎ上の両方にＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２６ａ、１２６ｂを形成する場合に限定されるものではなく、ゲート電極５４ｎ上とソース／ドレイン拡散層６４ｎ上のいずれか一方にＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ膜を形成する場合にも適用することができる。
また、上記第３及び第４実施形態では同一のシリコン基板３４上に形成されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのいずれか一方について、シリコン基板３４のチャネル層となる部分に圧縮歪み又は引っ張り歪みを加える場合について説明したが、同一のシリコン基板３４上にＮＭＯＳトランジスタ及びＰＭＯＳトランジスタを形成する場合において、ＰＭＯＳトランジスタについては第３実施形態による場合と同様に圧縮歪みを加え、ＮＭＯＳトランジスタについては第４実施形態による場合と同様に引っ張り歪みを加えてもよい。
また、上記実施形態では、第１回目、第２回目の熱処理として、ＲＴＡ法による熱処理を行う場合について説明したが、第１回目、第２回目の熱処理は、ＲＴＡ法による熱処理に限定されるものではない。例えば、第１回目、第２回目の熱処理として、炉アニール、スパイクアニール等を行ってもよい。また、ＲＴＡ法による熱処理、炉アニール、スパイクアニールを適宜組み合わせて行ってもよい。
また、第１回目の熱処理の条件も、上記実施形態の場合に限定されるものではない。第１回目の熱処理では、熱処理温度は、例えば２００〜４００℃とすることができる。熱処理時間は、例えば１０秒〜６０分間とすることができる。
また、第２回目の熱処理の条件も、上記実施形態の場合に限定されるものではない。第２回目の熱処理の熱処理温度は、第１回目の熱処理の熱処理温度と同程度又は第１回目の熱処理の熱処理温度よりも高温とし、具体的には、例えば３５０〜６５０℃とすることができる。熱処理時間は、例えば１０秒〜６０分間とすることができる。或いは、第２回目の熱処理として、４５０〜６５０℃のスパイクアニールを行ってもよい。
また、上記実施形態では、スパッタ法によりＮｉ膜６６を形成する場合について説明したが、Ｎｉ膜６６の形成方法は、スパッタ法に限定されるものではない。Ｎｉ膜６６は、スパッタ法のほか、例えば電子ビーム蒸着法等の蒸着法により形成してもよい。
また、上記実施形態では、Ｎｉ膜６６上に保護膜６８を形成する場合について説明したが、保護膜６８を形成しなくてもよい。なお、Ｎｉ膜が形成された基板を、Ｎｉ膜が剥き出しの状態で基板搬送用のカセットに搭載したり、ＲＴＡ装置の炉内や成膜装置のチャンバ内に収容すると、その後にカセットに搭載されたり、ＲＴＡ装置の炉内や成膜装置のチャンバ内に収容された別の基板等にＮｉよりなるパーティクルが付着することがある。Ｎｉ膜６６上に保護膜６８を形成することにより、このようなＮｉによる２次汚染を防止することができる。
本発明による半導体装置及びその製造方法は、ニッケルを用いてシリサイド化が行われる半導体装置におけるソース／ドレイン拡散層のシート抵抗のばらつき及び接合リーク電流の抑制を可能とするものであり、半導体装置の動作特性及び歩留まりの向上に有用である。
ＮＭＯＳトランジスタ形成領域９６のシリコン基板３４上には、シリコン酸化膜よりなるゲート絶縁膜５２を介して、ポリシリコン膜よりなるゲート電極５４ｎが形成されている。ゲート電極５４ｎは、ポリシリコン膜上に、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａを更に有している。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａにおけるＳｉ１−ｘ−ｙＧｅｘＣｙの格子定数は、Ｓｉの格子定数より小さく設定されている。Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａの組成は、例えばＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９となっている。ゲート電極５４ｐのＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ａ上には、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙのみからなるニッケルシリサイド膜１２６ａが形成されている。すなわち、ニッケルシリサイド膜１２６ａは、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ相のみのニッケルシリサイドのみから構成されている。なお、ニッケルシリサイド膜１２６ａのＮｉＳｉ１−ｘ−ｙＧｅｘＣｙにおけるＮｉとＳｉ１−ｘ−ｙＧｅｘＣｙとの組成比は１：１である。具体的には、ニッケルシリサイド膜１２６ａの組成は、ＮｉＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９となっている。ニッケルシリサイド膜１２６ａの膜厚は、例えば２０ｎｍ以下となっている。
ソース／ドレイン拡散層６４ｎの凹部１２８内に埋め込まれたＳｉ１−ｘ−ｙＧｅｘＣｙ膜１２４ｂ上には、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙのみからなるニッケルシリサイド膜１２６ｂが形成されている。すなわち、ニッケルシリサイド膜１２６ｂは、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙ相のみのニッケルシリサイドのみから構成されている。なお、ニッケルシリサイド膜１２６ｂのＮｉＳｉ１−ｘ−ｙＧｅｘＣｙにおけるＮｉとＳｉ１−ｘ−ｙＧｅｘＣｙとの組成比は１：１である。具体的には、ニッケルシリサイド膜１２６ｂの組成は、ニッケルシリサイド膜１２６ａと同組成であり、例えばＮｉＳｉ０．９８Ｇｅ０．０１１Ｃ０．００９となっている。ニッケルシリサイド膜１２６ｂの膜厚は、例えば２０ｎｍ以下となっている。

Claims (22)

  1. 半導体基板上に形成されたゲート電極と、
    前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
    前記ソース／ドレイン拡散層上に形成されたシリサイド膜とを有し、
    前記シリサイド膜は、ニッケルモノシリサイドからなり、
    前記シリサイド膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする半導体装置。
  2. 請求の範囲第１項記載の半導体装置において、
    前記ゲート電極上に形成された他のシリサイド膜を更に有し、
    前記他のシリサイド膜は、ニッケルモノシリサイドからなり、
    前記他のシリサイド膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする半導体装置。
  3. 半導体基板上に形成されたゲート電極と、
    前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
    前記ソース／ドレイン拡散層に埋め込まれ、組成比ｘが０＜ｘ＜１であるＳｉ１−ｘＧｅｘ膜と、
    前記Ｓｉ１−ｘＧｅｘ膜上に形成されたシリサイド膜とを有し、
    前記シリサイド膜は、組成比ｘが０＜ｘ＜１であるＮｉＳｉ１−ｘＧｅｘからなり、
    前記シリサイド膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする半導体装置。
  4. 請求の範囲第３項記載の半導体装置において、
    前記ゲート電極の上部に形成され、組成比ｘが０＜ｘ＜１である他のＳｉ１−ｘＧｅｘ膜と、
    前記他のＳｉ１−ｘＧｅｘ膜上に形成された他のシリサイド膜とを更に有し、
    前記他のシリサイド膜は、組成比ｘが０＜ｘ＜１であるＮｉＳｉ１−ｘＧｅｘからなり、
    前記他のシリサイド膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする半導体装置。
  5. 半導体基板上に形成されたゲート電極と、
    前記ゲート電極の両側の前記半導体基板内に形成されたソース／ドレイン拡散層と、
    前記ソース／ドレイン拡散層に埋め込まれ、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＳｉ１−ｘ−ｙＧｅｘＣｙ膜と、
    前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜上に形成されたシリサイド膜とを有し、
    前記シリサイド膜は、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙからなり、
    前記シリサイド膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする半導体装置。
  6. 請求の範囲第５項記載の半導体装置において、
    前記ゲート電極の上部に形成され、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たす他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜と、
    前記他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜上に形成された他のシリサイド膜とを更に有し、
    前記他のシリサイド膜は、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＮｉＳｉ１−ｘ−ｙＧｅｘＣｙからなり、
    前記他のシリサイド膜の膜厚は、２０ｎｍ以下である
    ことを特徴とする半導体装置。
  7. 半導体基板上に、ゲート電極を形成する工程と、
    前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
    前記ソース／ドレイン拡散層上に、ニッケル膜を形成する工程と、
    熱処理を行うことにより、前記ニッケル膜のうちの下層側の部分と前記ソース／ドレイン拡散層のうちの上層側の部分とを反応させ、前記ソース／ドレイン拡散層上に、ニッケルシリサイド膜を形成する第１の熱処理工程と、
    前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程と、
    熱処理を行うことにより、前記ニッケルシリサイド膜と前記ソース／ドレイン拡散層のうちの上層側の部分とを更に反応させる第２の熱処理工程と
    を有することを特徴とする半導体装置の製造方法。
  8. 請求の範囲第７項記載の半導体装置の製造方法において、
    前記ニッケル膜を形成する工程では、前記ニッケル膜を、前記ゲート電極上に更に形成し、
    前記第１の熱処理工程では、前記ニッケル膜のうちの下層側の部分と前記ゲート電極のうちの上層側の部分とを反応させ、前記ゲート電極上に、ニッケルシリサイド膜を更に形成し、
    前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程では、前記ゲート電極上の前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去し、
    前記第２の熱処理工程では、前記ゲート電極上の前記ニッケルシリサイド膜と前記ゲート電極のうちの上層側の部分とを更に反応させる
    ことを特徴とする半導体装置の製造方法。
  9. 半導体基板上に、ゲート電極を形成する工程と、
    前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
    前記ソース／ドレイン拡散層に、組成比ｘが０＜ｘ＜１であるＳｉ１−ｘＧｅｘ膜を埋め込む工程と、
    前記Ｓｉ１−ｘＧｅｘ膜上に、ニッケル膜を形成する工程と、
    熱処理を行うことにより、前記ニッケル膜のうちの下層側の部分と前記Ｓｉ１−ｘＧｅｘ膜のうちの上層側の部分とを反応させ、前記Ｓｉ１−ｘＧｅｘ膜上に、ニッケルシリサイド膜を形成する第１の熱処理工程と、
    前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程と、
    熱処理を行うことにより、前記ニッケルシリサイド膜と前記Ｓｉ１−ｘＧｅｘ膜のうちの上層側の部分とを更に反応させる第２の熱処理工程と
    を有することを特徴とする半導体装置の製造方法。
  10. 請求の範囲第９項記載の半導体装置の製造方法において、
    前記ニッケル膜を形成する工程の前に、前記ゲート電極の上部に、組成比ｘが０＜ｘ＜１である他のＳｉ１−ｘＧｅｘ膜を形成する工程を更に有し、
    前記ニッケル膜を形成する工程では、前記ニッケル膜を、前記他のＳｉ１−ｘＧｅｘ膜上に更に形成し、
    前記第１の熱処理工程では、前記ニッケル膜のうちの下層側の部分と前記他のＳｉ１−ｘＧｅｘ膜のうちの上層側の部分とを反応させ、前記他のＳｉ１−ｘＧｅｘ膜上に、ニッケルシリサイド膜を更に形成し、
    前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程では、前記他のＳｉ１−ｘＧｅｘ膜上の前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去し、
    前記第２の熱処理工程では、前記他のＳｉ１−ｘＧｅｘ膜上の前記ニッケルシリサイド膜と前記他のＳｉ１−ｘＧｅｘ膜のうちの上層側の部分とを更に反応させる
    ことを特徴とする半導体装置の製造方法。
  11. 半導体基板上に、ゲート電極を形成する工程と、
    前記ゲート電極の両側の前記半導体基板内に、ソース／ドレイン拡散層を形成する工程と、
    前記ソース／ドレイン拡散層に、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たすＳｉ１−ｘ−ｙＧｅｘＣｙ膜を埋め込む工程と、
    前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜上に、ニッケル膜を形成する工程と、
    熱処理を行うことにより、前記ニッケル膜のうちの下層側の部分と前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜のうちの上層側の部分とを反応させ、前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜上に、ニッケルシリサイド膜を形成する第１の熱処理工程と、
    前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程と、
    熱処理を行うことにより、前記ニッケルシリサイド膜と前記Ｓｉ１−ｘ−ｙＧｅｘＣｙ膜のうちの上層側の部分とを更に反応させる第２の熱処理工程と
    を有することを特徴とする半導体装置の製造方法。
  12. 請求の範囲第１１項記載の半導体装置の製造方法において、
    前記ニッケル膜を形成する工程の前に、前記ゲート電極の上部に、組成比ｘ、ｙが０＜ｘ＜１、０＜ｙ＜０．０１、１−ｘ−ｙ＞０を満たす他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜を形成する工程を更に有し、
    前記ニッケル膜を形成する工程では、前記ニッケル膜を、前記他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜上に更に形成し、
    前記第１の熱処理工程では、前記ニッケル膜のうちの下層側の部分と前記他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜のうちの上層側の部分とを反応させ、前記他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜上に、ニッケルシリサイド膜を更に形成し、
    前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去する工程では、前記他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜上の前記ニッケル膜のうちの未反応の部分を選択的にエッチング除去し、
    前記第２の熱処理工程では、前記他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜上の前記ニッケルシリサイド膜と前記他のＳｉ１−ｘ−ｙＧｅｘＣｙ膜のうちの上層側の部分とを更に反応させる
    ことを特徴とする半導体装置の製造方法。
  13. 請求の範囲第７項乃至第１２項のいずれか１項に記載の半導体装置の製造方法において、
    前記ニッケル膜を形成する工程では、膜厚１７ｎｍ以上の前記ニッケル膜を形成する
    ことを特徴とする半導体装置の製造方法。
  14. 請求の範囲第７項乃至第１３項のいずれか１項に記載の半導体装置の製造方法において、
    前記第２の熱処理工程における熱処理の温度は、前記第１の熱処理工程における熱処理の温度よりも高い
    ことを特徴とする半導体装置の製造方法。
  15. 請求の範囲第７項乃至第１３項のいずれか１項に記載の半導体装置の製造方法において、
    前記第１の熱処理工程における熱処理の温度は、２００〜４００℃であり、
    前記第２の熱処理工程における熱処理の温度は、３５０〜６５０℃である
    ことを特徴とする半導体装置の製造方法。
  16. 請求の範囲第７項乃至第１４項のいずれか１項に記載の半導体装置の製造方法において、
    前記第２の熱処理工程では、４５０〜６５０℃のスパイクアニールにより熱処理を行う
    ことを特徴とする半導体装置の製造方法。
  17. 請求の範囲第７項乃至第１６項のいずれか１項に記載の半導体装置の製造方法において、
    前記ニッケル膜を形成する工程では、スパッタ法により前記ニッケル膜を形成する
    ことを特徴とする半導体装置の製造方法。
  18. 請求の範囲第７項乃至第１７項のいずれか１項に記載の半導体装置の製造方法において、
    前記ニッケル膜を形成する工程の後、前記第１の熱処理工程の前に、前記ニッケル膜をアモルファス化する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  19. 請求の範囲第１８項記載の半導体装置の製造方法において、
    前記ニッケル膜をアモルファス化する工程では、前記ニッケル膜に対してニッケルイオンをイオン注入することにより、前記ニッケル膜をアモルファス化する
    ことを特徴とする半導体装置の製造方法。
  20. 請求の範囲第１９項記載の半導体装置の製造方法において、
    前記ニッケル膜をアモルファス化する工程では、前記ニッケル膜に対して、加速電圧５〜５００ｋｅＶ、ドーズ量１×１０１４〜１×１０１５ｃｍ−２の条件でニッケルイオンをイオン注入する
    ことを特徴とする半導体装置の製造方法。
  21. 請求の範囲第７項乃至第２０項のいずれか１項に記載の半導体装置の製造方法において、
    前記ニッケル膜を形成する工程の後、前記第１の熱処理工程の前に、前記ニッケル膜上に、前記ニッケル膜の酸化を防止する保護膜を形成する工程を更に有する
    ことを特徴とする半導体装置の製造方法。
  22. 請求の範囲第７項乃至第２１項のいずれか１項に記載の半導体装置の製造方法において、
    前記ニッケル膜を形成する工程から前記第１の熱処理工程までを、大気開放することなく連続的に行う
    ことを特徴とする半導体装置の製造方法。
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