WO2006068027A1 - 半導体装置およびその製造方法 - Google Patents

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Shinichi Kawai
Takashi Saiki
Naoyoshi Tamura
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Fujitsu Limited
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Definitions

  • the present invention generally relates to a semiconductor device, and more particularly to a semiconductor device having a polysilicon gate electrode and a manufacturing method thereof.
  • MOS transistors are widely used as semiconductor integrated circuit devices.
  • the thickness of the gate insulating film is set according to a so-called scaling law. It is important to reduce.
  • the density of carriers induced in the channel region of the MOS transistor is proportional to the gate capacitance, but the gate capacitance is inversely proportional to the thickness of the gate insulating film, and thus the thickness of the gate insulating film is reduced.
  • the current driving capability increases.
  • the electric field induced directly below the gate electrode by the gate electrode is distributed to the gate insulating film and a depletion layer formed in the channel region under the gate insulating film. By reducing it, the electric field applied to the depletion layer increases, and the short channel effect can be effectively suppressed.
  • Patent Document 1 Japanese Patent Laid-Open No. 2001-068662
  • Patent Document 2 Japanese Patent Laid-Open No. 06-244136
  • a conventional MOS transistor and its manufacturing process will be outlined with an n-channel MOS transistor as an example.
  • an element isolation region 42 is formed on a p-type silicon substrate 41 so as to define an element region, and a p-type well 43 is further formed in the element region. Further, an insulating film 44 having a thickness of 2 nm, for example, is formed on the surface of the silicon substrate 41 as a gate insulating film by performing a thermal oxidation process and a heat treatment in a nitrogen atmosphere.
  • a polysilicon film having a thickness of about lOOnm is deposited on the entire surface of the silicon substrate 41 by the CVD method so as to cover the insulating film 44, and P (lin) is further added as a dopant impurity element.
  • a polysilicon gate electrode pattern with a gate length of 60 nm is obtained by ion-implanting with a dose of 6 X 10 15 cm- 2 under the acceleration energy of lOkeV and patterning the resulting polysilicon film. 45 is formed.
  • P or As (arsenic) ions are implanted into the silicon substrate 41 using the polysilicon gate electrode pattern 45 as a mask, and a pair of p-type wells 43 is formed on both sides of the gate electrode 45.
  • the n-type extension diffusion region 46 is formed.
  • a pair of side wall insulating films 47 are formed on both sides of the gate electrode pattern 45, and a layer with P is used with the gate electrode pattern 45 and the pair of side wall insulating films as a mask.
  • n + -type diffusion regions 48 to be the source and drain regions of the p-channel MOS transistor are formed outside the sidewall insulating films.
  • the thus implanted ion-implanted structure is subjected to rapid thermal processing (RTA) at a temperature of 1000 ° C to activate the implanted impurity element.
  • RTA rapid thermal processing
  • a silicide layer 49 is formed on the surface by a salicide process.
  • FIG. 2 is a sectional view of the gate electrode pattern 45 taken along the line AA ′ in FIG. 1, ie, in the gate width direction.
  • the gate electrode pattern 45 is composed of a single-layer polysilicon film, and the polysilicon film is composed of columnar Si crystal grains extending from the upper surface to the lower surface. You can see that In the polysilicon film having such a microstructure, the crystal grain boundary 51 of the Si crystal also extends continuously from the upper surface to the lower surface of the polysilicon film.
  • the grain size of such columnar Si crystal grains varies depending on the thickness of the formed polysilicon film.
  • the grain size of the Si crystal grains also increases as shown in FIG. 3A.
  • the thickness of the polysilicon film is small, as shown in FIG.
  • the particle size also decreases.
  • Such film thickness dependence of the Si crystal grain size is particularly noticeable when the polysilicon film thickness is less than lOOnm.
  • reducing the thickness of the polysilicon gate electrode pattern 45 is effective in improving the TDDB characteristics of the MOS transistor.
  • the gate insulating film important for the operation of the MOS transistor is affected when the silicide layer 49 is formed. .
  • the silicide layer 49 on the gate electrode pattern 45 is formed simultaneously with the silicide layer 49 on the source / drain region 48, it is difficult to simply reduce the thickness of the polysilicon gate electrode pattern 45. It can be seen that it is. (That is, if the thickness of the gate electrode pattern 45 is too small, the distance between the silicide layer 49 on the source / drain region 48 separated by the sidewall insulating film 47 and the silicide layer 49 on the gate electrode pattern 45 is too short. This increases the risk of a short circuit.) On the other hand, as shown in FIG.
  • the formation of the polysilicon film is performed in two stages. First, the lower polysilicon film 52 is formed thin, and then the upper polysilicon film 53 is formed thick. A technique is known in which the grain size of the Si crystal grains 50 is suppressed in the lower polysilicon film 52, and a microstructure is formed in the upper polysilicon film 53 to increase the grain diameter of the Si crystal grains 50.
  • the crystal grain boundary 51 continuously extends from the upper part to the lower part of the film 53 in the upper polysilicon film 53, and the crystal grain boundary 51 is also formed in the lower polysilicon film 52.
  • the film 52 extends continuously from the top to the bottom.
  • the technique shown in FIG. 4 controls the grain size of Si crystal grains in the film by controlling the thickness of the polysilicon film.
  • the polysilicon film having such a structure is used as a gate electrode. It has been proposed to improve the TDDB characteristics of MOS transistors by using them.
  • Patent Document 1 a thin amorphous silicon film is formed on a gate insulating film, and this is crystallized to be converted into a polysilicon film made of Si crystal grains having a small grain size. Further, a technique is described in which a thicker polysilicon film is formed with a larger crystal grain size, and impurity elements are ion-implanted into the two-layered polysilicon film thus obtained.
  • Patent Document 2 a process of depositing and crystallizing a doped thin amorphous silicon film is repeated, and a stress-relieved polysilicon gate electrode film made of a polysilicon film having a small grain size is formed. The technique to obtain is described.
  • FIGS. 5A to 5C show a case where an impurity element is ion-implanted with relatively low energy after a polysilicon film having a two-layer structure similar to that in FIG. 4 is first formed.
  • FIG. 5A first, after depositing a thin undoped polysilicon film 52 made of Si crystal grains with a small grain size on the gate insulating film 44, A thick non-doped polysilicon film 53 is deposited, and in the process of FIG. 5B, P is ion-implanted into the double-layered polysilicon film thus formed with low acceleration energy.
  • the introduced P is the lower part of the upper polysilicon film 53 as shown in FIG. 5B.
  • the upper part of the polysilicon film 53 into which the P has been introduced changes to an amorphous state 54 as a result of ion implantation.
  • the amorphous state portion 54 is crystallized, and the initial polysilicon layer 53 is formed in the amorphous state portion 54.
  • the polysilicon layer 55 is made of Si crystal grains having a grain size larger than that of the initial polysilicon film 53.
  • P diffuses from the amorphous portion 54 and is doped into an n + type including the entire force of the initial polysilicon film 53 up to the lower portion of the polysilicon layer 55.
  • the diffusion of the impurity element from the impurity implantation region 54 does not reach or slightly reaches the lower polysilicon film 52. Therefore, the lower polysilicon film 52 Inside, n-type impurity elements cannot be introduced at a sufficient concentration.
  • FIG. 6A when ion implantation is performed to a deep position with a large energy, as shown in FIG. 6B, the overall force amorphous state 57 of the upper polysilicon film 53 is obtained. Then, when the amorphous film 57 is crystallized, as shown in FIG. 6C, the entire amorphous layer 57 is crystallized, and a single-layer polysilicon film 58 having a large grain size is formed. Will be formed.
  • An object of the present invention is to provide a semiconductor device capable of suppressing depletion of a polysilicon gate electrode without complicating the manufacturing process and improving TDDB characteristics, and a manufacturing method thereof.
  • the present invention further provides a semiconductor device that can suppress the short channel effect without complicating the manufacturing process and a manufacturing method thereof in the semiconductor device having the above characteristics.
  • the present invention provides a substrate, a first element region of a first conductivity type and a second element region of a second conductivity type formed on the substrate.
  • An element isolation structure that defines a first polycrystalline silicon layer, and a stacked structure in which a lower polycrystalline semiconductor layer and an upper polycrystalline semiconductor layer are sequentially stacked in the first element region via a gate insulating film.
  • a first polycrystalline semiconductor gate electrode structure doped to a first conductive type, and a structure in which a lower polycrystalline semiconductor layer and an upper polycrystalline semiconductor layer are sequentially stacked in the second element region through a gate insulating film.
  • a second polycrystalline semiconductor gate electrode structure having a layer structure and doped to the first conductivity type, and formed on both sides of the first gate electrode structure in the first element region; A pair of diffusion regions having the second conductivity type; and the second gate in the second element region. And a pair of diffusion regions having the first conductivity type formed on both sides of the electrode structure, and in each of the first and second polycrystalline semiconductor gate electrode structures, the lower polycrystalline semiconductor layer.
  • the semiconductor crystal grains constituting the upper polycrystalline semiconductor layer have a grain size smaller than that of the upper polycrystalline semiconductor layer, and in each of the first and second polycrystalline semiconductor gate electrode structures, the lower polycrystalline grains are formed.
  • the crystalline semiconductor layer provides a semiconductor device having a dopant concentration equal to or higher than that of the upper polycrystalline semiconductor layer.
  • the present invention provides a substrate, a first element region of the first conductivity type and a second element region of the second conductivity type formed on the substrate.
  • An element isolation structure that defines a first polycrystalline silicon layer, and a stacked structure in which a lower polycrystalline semiconductor layer and an upper polycrystalline semiconductor layer are sequentially stacked in the first element region via a gate insulating film.
  • a first polycrystalline semiconductor gate electrode structure doped to a first conductive type, and a structure in which a lower polycrystalline semiconductor layer and an upper polycrystalline semiconductor layer are sequentially stacked in the second element region through a gate insulating film.
  • a second polycrystalline semiconductor gate electrode structure having a layer structure and doped to the first conductivity type, and formed on both sides of the first gate electrode structure in the first element region; A pair of diffusion regions having the second conductivity type; and the second gate in the second element region. And a pair of diffusion regions having the first conductivity type formed on both sides of the electrode structure, and in each of the first and second polycrystalline semiconductor gate electrode structures, the lower polycrystalline semiconductor layer.
  • the semiconductor crystal grains constituting the upper polycrystalline semiconductor layer have a grain size smaller than that of the upper polycrystalline semiconductor layer, and in each of the first and second polycrystalline semiconductor gate electrode structures, the lower polycrystalline grains are formed.
  • the crystalline semiconductor layer provides a semiconductor device characterized by having a dopant concentration of 1 ⁇ 10 2 ° cm ⁇ 3 or more.
  • the present invention provides a substrate, a first element region of a first conductivity type, and a second element of a second conductivity type formed on the substrate.
  • An element isolation structure that defines a region; and a stacked structure in which a lower polycrystalline semiconductor layer and an upper polycrystalline semiconductor layer are sequentially stacked in the first element region via a gate insulating film, A first polycrystalline semiconductor gate electrode structure doped to conductivity type 2 and a second polycrystalline semiconductor layer and an upper polycrystalline semiconductor layer, which are formed in the second element region via a gate insulating film, sequentially stacked;
  • a second polycrystalline semiconductor gate electrode structure doped with the first conductivity type and having a laminated structure, and formed on both sides of the first gate electrode structure in the first element region; A pair of diffusion regions having the second conductivity type, and the second element region, And a pair of diffusion regions having the first conductivity type formed on both sides of the gate electrode structure.
  • the lower polycrystalline semiconductor In each of the first and second polycrystalline semiconductor gate electrode structures, the lower polycrystalline semiconductor The semiconductor crystal grains constituting the layer have a grain size smaller than the semiconductor crystal grains constituting the upper polycrystalline semiconductor layer, and the first and second polycrystalline semiconductors In each of the gate electrode structures, the lower polycrystalline semiconductor layer has a thickness smaller than that of the upper polycrystalline semiconductor layer.
  • the present invention provides a step of forming a first polycrystalline semiconductor film on a substrate via a gate insulating film, and the first polycrystalline semiconductor film is ionized.
  • a crystalline semiconductor film to form a gate electrode structure in which the first and second polycrystalline semiconductor films are stacked; and using the gate electrode structure as a mask in the substrate, the first impurity element and Impurity elements of the same conductivity type are introduced by ion implantation, and source and drain diffusion regions doped to the first conductivity type are formed on both sides of the gate electrode structure.
  • the second polycrystalline semiconductor film To provide a method of manufacturing a semiconductor device which comprises the steps of: doping a first conductivity type, the.
  • the present invention provides a step of forming a first polycrystalline semiconductor film on a semiconductor substrate via a gate insulating film, and the first polycrystalline semiconductor film is ionized.
  • a step of doping with an impurity element of a first conductivity type by an implantation method a step of depositing a dummy insulating film on the first polycrystalline semiconductor film; and the first polycrystalline semiconductor film and the first polycrystalline semiconductor film Patterning a dummy insulating film and forming a dummy gate pattern; forming a dummy sidewall insulating film on both side walls of the dummy gate pattern; and selecting the dummy insulating film with respect to the dummy sidewall insulating film Etching and removing to expose the first polycrystalline semiconductor film, and selectively growing a semiconductor layer on both sides of the dummy sidewall insulating film on the semiconductor substrate to form source and drain regions.
  • a step of selectively growing a second polycrystalline semiconductor layer on the first polycrystalline semiconductor layer to form a stacked gate electrode structure, and introducing an impurity element into the source and drain regions by ion implantation A step of forming source and drain diffusion regions in the source and drain regions, and a step of simultaneously introducing the impurity element into the second polycrystalline semiconductor layer by an ion implantation method. Providing a manufacturing method.
  • the invention's effect it is possible to realize a semiconductor device in which depletion of the polysilicon gate electrode without complicating the manufacturing process is suppressed, and at the same time, deterioration of TDDB characteristics is suppressed.
  • a semiconductor device since the polysilicon gate electrode is doped by S ion implantation, according to the present invention, for example, a CMOS element having a polysilicon gate having a different conductivity type can be manufactured by a simple process. It becomes possible.
  • the source / drain regions are formed on the semiconductor substrate by regrowth simultaneously with the formation of the upper polysilicon layer in the polysilicon gate electrode having the multilayer structure.
  • the regrowth source / drain region is formed at a position higher than the substrate surface and doping the regrowth source / drain region to a desired conductivity type by ion implantation, the lower end of the source / drain diffusion region is positioned near the surface of the silicon substrate. It is possible to effectively suppress the short channel effect.
  • FIG. 1 is a schematic diagram showing a configuration of a MOS transistor according to a related technique of the present invention.
  • FIG. 2 is an enlarged view of the AA cross section of FIG.
  • FIG. 3A is a diagram (part 1) for explaining the film thickness dependence of crystal grain size.
  • FIG. 3B is a diagram (part 2) for explaining the film thickness dependence of the crystal grain size.
  • FIG. 4 is a diagram showing the structure of a multilayer polysilicon film obtained by a two-stage growth process according to the related art of the present invention.
  • FIG. 5A is a diagram (part 1) for explaining problems of the related art of the present invention.
  • FIG. 5B is a diagram (part 2) for explaining problems of the related art of the present invention.
  • FIG. 5C is a diagram (part 3) for explaining problems of the related art of the present invention.
  • FIG. 6A is another diagram (part 1) for explaining problems of the related art of the present invention.
  • FIG. 6B is another diagram (part 2) for explaining problems of the related art of the present invention.
  • FIG. 6C is another view (No. 3) for explaining the problems of the related art of the present invention.
  • FIG. 7 is a diagram for explaining the principle of the present invention.
  • FIG. 8 is another diagram for explaining the principle of the present invention.
  • FIG. 9A is a view (No. 1) showing a step of manufacturing a CMOS element according to the first embodiment of the present invention.
  • FIG. 9B is a view (No. 2) showing a step of manufacturing the CMOS element according to the first embodiment of the present invention.
  • FIG. 9C is a view (No. 3) showing a step of manufacturing the CMOS element according to the first embodiment of the present invention.
  • FIG. 9D is a view (No. 4) showing a step of manufacturing the CMOS element according to the first embodiment of the present invention.
  • FIG. 9E is a view (No. 5) showing a step of manufacturing the CMOS element according to the first embodiment of the present invention.
  • FIG. 9F is a view (No. 6) showing a process for manufacturing a CMOS element according to the first embodiment of the present invention.
  • FIG. 9G is a view (No. 7) showing a step of manufacturing a CMOS element according to the first embodiment of the present invention.
  • FIG. 9H is a view (No. 8) showing a step of manufacturing the CMOS element according to the first embodiment of the present invention.
  • FIG. 91 is a view (No. 9) showing a manufacturing step of the CMOS element according to the first embodiment of the present invention.
  • FIG. 9J is a view (No. 10) showing a step of manufacturing the CMOS element according to the first embodiment of the present invention.
  • FIG. 9K is a view (No. 11) showing a process for manufacturing a CMOS element according to the first embodiment of the present invention.
  • FIG. 9L is a diagram (No. 12) showing a process for manufacturing a CMOS element according to the first embodiment of the present invention.
  • FIG. 9M is a view (No. 13) showing a process for manufacturing a CMOS element according to the first embodiment of the present invention.
  • FIG. 9N is a view (No. 14) showing a step of manufacturing the CMOS element according to the first embodiment of the present invention.
  • FIG. 90 is a view (No. 15) showing a step of manufacturing the CMOS element according to the first embodiment of the present invention.
  • FIGS. 16A to 16D are diagrams showing a process for manufacturing a CMOS device according to the first embodiment of the present invention (No. 16).
  • FIG. 10A A diagram illustrating a manufacturing process of an n-channel MOS transistor according to the second embodiment of the present invention (No. 1).
  • FIG. 10A A diagram illustrating a manufacturing process of an n-channel MOS transistor according to the second embodiment of the present invention (No. 1).
  • FIG. 10A A diagram illustrating a manufacturing process of an n-channel MOS transistor according to the second embodiment of the present invention (No. 1).
  • Fig. 10B is a diagram (No. 2) showing a manufacturing process of the n-channel MOS transistor according to the second embodiment of the present invention.
  • FIG. 10C A diagram (part 3) illustrating a manufacturing process of the n-channel MOS transistor according to the second embodiment of the present invention.
  • FIG. 10D A diagram showing a manufacturing process of the n-channel MOS transistor according to the second embodiment of the present invention (No. 4).
  • FIG. 10E A diagram (part 5) showing a manufacturing process of the n-channel MOS transistor according to the second embodiment of the present invention.
  • FIG. 10F (No. 6) showing a manufacturing process of the n-channel MOS transistor according to the second embodiment of the present invention.
  • FIG. 10G A diagram showing a manufacturing process of the n-channel MOS transistor according to the second embodiment of the present invention (No. 7).
  • FIG. 11A A diagram showing a manufacturing process of an n-channel MOS transistor according to the third embodiment of the present invention (part 1).
  • FIG. 11B A diagram (part 2) illustrating a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention.
  • FIG. 11C A diagram showing a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention (part 3).
  • FIG. 11D A diagram showing a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention (No. 4).
  • FIG. 11E A diagram showing a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention (No. 5).
  • FIG. 11F A diagram showing a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention (No. 6).
  • FIG. 11G A diagram showing a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention (No. 7).
  • FIG. 11G A diagram showing a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention (No. 7).
  • FIG. 11 II (No. 9) showing a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention.
  • FIG. 11J A diagram showing a manufacturing process of the n-channel MOS transistor according to the third embodiment of the present invention (No. 10).
  • FIG. 11K A diagram showing an n-channel MOS transistor manufacturing process according to the third embodiment of the present invention (part 11).
  • FIGS 7 and 8 illustrate the principles of the present invention.
  • an element region 1A is defined on the semiconductor substrate 1 by the element isolation structure II, and the gate insulating film 2 is formed on the silicon substrate 1 in the element region 1A.
  • a polycrystalline semiconductor gate electrode 3 is formed.
  • source and drain extension regions 7a and 7b are formed in the semiconductor substrate 1 so as to correspond to a pair of side wall surfaces of the polycrystalline semiconductor gate electrode 3 facing each other.
  • Source and drain regions 7A and 7B are formed outside the side wall insulating films formed on the respective side wall surfaces of the polycrystalline semiconductor gate electrode 3 in succession to the source and drain extension regions 7a and 7b, respectively. ing.
  • the polycrystalline semiconductor gate electrode 3 includes a lower polycrystalline semiconductor layer 4 having a small film thickness and a small crystal grain size, and the lower polycrystalline semiconductor.
  • the upper polycrystalline semiconductor layer 5 is formed on the layer 4 and has a large film thickness and a large crystal grain size.
  • the lower polycrystalline semiconductor layer 4 is higher than the upper polycrystalline semiconductor layer 5. Doped with impurity concentration.
  • the lower polycrystalline semiconductor layer 4 of the polycrystalline semiconductor gate electrode 3 is formed in such a manner that the crystal grain size in the semiconductor layer 4 is higher than that of the upper polycrystalline semiconductor layer 5.
  • 90% of the crystal grains in the semiconductor layer 4 are formed so as to have a grain size of 10 to 50 nm so that the deterioration of the TDDB characteristics is suppressed, so that the crystal grain size becomes smaller than the crystal grain size.
  • the problem that the impurity element in the electrode 3 enters the channel region through the gate insulating film 2 is suppressed.
  • the polycrystalline semiconductor layer 4 may be formed to a thickness of 10 to 50 nm.
  • the dopant concentration of the lower polycrystalline semiconductor layer 4 in contact with the gate insulating film 2 is higher than the dopant concentration of the upper polycrystalline semiconductor layer 5.
  • the present invention uses B as a dopant element. It is also effective for the p-type semiconductor device used. Further, the lower polycrystalline semiconductor layer 4 and the upper polycrystalline semiconductor layer 5 are doped with P-type or n-type after film formation of the respective layers by ion implantation to form C MOS on a single semiconductor substrate. A dual gate semiconductor device such as an element can be easily formed.
  • a thermal oxide film 12 having a thickness of lOnm and a nitridation having a thickness of lOOnm are formed on a p-type silicon substrate 11 having a (100) plane orientation with a specific resistance of 10 ⁇ ′ cm.
  • a silicon film 13 is sequentially formed, and in the step of FIG. 9B, the nitride film is formed using the resist pattern 14 as a mask.
  • an element isolation groove 15 having a depth of, for example, 250 nm is formed on the silicon substrate 11.
  • the element regions 11 A and 11B have n channels, as will be described later.
  • the resist pattern 14 is removed, and the entire substrate 11 is further subjected to heat treatment in an oxidizing atmosphere to form a thermal oxide film 16 on the surface of the element isolation trench 15, typically.
  • an SiO film is deposited to a thickness of, for example, 500 nm on the silicon substrate 11 so as to fill the element isolation trench 15 by high-density plasma CVD.
  • the silicon nitride film 13 and the thermal oxide film 12 are used as a stagger, and the SiO film 12 on the silicon substrate 11 is removed by a CMP (chemical mechanical polishing) method, and then the silicon nitride film 13 and the SiO film 12 is removed by etching. Thereby, the element isolation region 17 is formed.
  • CMP chemical mechanical polishing
  • a resist pattern R1 exposing the element region 11A is formed on the structure of FIG. 9C, and B + is accelerated energy of 120 kev using the resist pattern R1 as a mask.
  • ion implantation is performed at a dose of 2 to 3 X 10 13 cm- 2 .
  • a resist pattern R2 that exposes the element region 11B is formed.
  • P is 2 to 3 ⁇ 10 13 cm ⁇ 2 under an acceleration energy of 300 keV. Ions are implanted at a dose.
  • step of FIG. 9F after removing the resist pattern R2, heat treatment is performed at a temperature of 950 to 100 ° C. for 10 to 30 seconds, and the respective impurity elements introduced into the tools 18A and 18B are removed.
  • a p-type well 18A is formed in the element region 11A
  • an n-type wall 18B is formed in the element region 11B.
  • an appropriate amount of B + and P + ions are implanted into the element regions 11A and 11B, respectively, in order to adjust the threshold value, and then thermal oxidation is performed at a temperature of 800 to 900 ° C.
  • a thermal oxide film having a thickness of 2 nm is formed, and further heat-treated in a nitrogen atmosphere, whereby the thermal oxide film is nitrided to form a SiON gate insulating film 19.
  • the positive silicon film 20 is deposited by a low pressure CVD method at a substrate temperature of 580 to 620 ° C., and in the case of 600 ° C. Is deposited to a thickness of 10-50 nm, for example 30 nm.
  • Si crystal grains having a grain size of 10 to 50 nm, which is substantially equal to the film thickness, are formed in the film, as in FIG. 3B described above.
  • a resist pattern R3 that exposes the element region 11A is formed on the polysilicon film 20, and P ions 21A are 3 to 30 keV, 3 to 30 keV, using the resist pattern R3 as a mask.
  • ion implantation is carried out at a dose of 2 x 10 15 cm 2 , if the lOkeV is under the power of Noregi:! ⁇ 3 x 10 15 cm- 2 .
  • the portion 22A into which the P ions are introduced in the polysilicon film 20 changes to an amorphous state.
  • a resist pattern R4 exposing the element region 11B is formed on the polysilicon film 20, and B ions 21B are formed using the resist pattern R4 as a mask, from 1 to: 10 keV, for example, 5 keV. 1 to 3 X
  • ions are implanted at a dose of 2 X 10 15 cm- 2 .
  • the portion 22B into which the B ions are introduced in the polysilicon film 20 changes to an amorphous state.
  • the structure of FIG. 9H is heat-treated at a temperature of 500 ° C. or higher, for example, 1000 ° C. Activates ions.
  • the silicon film 20 including the amorphous regions 22A and 22B is crystallized and converted into the polysilicon film 23 including the n-type region 23A and the p-type region 23B as shown in FIG.
  • the Si crystal grains constituting the film 23 have a force that is slightly larger than the Si crystal grains in the polysilicon film 20.
  • 100% of Si crystal grains are approximately equal to the film thickness of the polysilicon film 23 as in the case of the polysilicon film 20, and have a particle diameter of 10 to 50 nm. Such a particle size distribution is confirmed by observing a vertical cross section of the polysilicon film 23.
  • the polysilicon film 24 force 80 to 620 is further formed on the structure of FIG. 91 by the low pressure CVD method.
  • C for example 600.
  • the film thickness is 50 to 100 nm, for example, 70 nm.
  • the thickness of the polysilicon film 24 is not limited to that of the polysilicon.
  • the total film thickness of the silicon film 23 and the polysilicon film 24 is set to be lOOnm. Since the polysilicon film 24 has a larger film thickness than the polysilicon film 23 therebelow, the Si crystal grains in the film 24 are characterized by a larger grain diameter than the Si crystal grains in the polysilicon film 23. And In this embodiment, the polysilicon film 24 is not doped.
  • the polysilicon S 23 and 24 are patterned using a resist pattern (not shown) having a width of, for example, 60 nm as a mask, and the n region is filled with the n region.
  • a polysilicon gate electrode structure 24GA of the channel MOS transistor is formed as a stack of the n-type doped polysilicon film 23A and the polysilicon film 24A formed on the gate insulating film 19.
  • the element region 11B includes a polysilicon gate electrode structure 24GB force S of the p-channel MOS transistor, the P-type doped polysilicon film 23B and the polysilicon film formed on the gate insulating film 19. It is formed as a laminate of 24B.
  • the SiON gate insulating film 19 is also patterned in the patterning process of the polysilicon pattern.
  • a resist pattern R5 exposing the element region 11A is formed, and using the resist pattern R5 and the laminated polysilicon gate structure 24GA as a mask, P ions 25A are formed in the element region 11A.
  • the type diffusion regions 11a and l ib are formed as the source and drain extension regions of the n-channel MOS transistor, respectively. It can be seen that the upper portion of the polysilicon film 24A is changed to an amorphous state by this ion implantation process.
  • a resist pattern R6 exposing the element region 11B is formed.
  • the element region 11B is provided with a B pattern 25B. :! ⁇ Under 5 keV calorie speed energy, 5 ⁇ : 10 X 10 14 cm 2 dose, ion-implanted on the surface of the silicon substrate 11, corresponding to both side walls of the laminated polysilicon gate structure 24GB
  • the p-type diffusion regions 11c and l id are respectively described above.
  • a SiO film having a thickness of 40 to 80 nm is deposited by a high-density plasma CVD method.
  • sidewall insulating films 27 are formed on the respective sidewall surfaces of the laminated gate electrode structures 24GA and 24GB. In this deposition process, the entire polysilicon films 24A and 24B are crystallized again.
  • a resist pattern R7 exposing the element region 11A is formed on the silicon substrate 11, and the resist pattern R7, the stacked gate electrode structure 24GA, and the sidewall insulating film 27 are formed.
  • P ions 28A are ion-implanted at a dose of 5 to 10 ⁇ 10 15 cm— 2 under an acceleration energy of 10 to 20 keV, and outside the side wall insulating film 27 in the element region 11A.
  • n + -type source and drain regions 1 le and 1 If are formed.
  • the upper polysilicon film 24A in the laminated gate electrode structure 24GA changes to an amorphous state.
  • a resist pattern R8 exposing the element region 11B is formed on the silicon substrate 11, and the resist pattern R8, the stacked gate electrode structure 24GB, and the sidewall insulating film 27 are masked.
  • B ions 28B are ion-implanted at an acceleration energy of 5 to 10 keV at a dose amount of 4 to 8 ⁇ 10 15 cm— 2 , and p + on the outside of the sidewall insulating film 27 in the element region 11B.
  • the upper polysilicon film 24B in the stacked gate electrode structure 24GB changes to an amorphous state.
  • the structure of FIG. 9P is heat-treated in a nitrogen atmosphere at a temperature of 1000 to 1050 ° C. for 0 to 10 seconds.
  • the impurity element introduced into the silicon substrate 11 is activated.
  • the source and drain extension regions l la to l Id are formed, and the source and drain regions l ie to l lh are formed.
  • the polysilicon film 24A of the stacked gate electrode structure 24GA and the polysilicon film 24B of the stacked gate electrode structure 24GB which have been changed to the amorphous state, are crystallized again. Further, in the process of FIG.
  • a Co film (not shown) is uniformly formed on the structure of FIG. 9Q by sputtering, for example, with a film thickness of 10 nm, and further heat-treated. The film is removed by etching and further heat-treated to form a low-resistance CoSi film 32 on the surface of the polysilicon film 24A in the source and drain regions ie, If and the laminated gate electrode structure 24GA of the n-channel MOS transistor. The At the same time, the CoSi2 film 32 is also formed on the surface of the polysilicon film 24B in the source and drain regions 1lg and lh and the stacked gate electrode structure 24GB of the p-channel MOS transistor.
  • an interlayer insulating film is formed on the structure of FIG. 9R, and a via contact structure and an upper wiring structure are formed as necessary, whereby an n-channel MOS transistor and a p-channel M are formed.
  • a CMOS device with S transistors connected in series is completed.
  • the upper wiring structure is formed on the interlayer insulating film in the form of a multilayer wiring structure using the damascene method, the formation of the wiring trench and the formation of the via hole are made following the formation of the interlayer insulating film.
  • a Cu wiring layer is formed so as to fill the wiring trench and via hole. Furthermore, the excess Cu layer on the interlayer insulating film is removed by the CMP method. If you want to form a complicated wiring structure, repeat these processes.
  • the lower polysilicon film force in each of the stacked gate electrode structures 24GA and 24GB is converted into the upper polysilicon film with the respective conductivity type impurity elements. Since the ions are implanted with low acceleration energy and high impurity concentration before the film is formed, the depletion problem occurring in the polysilicon gate can be effectively solved.
  • the film thickness force S of the lower polysilicon film is small, the crystal grain size can be suppressed to 50 nm or less in these portions, and it becomes possible to simultaneously improve the TDD B characteristics.
  • the ion implantation process to the lower polysilicon film is performed as a separate process from the ion implantation process for forming the source and drain regions as shown in FIGS. 9G and 9H. Therefore, the source ion is reduced by reducing the ion implantation energy to suppress the short channel effect. Even when a shallow junction is formed in the rain region, the bottom of the stacked polysilicon gate electrode structure
  • the overall height of the laminated gate electrode structure can be set to a height sufficient to form silicide.
  • the undoped polysilicon film 34 is patterned in the patterning step of FIG. 9K, the patterning proceeds in the element region 10A and the element region 10B in the same manner. It is possible to avoid the problem that becomes over-etched and the other becomes under-etched.
  • the power of the manufactured semiconductor device is a CMOS element.
  • CMOS element Hereinafter, only the n-type MOS transistor in the CMOS element will be described.
  • an n-type doped polysilicon film 23A corresponding to the element region 11A is formed on the gate insulating film 19 in the same manner as in the steps of FIGS. 9A to 9I. are formed, in the step of FIG. 10B, similarly to the step of FIG. 9J, on the polysilicon film 23A, the polysilicon Tsuki ⁇ 24 forces low pressure CVD method, 580 ⁇ 620 o C, ⁇ Retsumen I or At a substrate temperature of 600 ° C., a film thickness of 50 to: OOnm is formed.
  • the process of FIG. 10A similarly to the process of FIG.
  • the thickness of the polysilicon film 24 is larger than the thickness of the polysilicon film 23A and the total thickness of the polysilicon films 23A and 24 is lOOnm.
  • the grain size of the Si crystal grains in the polysilicon film 24 is larger than the grain size of the Si crystal grains in the polysilicon film 23.
  • the polysilicon film 24 is formed on the p-type doped polysilicon film 23B.
  • P ions 33 are formed in the polysilicon film 24 by using a resist pattern (not shown) that exposes the device region 11A as a mask.
  • a resist pattern (not shown) that exposes the device region 11A as a mask.
  • 4 ⁇ 8 X 10 15 cm- 2 for example 5 X L_ ⁇ 15 cm- 2 de Ions are implanted at a dose, and this is doped n-type.
  • Bion is 5 to 10 keV, for example, under an acceleration energy of 8 keV, 3 to 6 X 10 15 cm- 2, and ion-implanted at a dose of e.g. 4 X 10 15 cm- 2, doped with this p-type.
  • the polysilicon film 34 is changed to an amorphous state as a result of ion implantation.
  • the polysilicon film 23A and the amorphous silicon film 24 of FIG. 10C are patterned to form a laminated gate electrode pattern 34GA having a gate length of, for example, 60 nm.
  • a p-type doped stacked gate electrode pattern is formed in the element region 11B.
  • the patterning process also patterns the gate insulating film 19, and the gate insulating film 19 is removed except for the lower part of the stacked gate electrode structure.
  • the amorphous silicon film 34 doped with n-type and p-type is patterned, respectively. Therefore, it is necessary to optimize the etching conditions so that one of the regions is over-etched and the other region is not under-etched.
  • a resist pattern (not shown) exposing the element region 11A is formed on the structure of FIG. 10D, and the resist pattern and the laminated gate electrode pattern 34GA are formed.
  • P ions are implanted into the mask under the same conditions as above to form n-type source / drain extension regions 26 on both sides of the stacked gate electrode pattern 34G in the element region 11A.
  • p-type source / drain extension regions are formed in the element region 11B by implanting B ions under the same conditions as described above in the same process.
  • a sidewall insulating film 27 is formed on the laminated gate electrode pattern 34GA and a similar laminated gate electrode pattern formed on the element region 11B, and the element region 11A is exposed.
  • the P ion 35 was previously described using the resist pattern to be formed and the laminated gate electrode pattern 34GA and the sidewall insulating film 27 as a mask.
  • n + -type source and drain regions l ie, 1 If are formed outside the sidewall insulating film 27 in the element region 11A.
  • B ions are implanted into the element region 11B in the same manner to form p + type source and drain regions corresponding to the p + type source and drain regions 1 lg and 1 lh of the previous embodiment. It is.
  • the introduced impurity element is activated by heat-treating the structure of FIG. 10E in a nitrogen atmosphere at 1000 to 1050 ° C. for 0 to 10 seconds. Further, as a result of the heat treatment step of FIG. 10F, the amorphous layer 34A is crystallized and converted into the polysilicon layer 36A. Similar crystallization occurs in the element region 11B.
  • a Co film is deposited on the structure of FIG. 10F by sputtering and heat-treated, and then the unreacted Co film is removed by etching and heat-treated, so that the element region 11A has a source as shown in FIG. 11G. And drain regions l ie and 1 If, and CoSi film on polysilicon film 36A
  • a structure in which 32 is formed is obtained.
  • the structure having a CoSi film has the element region 1
  • an interlayer insulating film is formed on the structure of FIG. 10F, although not shown, and a via contact structure and an upper wiring structure are formed as necessary, whereby an n-channel MOS transistor and a p-channel are formed.
  • a CMOS device with MOS transistors connected in series is completed.
  • the upper wiring structure is formed on the interlayer insulating film in the form of a multilayer wiring structure using the damascene method, the formation of the wiring trench and the formation of the via hole are made following the formation of the interlayer insulating film.
  • a Cu wiring layer is formed so as to fill the wiring grooves and via holes. Furthermore, the excess Cu layer on the interlayer insulating film is removed by CMP. If you want to form a complicated wiring structure, you can repeat this process.
  • the upper polysilicon film is formed with the impurity element of each conductivity type of the lower polysilicon film force in the stacked gate electrode structure 34GA.
  • ions are implanted with low energy, acceleration energy, high energy, and impurity concentration, so that the problem of depletion occurring in the polysilicon gate can be effectively eliminated.
  • the thickness of the lower polysilicon film is small. In these parts, the crystal grain size can be suppressed to 50 nm or less, and improvement of TDDB characteristics can be realized at the same time. The same is true for the p-channel MOS transistor formed in the element region 11B.
  • a sufficiently large film thickness can be ensured with respect to the entire gate electrode structure, and silicide formation that does not cause a short circuit of the silicide layer on the gate electrode and the source / drain region is achieved.
  • the process can be executed.
  • the ion implantation process into the upper polysilicon film is performed in a process separate from the ion implantation process for forming the source drain region, so that the short channel effect is suppressed. Therefore, even when shallow ions and junctions are formed in the source / drain regions by reducing the ion implantation energy, a sufficient impurity concentration can be obtained even if the upper part of the stacked polysilicon gate electrode structure, that is, the polysilicon film is thickened. Can be guaranteed. For this reason, the overall height of the stacked gate electrode structure can be set to a height sufficient for silicide formation.
  • n-type impurity elements such as As (arsenic) can be used instead of P as the n-type impurity element.
  • the lower polysilicon layer 20 and the upper polysilicon layer as described in FIGS. 9G and 9L are used.
  • the ion implantation process performed separately at 24A can be performed only for n-channel MOS transistors, and for p-channel MOS transistors, ion implantation into the gate electrode can be performed simultaneously for upper layer 24B and lower layer 23B. It is.
  • an element region 11A and an element region 11B are defined on the silicon substrate 11 by an STI element isolation structure 17, and the elements shown in FIGS. 9A to 9E described above are formed.
  • an undoped polysilicon film 20 is formed on the gate insulating film 19 by a low pressure CVD method to a thickness of 10 to 50 nm under the same conditions as in the previous embodiment.
  • illustration of the thermal oxide film 16 formed between the element isolation insulating film 17 and the silicon substrate 11 is omitted.
  • a resist pattern exposing the element region 11 A is formed on the polysilicon film 20 of FIG. 11A, and P is an acceleration energy of 3 to 30 keV using the resist pattern as a mask. Then, ion implantation is performed at a dose of 1 to 3 ⁇ 10 15 cm— 2 , and after the polysilicon film 20 is converted into an amorphous state, an activation heat treatment is further performed, whereby n-type polysilicon is obtained. Membrane 23A is obtained.
  • n-type polysilicon film 23A and the corresponding p-type polysilicon film thus formed have a film thickness of 10 to 50 nm, and thus a Si crystal having a crystal grain size of 10 to 50 nm. It is composed of grains.
  • the silicon substrate 11 is covered so as to cover the n-type polysilicon film 23A and the corresponding p-type polysilicon film on the element region 11B over the element regions 11A and 11B.
  • a dummy insulating film 241 made of, for example, SiN having etching selectivity with respect to the element isolation insulating film 17 formed thereon is formed to a film thickness of, for example, 50 to: OOnm by low pressure CVD.
  • the dummy insulating film 241 and the underlying polysilicon film 23A are patterned in the element region 11A to form a dummy gate structure 24GAd corresponding to a desired gate electrode.
  • a similar dummy gate structure is formed in the element region 11B.
  • I is formed by a high density plasma CVD process and an etch back process.
  • a similar dummy sidewall insulating film is also provided in the element region 11B against the dummy gate structure 24GAd. It is formed on a corresponding dummy gate structure.
  • the dummy insulating film 241 is also selectively etched from the dummy gate electrode structure 24GAd and the dummy gate electrode structure force formed in the corresponding element region 11B.
  • the polysilicon gate film 23A is exposed, the surface of the silicon substrate 11 is exposed outside the dummy sidewall insulating film 271.
  • the p-type polysilicon film corresponding to the n-type polysilicon film 23A and the surface of the silicon substrate 11 are exposed.
  • Such a selective etching step of the dummy insulating film 241 can be performed by wet etching such as hot phosphoric acid treatment.
  • an epitaxial growth of a silicon layer is performed by, for example, 700 to 800 ° C. by a low pressure CVD method.
  • a low pressure CVD method typically, using dichlorosilane, hydrogen chloride and hydrogen at a temperature of 750 ° C., the epitaxial regions 11S and 11D are formed on the outside of the dummy sidewall insulating film 271 and the silicon substrate 11 is gate-insulated. It is formed at a height of 50 to 100 nm with respect to the interface with the film 19.
  • the polysilicon film 24A force grows up to the upper end of the dummy sidewall insulating film 271 on the n-type polysilicon film 23A.
  • the same laminated gate electrode structure 24GA as described above is formed.
  • the dummy sidewall insulating film 271 is removed, and the epitaxial regions 11S and 11D are included in the silicon substrate 11 using the stacked gate electrode structure 24GA as a self-aligned mask.
  • P ions 25A force are implanted in the same manner as in the step of FIG. 9L, and an n-type source extension region 11a and a drain etching region l ib are formed on both sides of the stacked gate electrode structure 24GA.
  • a p-type source extension region and drain extension region are formed in the element region 11B.
  • FIG. 11H shows a state in which the upper portion of the polysilicon film 24A is changed into an amorphous state by vigorous ion implantation.
  • SiO is formed on both sides of the stacked gate electrode structure 24GA of FIG. 11H.
  • a sidewall insulating film 27 composed of two films is formed by high-density plasma CVD so as to expose the epitaxial regions 11S and 11D.
  • P ions 28A are formed in the element region 11A. Ion implantation is performed under the same conditions as in the step of FIG. 90 described above, and n-type doped source and drain regions l ie, 1 If are formed in the epitaxial regions 11S and 11D.
  • the entire 24A is doped to n + type. Further, as a result of intensive ion implantation, the entire polysilicon film 24A changes to an amorphous state.
  • the structure of FIG. 11J is heat-treated at a temperature of 1000 to 1050 ° C. for 0 to 10 seconds to activate the impurity element introduced in the previous ion implantation process, and further to the silicide.
  • a temperature of 1000 to 1050 ° C. for 0 to 10 seconds to activate the impurity element introduced in the previous ion implantation process, and further to the silicide.
  • FIG. 1 1 K The n-channel MO S transistor and p-channel MO S transistor of the present invention are shown in FIG. 1 1 K.
  • the P-ion reaches the bottom of the polysilicon film 24A.
  • the lower end of the formed n + -type source region l ie or drain region l lf can be made substantially coincident with the lower end of the source or drain extension regions l la and l ib.
  • the lower ends of the source and drain regions l ie and l lf are positioned in the vicinity of the surface of the silicon substrate 11, and the short channel can be effectively suppressed during the operation of the n-channel MOS transistor.
  • the same effect of suppressing the short channel effect can be obtained also in the p-channel MOS transistor formed in the element region 11B.
  • the source and drain extension regions 11a and 11b can be formed immediately after the formation of the dummy gate structure 24GAd having the ID shown in FIG. 1. However, as shown in the present embodiment, FIG. By performing it after the 11G epitaxial regrowth process, thermal history can be minimized.
  • the power of the impurity element introduced by ion implantation is activated by a dedicated heat treatment process.
  • This activation process uses other processes including the heat treatment process. It is also possible to do this.
  • the lower polysilicon layer can be crystallized using a process of depositing the upper polysilicon layer.
  • the gate insulating film is described as being a SiON film.
  • the present invention is not limited to such a specific film, but it is also possible to use a SiO film or a SiN film. It is also possible to use so-called high-K films such as TaO.
  • the substrate 11 is not limited to a Balta silicon substrate, but a SOS substrate in which a silicon epitaxial layer is formed on a sapphire substrate, or a single crystal silicon layer on an insulating film on a silicon substrate. It is also possible to use the formed SOI substrate.
  • the substrate 11 is not limited to a silicon substrate.
  • a SiGe mixed crystal substrate a SiC mixed crystal substrate in which a small amount of C is added to Si, or a SiGeC mixed crystal substrate. It is also possible to use.
  • each layer constituting the gate electrode is formed as an amorphous silicon layer that does not need to be formed as a polysilicon layer.
  • the silicon layer constituting the gate electrode of each MOS transistor is not limited to the polysilicon layer. It is also possible to configure.
  • the gate electrode is described as a laminated polysilicon film. At least one of the lower and upper polysilicon films constituting the stacked gate electrode structure is not limited to Si, but Ge or C, Alternatively, Ge and C may be included.
  • the gate insulating film 19 is also patterned at the same time, but this is not intentional.
  • the thickness of the gate insulating film 19 is 2 nm or more, the gate insulating film 19 can be continuously left on the surface of the silicon substrate 11.
  • the ion implantation process for forming the source extension region and the drain extension region is performed through such a residual insulating film.
  • this is intended when the gate insulating film 19 has a film thickness of 2 nm or more and the gate insulating film 19 is not spontaneously patterned during the patterning of the laminated gate electrode structure. It is also possible to put a pattern.
  • the present invention it is possible to realize a semiconductor device in which depletion of the polysilicon gate electrode without complicating the manufacturing process is suppressed, and at the same time, deterioration of TDDB characteristics is suppressed.
  • a semiconductor device since the doping of the polysilicon gate electrode is performed by ion implantation, according to the present invention, for example, a CMOS element having a polysilicon gate having a different conductivity type can be manufactured by a simple process. It becomes possible.
  • the source / drain regions are stacked on the semiconductor substrate by regrowth simultaneously with the formation of the upper polysilicon layer in the polysilicon gate electrode having the multilayer structure.
  • the short channel effect can be effectively suppressed by forming the source / drain structure and doping the regenerated source / drain region to a desired conductivity type by ion implantation.

Abstract

　半導体装置は、第１の導電型の第１の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第２の導電型にドープされた第１の多結晶半導体ゲート電極構造と、前記第２の導電型の第２の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を準じ積層した積層構造を有し、前記第１の導電型にドープされた第２の多結晶半導体ゲート電極構造と、前記第１の素子領域中、前記第１のゲート電極構造の両側に形成された、前記第２の導電型を有する一対の拡散領域と、前記第２の素子領域中、前記第２のゲート電極構造の両側に形成された、前記第１の導電型を有する一対の拡散領域と、よりなり、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半導体結晶粒よりも小さな粒径を有し、前記第１および第２の多結晶半導体ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体層のドーパント濃度以上のドーパント濃度を有する。

Description

明 細 書
半導体装置およびその製造方法
技術分野
[0001] 本発明は一般に半導体装置に係り、特にポリシリコンゲート電極を有する半導体装 置およびその製造方法に関する。
背景技術
[0002] MOSトランジスタは、半導体集積回路装置として広く使われている。
[0003] MOSトランジスタにおいて動作速度を向上させるには、ゲート長の短縮が有効であ り、このため、 MOSトランジスタの微細化の努力がなされている。その結果、今日で はゲート長が 60nmを切るような超微細化 MOSトランジスタが実現されている。
[0004] このような超微細化 MOSトランジスタにおいて、所望の高速動作、すなわち電流駆 動能力を達成し、さらに短チャネル効果を抑制するためには、ゲート絶縁膜の膜厚を 、いわゆるスケーリング則に従って低減することが重要である。
[0005] すなわち、 MOSトランジスタのチャネル領域に誘起されるキャリアの密度はゲート 容量に比例するが、ゲート容量はゲート絶縁膜の膜厚に反比例し、従って、ゲート絶 縁膜の膜厚を低減することにより電流駆動能力が増大する。またゲート電極により、 ゲート電極直下に誘起される電界は、ゲート絶縁膜と、前記ゲート絶縁膜下のチヤネ ノレ領域中に形成される空乏層とに配分されるが、ゲート絶縁膜の膜厚を低減すること により、前記空乏層に印加される電界が増大し、短チャネル効果を効果的に抑制す ることが可能になる。
[0006] 一方、このようにゲート絶縁膜の膜厚を低減した場合、例えばゲート絶縁膜の信頼 性の低下など、新たな問題も生じる。
[0007] すなわち、このように薄いゲート絶縁膜を使った場合、ゲート電極にドーパントとして 導入された不純物元素がゲート絶縁膜を通過して、チャネル領域に侵入する問題が 生じる。このようなチャネル領域への不純物元素の侵入が生じると、 TDDB (time-de pendent dielectric breakdown)特十生力 s劣ィ匕してしまつ。
[0008] またゲート絶縁膜の膜厚が 10nm以下に低減されると、ゲート電極中を、ゲート絶縁 膜との界面から上方に向かってわずかに延在する空乏層の効果が無視できなくなり 、ゲート絶縁膜の実効的な膜厚が増大してしまう。その結果、チャネル領域に誘起さ れるキャリアの密度が減少し、 MOSトランジスタの電流駆動能力が減少してしまう。 特許文献 1 :特開 2001— 068662号公報
特許文献 2：特開平 06— 244136号公報
発明の開示
発明が解決しょうとする課題
[0009] ここで、図 1および 2を参照しながら、従来の MOSトランジスタおよびその製造工程 を、 nチャネル MOSトランジスタを例に、概観する。
[0010] 図 1を参照するに、 p型シリコン基板 41上に、素子領域を画成するように素子分離 領域 42が形成され、さらに前記素子領域に p型ゥエル 43が形成される。さらに熱酸 化工程および窒素雰囲気中での熱処理を行うことにより、前記シリコン基板 41の表 面に、厚さが例えば 2nmの絶縁膜 44を、ゲート絶縁膜として形成する。
[0011] さらに CVD法により、前記シリコン基板 41の全面に、前記絶縁膜 44を覆うように、 厚さが lOOnm程度のポリシリコン膜を堆積し、さらにドーパント不純物元素として P (リ ン）を、 lOkeVの加速エネルギ下、 6 X 1015cm— 2のドーズ量でイオン注入し、さらにこ のようにして得られたポリシリコン膜をパターユングすることにより、ゲート長が 60nm のポリシリコンゲート電極パターン 45を形成する。
[0012] さらに前記シリコン基板 41中に、前記ポリシリコンゲート電極パターン 45をマスクに Pあるいは As (砒素）をイオン注入し、前記 p型ゥエル 43中、前記ゲート電極 45の両 側に、 1対の n型エクステンション拡散領域 46を形成する。
[0013] さらに前記ゲート電極パターン 45の両側に、 1対の側壁絶縁膜 47を形成し、前記 ゲート電極パターン 45および前記 1対の側壁絶縁膜をマスクに、 Pあるレ、は Asをィォ ン注入し、前記素子領域 43中、前記側壁絶縁膜のそれぞれの外側に、前記 pチヤネ ル MOSトランジスタのソースおよびドレイン領域となる n+型拡散領域 48を形成する。
[0014] さらにこのようにしてイオン注入された構造を 1000°Cの温度で急速熱処理（RTA) し、注入された不純物元素を活性化する。
[0015] 最後に、前記ポリシリコンゲート電極パターン 45および前記 n+型拡散領域 48の表 面にシリサイド層 49を、サリサイド工程により形成する。
[0016] 図 2は、前記ゲート電極パターン 45の、図 1中、線 A— A'に沿った、すなわちゲート 幅方向の断面図を示す。
[0017] 図 2を参照するに、ゲート電極パターン 45は単層のポリシリコン膜より構成されてお り、前記ポリシリコン膜は、その上面から下面まで延在する柱状の Si結晶粒より構成さ れていることがわかる。このような微構造を有するポリシリコン膜では、 Si結晶の結晶 粒界 51も、前記ポリシリコン膜の上面から下面まで、連続して延在する。
[0018] このような柱状 Si結晶粒の粒径は、図 3A， 3Bに示すように、形成されるポリシリコン 膜の膜厚により変化し、前記ポリシリコン膜の膜厚が大きい場合には、前記 Si結晶粒 の粒径も、図 3Aに示すように増大するのに対し、前記ポリシリコン膜の膜厚が小さい 場合には、図 3Bに示すように、ポリシリコン膜中の Si結晶粒の粒径も減少する。この ような Si結晶粒の粒径の膜厚依存性は、特にポリシリコン膜の膜厚が lOOnm以下で ある場合に顕著に現れる。
[0019] ところで、このようなポリシリコンゲート電極パターン 45をゲート絶縁膜 44上に形成 した MOSトランジスタについて、 TDDB特性を調べたところ、ポリシリコンゲート電極 パターン 45中の Si結晶粒の粒径を抑制した場合に、 TDDB特性が向上することが 見出された。これは、特にポリシリコンゲート電極パターン 45を Pでドープした、 nチヤ ネル MOSトランジスタの場合に顕著に現れる。
[0020] このように、 MOSトランジスタの TDDB特性を向上させるには、ポリシリコンゲート電 極パターン 45の膜厚を減少させることが効果的であることがわかる。
[0021] し力し、このように膜厚を減少させたポリシリコンゲート電極パターン 45では、シリサ イド層 49を形成する際に、 MOSトランジスタの動作に重要なゲート絶縁膜が影響を 受けてしまう。またゲート電極パターン 45上のシリサイド層 49は、ソース/ドレイン領 域 48上のシリサイド層 49と同時に形成されることを考えると、ポリシリコンゲート電極 パターン 45の膜厚を単純に低減するのは困難であることがわかる。 （すなわち、グー ト電極パターン 45の膜厚が小さすぎると側壁絶縁膜 47によって分離されているソー ス/ドレイン領域 48上のシリサイド層 49とゲート電極パターン 45上のシリサイド層 49 との距離が近くなり、短絡の危険が大きくなる。 ) これに対し、図 4に示すように、ポリシリコン膜の形成を二段階で行い、最初に下部 ポリシリコン膜 52を薄く形成し、その後で上部ポリシリコン膜 53を厚く形成することに より、前記下部ポリシリコン膜 52において Si結晶粒 50の粒径を抑制し、上部ポリシリ コン膜 53においては Si結晶粒 50の粒径を増大させる微構造を形成する技術が知ら れている。
[0022] 例えば図 4の構造では、上部ポリシリコン膜 53では結晶粒界 51が、膜 53の上部か ら下部まで連続して延在し、下部ポリシリコン膜 52でも、結晶粒界 51が、膜 52の上 部から下部まで連続して延在してレ、る。
[0023] 図 4の技術は、ポリシリコン膜の膜厚を制御することにより、膜中の Si結晶粒の粒径 の制御を行うものであり、このような構造のポリシリコン膜をゲート電極に使うことにより 、 MOSトランジスタの TDDB特性を向上させることが提案されている。
[0024] 例えば特許文献 1には、ゲート絶縁膜上に薄レ、アモルファスシリコン膜を形成し、こ れを結晶化させて粒径の小さい Si結晶粒よりなるポリシリコン膜に変換し、さらにその 上に、より厚いポリシリコン膜を、より大きな結晶粒径で形成し、さらにこのようにして得 られた二層構造のポリシリコン膜に不純物元素のイオン注入を行う技術が記載されて いる。
[0025] また特許文献 2には、ドープされた薄いアモルファスシリコン膜を堆積しては結晶化 する工程を繰り返し、小粒径のポリシリコン膜よりなる、応力の緩和されたポリシリコン ゲート電極膜を得る技術が記載されてレ、る。
[0026] しかし、特許文献 1に記載の技術の場合、イオン注入エネルギの選択に関連して、 以下に説明する問題が生じる。
[0027] 図 5A〜5Cは、最初に図 4と同様な二層構造のポリシリコン膜を形成した後、比較 的低エネルギで不純物元素のイオン注入を行った場合を示す。
[0028] 図 5Aを参照するに、最初に前記ゲート絶縁膜 44上に、小粒径の Si結晶粒よりなる 薄い非ドープポリシリコン膜 52を堆積した後、より大粒径の Si結晶粒よりなる厚い非ド ープポリシリコン膜 53が堆積され、図 5Bの工程において、このようにして形成された 二層構造ポリシリコン膜中に、 Pを低い加速エネルギでイオン注入する。
[0029] この場合、導入された Pは、図 5Bに示すように、前記上部ポリシリコン膜 53の下部 にまでは到達せず、膜 53の上部に留まり、前記 Pが導入された前記ポリシリコン膜 53 の上部のみが、イオン注入の結果、非晶質状態 54に変化する。
[0030] そこで、このような構造を熱処理した場合、図 5Cに示すように、前記非晶質状態部 分 54が結晶化し、当初のポリシリコン層 53が、前記非晶質状態部分 54において、前 記当初のポリシリコン膜 53よりも大きな粒径の Si結晶粒よりなるポリシリコン層 55に変 化する。またこれと同時に、前記非晶質部分 54から Pが拡散し、前記当初のポリシリ コン膜 53の全体力 前記ポリシリコン層 55の下部の部分まで含めて、 n+型にドープ される。
[0031] 一方、前記不純物注入領域 54からの不純物元素の拡散は、前記下側ポリシリコン 膜 52には到達せず、あるいは到達してもわずかであり、このため、前記下側ポリシリコ ン膜 52中においては、 n型不純物元素を充分な濃度に導入することができない。
[0032] 図 5Cに示すような構造の多層構造のポリシリコン膜を MOSトランジスタのゲート電 極に使った場合、ポリシリコンゲート電極からのドーパント不純物元素の、チャネル領 域への拡散 (チャネリング）は、前記粒径の小さい Si結晶粒よりなる最下層のポリシリ コン膜 52により効果的に抑制されるが、一方で、前記ポリシリコンゲート電極の、特に 下部の不純物濃度が低いことから、ゲート電圧を印加した場合にポリシリコンゲート電 極が空乏化しやすぐゲート絶縁膜の実効的な膜厚が増大してしまい、トランジスタの 電流駆動能力が低下してしまう。
[0033] 一方、図 5Aに対応する図 6Aの構造において、イオン注入を大きなエネルギで、深 い位置まで行った場合、図 6Bに示すように前記上側ポリシリコン膜 53の全体力 ァ モルファス状態 57に変化してしまレ、、その後で前記アモルファス膜 57の結晶化を行 つた場合、図 6Cに示すように前記アモルファス層 57の全体が結晶化し、大きな粒径 の単層のポリシリコン膜 58が形成されてしまう。
[0034] このようなポリシリコン膜 58では、不純物元素のチャネル領域への拡散を抑制する ことができない。
[0035] 一方、前記特許文献 2に記載の方法では、前記ゲート空乏化の問題およびポリシリ コンゲート電極が粗粒になることによる、 TDDB特性の劣化の問題は回避することが できるが、ゲート電極が不純物元素をドープされた状態で形成されるため、不純物元 素の種類が制限され、 CMOS素子など、 p型ゲート電極と n型ゲート電極を有する半 導体集積回路装置を製造するのが困難である問題点を有している。このような、いわ ゆる in-situドープゲート電極を使って p型ゲート電極と n型ゲート電極を形成しようと すると、これらを別々の成膜工程により形成することになるが、 CMOS素子などのデ ュアルゲート素子において、このようにゲート電極を別々の成膜工程により形成する のは現実的でない。
[0036] 本発明は、製造工程を複雑にすることなぐポリシリコンゲート電極の空乏化を抑制 でき、かつ TDDB特性を向上できる半導体装置およびその製造方法を提供すること を課題とする。
[0037] 本発明はさらに、上記特徴を有する半導体装置において、製造工程を複雑にする ことなぐ短チャネル効果を抑制できる半導体装置およびその製造方法を提供する。 課題を解決するための手段
[0038] 一の側面によれば本発明は、基板と、前記基板上に形成され、前記基板上に第 1 の導電型の第 1の素子領域と第 2の導電型の第 2の素子領域を画成する素子分離構 造と、前記第 1の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層 と上部多結晶半導体層を順次積層した積層構造を有し、前記第 2の導電型にドープ された第 1の多結晶半導体ゲート電極構造と、前記第 2の素子領域にゲート絶縁膜 を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積 層構造を有し、前記第 1の導電型にドープされた第 2の多結晶半導体ゲート電極構 造と、前記第 1の素子領域中、前記第 1のゲート電極構造の両側に形成された、前記 第 2の導電型を有する一対の拡散領域と、前記第 2の素子領域中、前記第 2のゲート 電極構造の両側に形成された、前記第 1の導電型を有する一対の拡散領域と、より なり、前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下 部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成 する半導体結晶粒よりも小さな粒径を有し、前記第 1および第 2の多結晶半導体ゲー ト電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半導体 層のドーパント濃度以上のドーパント濃度を有することを特徴とする半導体装置を提 供する。 [0039] 他の側面によれば本発明は、基板と、前記基板上に形成され、前記基板上に第 1 の導電型の第 1の素子領域と第 2の導電型の第 2の素子領域を画成する素子分離構 造と、前記第 1の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層 と上部多結晶半導体層を順次積層した積層構造を有し、前記第 2の導電型にドープ された第 1の多結晶半導体ゲート電極構造と、前記第 2の素子領域にゲート絶縁膜 を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層した積 層構造を有し、前記第 1の導電型にドープされた第 2の多結晶半導体ゲート電極構 造と、前記第 1の素子領域中、前記第 1のゲート電極構造の両側に形成された、前記 第 2の導電型を有する一対の拡散領域と、前記第 2の素子領域中、前記第 2のゲート 電極構造の両側に形成された、前記第 1の導電型を有する一対の拡散領域と、より なり、前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下 部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成 する半導体結晶粒よりも小さな粒径を有し、前記第 1および第 2の多結晶半導体ゲー ト電極構造の各々において、前記下部多結晶半導体層は、 1 X 102°cm— 3以上のドー パント濃度を有することを特徴とする半導体装置を提供する。
[0040] さらに他の側面によれば本発明は、基板と、前記基板上に形成され、前記基板上 に第 1の導電型の第 1の素子領域と第 2の導電型の第 2の素子領域を画成する素子 分離構造と、前記第 1の素子領域にゲート絶縁膜を介して形成され、下部多結晶半 導体層と上部多結晶半導体層を順次積層した積層構造を有し、前記第 2の導電型 にドープされた第 1の多結晶半導体ゲート電極構造と、前記第 2の素子領域にゲート 絶縁膜を介して形成され、下部多結晶半導体層と上部多結晶半導体層を順次積層 した積層構造を有し、前記第 1の導電型にドープされた第 2の多結晶半導体ゲート電 極構造と、前記第 1の素子領域中、前記第 1のゲート電極構造の両側に形成された、 前記第 2の導電型を有する一対の拡散領域と、前記第 2の素子領域中、前記第 2の ゲート電極構造の両側に形成された、前記第 1の導電型を有する一対の拡散領域と 、よりなり、前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前 記下部多結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を 構成する半導体結晶粒よりも小さな粒径を有し、前記第 1および第 2の多結晶半導体 ゲート電極構造の各々において、前記下部多結晶半導体層は、前記上部多結晶半 導体層の膜厚よりも薄い膜厚を有することを特徴とする半導体装置を提供する。
[0041] さらに他の側面によれば本発明は、基板上に、ゲート絶縁膜を介して、第 1の多結 晶半導体膜を形成する工程と、前記第 1の多結晶半導体膜を、イオン注入法により、 第 1の導電型の不純物元素でドープする工程と、前記第 1の多結晶半導体膜上に、 第 2の多結晶半導体膜を形成する工程と、前記第 1および第 2の多結晶半導体膜を パターニングし、前記第 1および第 2の多結晶半導体膜を積層したゲート電極構造を 形成する工程と、前記基板中に、前記ゲート電極構造をマスクに、前記第 1の不純物 元素と同一の導電型の不純物元素をイオン注入法により導入し、前記ゲート電極構 造の両側に、前記第 1の導電型にドープされたソースおよびドレイン拡散領域を形成 し、同時に前記ゲート電極構造中、前記第 2の多結晶半導体膜を、前記第 1の導電 型にドープする工程と、を含むことを特徴とする半導体装置の製造方法を提供する。
[0042] さらに他の側面によれば本発明は、半導体基板上に、ゲート絶縁膜を介して、第 1 の多結晶半導体膜を形成する工程と、前記第 1の多結晶半導体膜を、イオン注入法 により、第 1の導電型の不純物元素でドープする工程と、前記第 1の多結晶半導体膜 上に、ダミー絶縁膜を堆積する工程と、前記第 1の多結晶半導体膜およびその上の ダミー絶縁膜をパターユングし、ダミーゲートパターンを形成する工程と、前記ダミー ゲートパターンの両側壁面にダミー側壁絶縁膜を形成する工程と、前記ダミー絶縁 膜を、前記ダミー側壁絶縁膜に対して選択的にエッチングして除去し、前記第 1の多 結晶半導体膜を露出する工程と、前記半導体基板上、前記ダミー側壁絶縁膜の両 外側において半導体層を選択成長してソースおよびドレイン領域を形成し、同時に 前記第 1の多結晶半導体層上に、第 2の多結晶半導体層を選択成長して積層ゲート 電極構造を形成する工程と、前記ソースおよびドレイン領域中に不純物元素をイオン 注入により導入し、前記ソースおよびドレイン領域にソースおよびドレイン拡散領域を それぞれ形成する工程と、同時に前記第 2の多結晶半導体層中に前記不純物元素 をイオン注入法により導入する工程と、を特徴とする半導体装置の製造方法を提供 する。
発明の効果 [0043] 本発明によれば、製造工程を複雑にすることなぐポリシリコンゲート電極の空乏化 が抑制され、同時に TDDB特性の劣化が抑制された、半導体装置を実現することが 可能になる。かかる半導体装置では、ポリシリコンゲート電極のドープカ Sイオン注入に よりなされるため、本発明によれば、導電型の異なるポリシリコンゲートを有する、例え ば CMOS素子を、簡単な工程で製造することが可能になる。
[0044] さらに本発明によれば、このような半導体装置において、ソース/ドレイン領域を半 導体基板上に、多層構造のポリシリコンゲート電極中の上部ポリシリコン層の形成と 同時に再成長により、シリコン基板面よりも高い位置に形成し、さらにかかる再成長ソ ース/ドレイン領域をイオン注入法により所望の導電型にドープすることにより、ソー ス/ドレイン拡散領域の下端がシリコン基板の表面近傍に位置し、短チャネル効果を 効果的に抑制することが可能になる。
図面の簡単な説明
[0045] [図 1]本発明の関連技術による MOSトランジスタの構成を示す概略図である。
[図 2]図 1の A— A断面を拡大して示す図である。
[図 3A]結晶粒径の膜厚依存性を説明する図（その 1)である。
[図 3B]結晶粒径の膜厚依存性を説明する図（その 2)である。
[図 4]本発明の関連技術による、二段階成長工程により得られた多層ポリシリコン膜 の構造を示す図である。
[図 5A]本発明の関連技術の問題点を説明する図（その 1)である。
[図 5B]本発明の関連技術の問題点を説明する図（その 2)である。
[図 5C]本発明の関連技術の問題点を説明する図（その 3)である。
[図 6A]本発明の関連技術の問題点を説明する別の図（その 1)である。
[図 6B]本発明の関連技術の問題点を説明する別の図（その 2)である。
[図 6C]本発明の関連技術の問題点を説明する別の図（その 3)である。
[図 7]本発明の原理を説明する図である。
[図 8]本発明の原理を説明する別の図である。
[図 9A]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 1)で ある。 [図 9B]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 2)で ある。
[図 9C]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 3)で ある。
[図 9D]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 4)で ある。
[図 9E]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 5)で ある。
[図 9F]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 6)で ある。
[図 9G]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 7)で ある。
[図 9H]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 8)で ある。
[図 91]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 9)であ る。
[図 9J]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 10)で ある。
[図 9K]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 11) である。
[図 9L]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 12)で ある。
[図 9M]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 13) である。
[図 9N]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 14) である。
[図 90]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 15) である。 園 9P]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 16)で ある。
園 9Q]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 17) である。
園 9R]本発明の第 1の実施形態による CMOS素子の製造工程を示す図（その 18)で ある。
園 10A]本発明の第 2の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 1)である。
園 10B]本発明の第 2の実施形態による nチャネル M〇Sトランジスタの製造工程を示 す図（その 2)である。
園 10C]本発明の第 2の実施形態による nチャネル M〇Sトランジスタの製造工程を示 す図（その 3)である。
園 10D]本発明の第 2の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 4)である。
園 10E]本発明の第 2の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 5)である。
園 10F]本発明の第 2の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 6)である。
園 10G]本発明の第 2の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 7)である。
園 11A]本発明の第 3の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 1)である。
園 11B]本発明の第 3の実施形態による nチャネル M〇Sトランジスタの製造工程を示 す図（その 2)である。
園 11C]本発明の第 3の実施形態による nチャネル M〇Sトランジスタの製造工程を示 す図（その 3)である。
園 11D]本発明の第 3の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 4)である。 園 11E]本発明の第 3の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 5)である。
園 11F]本発明の第 3の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 6)である。
園 11G]本発明の第 3の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 7)である。
園 11H]本発明の第 3の実施形態による nチャネル M〇Sトランジスタの製造工程を示 す図（その 8)である。
園 1 II]本発明の第 3の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 9)である。
園 11J]本発明の第 3の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 10)である。
園 11K]本発明の第 3の実施形態による nチャネル MOSトランジスタの製造工程を示 す図（その 11)である。
符号の説明
I , 11 , 41 シリコン基板
II, 17, 42 素子分離絶縁膜
2, 19, 44 ゲート絶縁膜
3, 4, 5, 45 ポリシリコンゲート電極
6D, 6G, 6S, 49 シリサイド層
7A, 7B ソース/ドレイン領域
7a, 7b, 11a〜： l lh, 46, 48 拡散領域
11 A, 11B 素子領域
16 熱酸化膜
18A p型ゥエル
18B n型ゥエル
20, 23, 24, 52, 53, 58 ポリシリコン膜
22A n型非晶質シリコン膜 22B p型非晶質シリコン膜
23A n型下側ポリシリコン膜
23B p型下側ポリシリコン膜
24A, 36 A n型上側ポリシリコン膜
24B p型上側ポリシリコン膜
241 ダミー絶縁膜
24GA, 24GB, 34GA 積層ゲート電極構造
27, 47 側壁絶縁膜
271 ダミー側壁絶縁膜
25A, 28 A P+ィ才ン
25B, 28B, 33 B+イオン
32 CoSi層
51 結晶粒界
54 非晶質領域
発明を実施するための最良の形態
[0047] [原理]
図 7, 8は、本発明の原理を示す。
[0048] 図 7を参照するに、半導体基板 1上には素子分離構造 IIにより素子領域 1Aが画成 されており、前記素子領域 1 A内においては前記シリコン基板 1上に、ゲート絶縁膜 2 を介して、多結晶半導体ゲート電極 3が形成されている。
[0049] さらに前記半導体基板 1中には、前記多結晶半導体ゲート電極 3の互いに対向す る一対の側壁面に対応して、ソースおよびドレインエクステンション領域 7a， 7bが形 成されており、さらに前記多結晶半導体ゲート電極 3のそれぞれの側壁面上に形成 された側壁絶縁膜の外側には、前記ソースおよびドレインエクステンション領域 7a， 7 bにそれぞれ連続して、ソースおよびドレイン領域 7A, 7Bが形成されている。
[0050] さらに前記ソース領域 7Aの表面にはシリサイド層 6S力 ドレイン領域 7Bの表面に はシリサイド層 6D力 さらに前記ポリシリコンゲート電極 3の表面には、シリサイド層 6 Gが形成されている。 [0051] 図 7, 8に示すように、本発明では、前記多結晶半導体ゲート電極 3は、膜厚が小さ く結晶粒径の小さな下側多結晶半導体層 4と、前記下側多結晶半導体層 4上に形成 された、膜厚が大きき結晶粒径の大きな上側多結晶半導体層 5より構成されており、 前記下側多結晶半導体層 4は、前記上側多結晶半導体層 5よりも高い不純物濃度で ドープされている。
[0052] 図 7, 8の半導体装置では、このように多結晶半導体ゲート電極 3の下側多結晶半 導体層 4を、前記半導体層 4中の結晶粒径が、上側多結晶半導体層 5の結晶粒径よ りも小さくなるように、好ましくは、前記半導体層 4中の結晶粒の 90%が 10〜50nm の粒径を有するように形成することにより、 TDDB特性の劣化が抑制され、ゲート電 極 3中の不純物元素が、前記ゲート絶縁膜 2を通過してチャネル領域に侵入する問 題が抑制される。このように多結晶半導体層 4中に、 10〜50nmの結晶粒径を実現 するためには、前記多結晶半導体層 4を、 10〜50nmの膜厚に形成すればよい。
[0053] また図 7， 8の半導体装置では、前記ゲート絶縁膜 2に接する下側多結晶半導体層 4のドーパント濃度を、前記上側多結晶半導体層 5のドーパント濃度よりも高ぐ典型 的には 1 X 102°cm— 3以上の濃度に設定することにより、前記ゲート電極の空乏化の問 題を回避することが可能になる。
[0054] このようなゲート空乏化の問題、および TDDB特性の劣化の問題は、ドーパント不 純物元素として Pを使った n型半導体装置において顕著に現れるが、本発明はドー パント元素として Bを使った p型半導体装置においても有効である。さらに、これら下 側多結晶半導体層 4および上側多結晶半導体層 5をイオン注入法により、それぞれ の層の成膜後に P型あるいは n型にドープすることにより、単一の半導体基板上に C MOS素子など、デュアルゲート半導体装置を容易に形成することが可能になる。
[第 1の実施形態]
次に本発明の第 1の実施形態による CMOS素子の製造方法について、図 9A〜9 Rを参照しながら説明する。
[0055] 図 9Aを参照するに、比抵抗が 10 Ω ' cmの（100)面方位を有する p型シリコン基板 11上には、厚さが lOnmの熱酸化膜 12と厚さが lOOnmの窒化シリコン膜 13が順次 形成されており、図 9Bの工程において、レジストパターン 14をマスクに、前記窒化シ リコン膜 13および熱酸化膜 12をパターユングし、さらに前記 SiN膜 13をマスクに前 記シリコン基板 11をドライエッチングすることにより、前記シリコン基板 11上に、深さが 例えば 250nmの素子分離溝 15を、素子領域 11 Aおよび 11Bを画成するように形成 する。前記素子領域 11 Aおよび 11Bには、後で説明するように、それぞれ nチャネル
[0056] さらに図 9Cの工程において前記レジストパターン 14を除去し、さらに基板 11全体 を酸化雰囲気中におレ、て熱処理して前記素子分離溝 15の表面に熱酸化膜 16を、 典型的には 5nmの厚さに形成した後、高密度プラズマ CVD法により SiO膜を、前記 シリコン基板 11上に、前記素子分離溝 15を充填するように、例えば 500nmの厚さに 堆積する。
[0057] さらに前記窒化シリコン膜 13および熱酸化膜 12をストツバに、前記シリコン基板 11 上の Si〇膜 12を CMP (化学機械研磨）法により除去し、その後、前記窒化シリコン 膜 13および SiO膜 12をエッチングにより除去する。これにより、素子分離領域 17が 形成される。
[0058] 次に図 9Dの工程において、前記図 9Cの構造上に、前記素子領域 11Aを露出す るレジストパターン R1を形成し、前記レジストパターン R1をマスクに、 B+を、 120kev の加速エネルギ下、 2〜3 X 1013cm— 2のドーズ量でイオン注入する。
[0059] さらに図 9Eの工程において、前記素子領域 11Bを露出するレジストパターン R2を 形成し、前記レジストパターン R2をマスクに、 Pを 300keVの加速エネルギ下、 2〜3 X 1013cm— 2のドーズ量でイオン注入する。
[0060] さらに、図 9Fの工程においては前記レジストパターン R2を除去した後、 950〜100 0°Cの温度で 10〜30秒間熱処理し、前記ゥヱル 18A, 18Bに導入されたそれぞれ の不純物元素を活性化し、前記素子領域 11 Aにおいて p型ゥエル 18Aを、また前記 素子領域 11 Bにおいて n型ゥヱル 18Bを形成する。
[0061] さらに図 9Fの工程では、前記素子領域 11Aおよび 11Bに、しきい値調整のため、 それぞれ B+および P+を適量イオン注入した後、 800〜900°Cの温度で熱酸化処理 を行って厚さが 2nmの熱酸化膜を形成し、さらに窒素雰囲気中で熱処理することに より、前記熱酸化膜を窒化し、 SiONゲート絶縁膜 19を形成する。 [0062] さらに図 9Fの工程では、前記 SiONゲート絶縁膜 19の形成工程に引き続き、減圧 CVD法により、 580〜620oC、 ί列えば 600oCの基板温度におレヽてポジシリコン膜 20 を、 10〜50nm、例えば 30nmの厚さに堆積する。
[0063] このようにして形成されたポリシリコン膜 20では、先に説明した図 3Bと同様に、膜中 に膜厚とほぼ等しい 10〜50nmの粒径の Si結晶粒が形成される。
[0064] 次に図 9Gの工程において、前記ポリシリコン膜 20上に前記素子領域 11Aを露出 するレジストパターン R3を形成し、前記レジストパターン R3をマスクに Pイオン 21Aを 、 3〜30keV、 列免ば lOkeVのカロ速ェ才ヽノレギ下、：!〜 3 X 1015cm— 2、 列免ば 2 X 1015 cm 2のドーズ量でイオン注入する。このようなイオン注入の結果、前記ポリシリコン膜 20のうち、前記 Pイオンが導入された部分 22Aは非晶質状態に変化する。
[0065] さらに図 9Hの工程において前記ポリシリコン膜 20上に前記素子領域 11Bを露出 するレジストパターン R4を形成し、前記レジストパターン R4をマスクに Bイオン 21Bを 、 1〜： 10keV、 列えば 5keVのカロ速エネノレギ下、 1~3 X
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列えば 2 X 1015c m— 2のドーズ量でイオン注入する。このようなイオン注入の結果、前記ポリシリコン膜 2 0のうち、前記 Bイオンが導入された部分 22Bは非晶質状態に変化する。
[0066] さらに図 91の工程において、前記図 9Hの構造を、前記レジストパターン R4を除去 した後、 500°C以上、例えば 1000°Cの温度で熱処理し、前記導入された Pイオンお よび Bイオンを活性化する。この熱処理により、前記非晶質領域 22A, 22Bを含むシ リコン膜 20は結晶化し、図 91に示すように、 n型領域 23Aおよび p型領域 23Bを含む ポリシリコン膜 23に変換される。
[0067] 前記ポリシリコン膜 23中において、前記膜 23を構成する Si結晶粒では、粒径が前 記ポリシリコン膜 20中の Si結晶粒よりは多少増大している力 90%以上、実質的に は 100%の Si結晶粒が、前記ポリシリコン膜 20の場合と同様に、前記ポリシリコン膜 2 3の膜厚に略等しレ、、 10〜50nmの粒径を有している。このような粒径分布は、前記 ポリシリコン膜 23の垂直断面を観察することにより確認される。
[0068] さらに図 9Jの工程では、前記図 91の構造上に、さらに減圧 CVD法により、ポリシリコ ン膜 24力 80〜620。C、例えば 600。Cの基板温度において、 50〜： 100nm、例えば 70nmの膜厚に形成される。ただし、前記ポリシリコン膜 24の膜厚は、前記ポリシリコ ン膜 23とポリシリコン膜 24の合計膜厚が lOOnmになるように設定される。前記ポリシ リコン膜 24は、その下のポリシリコン膜 23よりも大きな膜厚を有するため、膜 24中の S i結晶粒は、前記ポリシリコン膜 23中の Si結晶粒よりも大きな粒径を特徴とする。本実 施例では、前記ポリシリコン膜 24はドープされていない。
[0069] 次に図 9Kの工程において、前記ポリシリコン S莫 23， 24は、幅が例えば 60nmのレ ジストパターン（図示せず）をマスクにパターユングされ、前記素子領域 11 Aに、前記 nチャネル MO Sトランジスタのポリシリコンゲート電極構造 24GAが、前記ゲート絶縁 膜 19上に形成された、前記 n型にドープされたポリシリコン膜 23Aとポリシリコン膜 24 Aの積層として形成される。また前記素子領域 11Bには、前記 pチャネル MOSトラン ジスタのポリシリコンゲート電極構造 24GB力 S、前記ゲート絶縁膜 19上に形成された 、前記 P型にドープされたポリシリコン膜 23Bとポリシリコン膜 24Bの積層として形成さ れる。なお図 9Kの工程では、前記ポリシリコンパターンのパターユング工程において 薄レ、前記 SiONゲート絶縁膜 19もパターニングされる。
[0070] 次に図 9Lの工程において、前記素子領域 11Aを露出するレジストパターン R5を 形成し、前記レジストパターン R5および積層ポリシリコンゲート構造 24GAをマスクに 、前記素子領域 11Aに Pイオン 25Aを、 5〜： 15keVのカロ速エネノレギ下、 5〜： 10 X 10 14cm 2のドーズ量でイオン注入し、前記シリコン基板 11の表面に、前記積層ポリシリコ ンゲート構造 24GAの両側壁面に対応して n型拡散領域 11a, l ibを、それぞれ前 記 nチャネル MOSトランジスタのソースおよびドレインエクステンション領域として形 成する。このイオン注入工程により、前記ポリシリコン膜 24Aの上部は非晶質状態に 変化しているのがわかる。
[0071] 次に図 9Mの工程において、前記素子領域 11Bを露出するレジストパターン R6を 形成し、前記レジストパターン R6および積層ポリシリコンゲート構造 24GBをマスクに 、前記素子領域 11Bに Bィ才ン 25Bを、：!〜 5keVのカロ速エネノレギ下、 5〜： 10 X 1014 cm 2のドーズ量でイオン注入し、前記シリコン基板 11の表面に、前記積層ポリシリコ ンゲート構造 24GBの両側壁面に対応して p型拡散領域 11c, l idを、それぞれ前記 する。このイオン注入工程により、前記ポリシリコン膜 24Bの上部は非晶質状態に変 化しているのがわかる。
[0072] さらに図 9Nの工程において、前記図 9Mの構造上に、前記レジストパターン R6を 除去した後、厚さが 40〜80nmの Si〇膜を高密度プラズマ CVD法により堆積し、さ らにこれを基板面に垂直方向に作用するドライエッチングにより除去することにより、 前記積層ゲート電極構造 24GAおよび 24GBのそれぞれの側壁面に、側壁絶縁膜 2 7を形成する。またこの堆積工程において、前記ポリシリコン膜 24A， 24Bは、再び全 体が結晶化する。
[0073] 次に図 9〇の工程において、前記シリコン基板 11上に前記素子領域 11Aを露出す るレジストパターン R7を形成し、前記レジストパターン R7、前記積層ゲート電極構造 24GAおよび側壁絶縁膜 27をマスクに、 Pイオン 28Aを 10〜20keVの加速エネル ギ下、 5〜10 X 1015cm— 2のドーズ量でイオン注入し、前記素子領域 11A中、前記側 壁絶縁膜 27のそれぞれ外側に、 n+型のソースおよびドレイン領域 1 leおよび 1 Ifを 形成する。また図 90のイオン注入工程においては、前記積層ゲート電極構造 24G A中、上部ポリシリコン膜 24Aが非晶質状態に変化する。
[0074] 次に図 9Pの工程において、前記シリコン基板 11上に前記素子領域 11Bを露出す るレジストパターン R8を形成し、前記レジストパターン R8、前記積層ゲート電極構造 24GBおよび側壁絶縁膜 27をマスクに、 Bイオン 28Bを 5〜10keVの加速エネルギ 下、 4〜8 X 1015cm— 2のドーズ量でイオン注入し、前記素子領域 11B中、前記側壁絶 縁膜 27のそれぞれ外側に、 p+型のソースおよびドレイン領域 1 lgおよび 1 lhを形成 する。また図 9Pのイオン注入工程においては、前記積層ゲート電極構造 24GB中、 上部ポリシリコン膜 24Bが非晶質状態に変化する。
[0075] 次に、図 9Qの工程において、前記図 9Pの構造が、前記レジストパターン R8を除 去した後、窒素雰囲気中 1000〜： 1050°Cの温度で 0〜： 10秒間熱処理され、前記シ リコン基板 11中に導入された不純物元素を活性化する。実際には、この熱処理工程 により、前記ソースおよびドレインエクステンション領域 l la〜l Idが形成され、また前 記ソースおよびドレイン領域 l ie〜： l lhが形成される。またこの熱処理に伴って、非 晶質状態に変化していた積層ゲート電極構造 24GAのポリシリコン膜 24Aおよび積 層ゲート電極構造 24GBのポリシリコン膜 24Bが再び結晶化する。 [0076] さらに図 9Rの工程において、前記図 9Qの構造上に Co膜（図示せず）を一様に、 例えば 10nmの膜厚でスパッタにより形成し、さらにこれを熱処理した後、余分の Co 膜をエッチング除去し、さらに熱処理することにより、前記 nチャネル MOSトランジスタ のソースおよびドレイン領域 l ie, Ifおよび積層ゲート電極構造 24GA中のポリシリコ ン膜 24Aの表面に、低抵抗 CoSi膜 32が形成される。同時に、前記 CoSi2膜 32は、 前記 pチャネル M〇Sトランジスタのソースおよびドレイン領域 1 lg， lhおよび積層ゲ ート電極構造 24GB中のポリシリコン膜 24Bの表面にも形成される。
[0077] さらに、図 9Rの構造上に、図示は省略するが層間絶縁膜を形成し、さらにビアコン タクト構造および上部配線構造を必要に応じて形成することにより、 nチャネル MOS トランジスタと pチャネル M〇Sトランジスタが直列接続された、 CMOS素子が完成す る。なお、前記層間絶縁膜上に上部配線構造を、ダマシン法を使った多層配線構造 の形に形成する場合には、層間絶縁膜の形成に引き続き、配線溝の形成およびビア ホールの形成がなされ、さらにかかる配線溝およびビアホールを充填するように、 Cu 配線層が形成される。さらに層間絶縁膜上の余分な Cu層を CMP法により除去する。 複雑な配線構造を形成する場合には、このような工程を繰り返し形成すればょレ、。
[0078] さて、このようにして形成された本実施例による半導体装置では、積層ゲート電極 構造 24GA, 24GBのいずれにおいても、下側ポリシリコン膜力 それぞれの導電型 の不純物元素を、上側ポリシリコン膜が形成されるよりも前に、低い加速エネルギと高 い不純物濃度でイオン注入されているため、ポリシリコンゲート中に生じる空乏化の 問題を効果的に解消することができる。また本発明では、下側ポリシリコン膜の膜厚 力 S小さぐこのため、これらの部分において結晶粒径を 50nm以下の抑制でき、 TDD B特性の改善を同時に実現することが可能になる。
[0079] さらに、力かる積層ゲート電極構造 24GA, 24GBでは、ゲート電極構造全体に対 して充分大きな膜厚を確保することができ、ゲート絶縁膜を損傷することなぐシリサイ ド形成工程を実行することが可能になる。
[0080] このように、本実施例では、下側ポリシリコン膜へのイオン注入工程を、図 9G, 9H に示すように、ソース'ドレイン領域形成のためのイオン注入工程とは別工程で行って いるため、短チャネル効果を抑制すベぐイオン注入エネルギを低減させてソース'ド レイン領域に浅い接合を形成する場合でも、積層ポリシリコンゲート電極構造の下部
、すなわちポリシリコン膜 23Aあるいは 23Bには、充分な不純物濃度を保証すること ができる。このため、積層ゲート電極構造の全体の高さを、シリサイド形成を行うに充 分な高さに設定することができる。
[0081] なお本実施例では、図 9Kのパターユング工程で、非ドープポリシリコン膜 34をパタ 一ユングするため、素子領域 10Aにおいても素子領域 10Bにおいても、パターニン グは同様に進行し、一方がオーバーエッチングになり他方がアンダーエッチングにな るような問題を回避することができる。
[第 2の実施形態]
次に、本発明の第 2の実施形態による半導体装置の製造方法を、図 10A〜： 10Gを 参照しながら説明する。ただし図中、先に説明した部分に対応する部分には同一の 参照符号を付し、説明を省略する。本実施例においても、製造される半導体装置は CMOS素子である力 以下では、 CMOS素子中の n型 MOSトランジスタについての み、説明する。
[0082] 図 10Aを参照するに、先の図 9A〜9Iの工程と同様にして、前記ゲート絶縁膜 19 上には素子領域 11Aに対応して、 n型にドープされたポリシリコン膜 23Aが形成され ており、図 10Bの工程において、前記図 9Jの工程と同様に、前記ポリシリコン膜 23A 上に、ポリシリコン月莫 24力 減圧 CVD法により、 580〜620oC、 ί列免 ίま 600oCの基板 温度において、 50〜： !OOnmの膜厚に形成される。ただし前記図 9Jの工程と同様に 、本実施例においても前記ポリシリコン膜 24の膜厚は、前記ポリシリコン膜 23Aの膜 厚よりも大きぐかつポリシリコン膜 23Aと 24の合計膜厚が lOOnmになるように設定さ れる。また、前記ポリシリコン膜 24中における Si結晶粒の粒径は、前記ポリシリコン膜 23中における Si結晶粒の粒径よりも大きレ、。なお、図示はしないが、 pチャネル MOS トランジスタの素子領域 11Bにおいては、 p型にドープされたポリシリコン膜 23B上に 前記ポリシリコン膜 24が形成されている。
[0083] 本実施例では次に図 10Cの工程において、前記ポリシリコン膜 24中に、前記素子 領域 11Aを露出するレジストパターン（図示せず）をマスクに、 Pイオン 33を、 10〜30 keV、例えば 20keVの加速エネルギ下、 4〜8 X 1015cm— 2、例えば 5 X l〇15cm— 2のド ーズ量でイオン注入し、これを n型にドープする。また同様にして前記ポリシリコン膜 2 4中に、前記素子領域 11Bを露出するレジストパターン（図示せず）をマスクに、 Bィ オンを、 5〜： 10keV、例えば 8keVの加速エネルギ下、 3〜6 X 1015cm— 2、例えば 4 X 1015cm— 2のドーズ量でイオン注入し、これを p型にドープする。この状態では、図 10C に示すように、前記ポリシリコン膜 34はイオン注入の結果、非晶質状態に変化してい る。
[0084] 次に図 10Dの工程において図 10Cのポリシリコン膜 23Aおよびアモルファスシリコ ン膜 24をパターユングし、ゲート長が例えば 60nmの積層ゲート電極パターン 34GA を形成する。同様な工程により、 p型にドープされた積層ゲート電極パターンが、前記 素子領域 11Bに形成される。またこのようなパターユング工程により、前記ゲート絶縁 膜 19もパターニングされ、ゲート絶縁膜 19は、前記積層ゲート電極構造の下部を除 いて除去される。
[0085] なお、前記図 10Dのパターニング工程と同時に、図示しない素子領域 11Bにおい て積層ゲート電極パターンのパターニングを行う場合には、それぞれ n型および p型 にドープされたアモルファスシリコン膜 34をパターニングすることになるため、いずれ か一方の領域がオーバーエッチングになり、他方の領域がアンダーエッチングになら なレ、ように、エッチング条件を最適化する必要がある。
[0086] 次に図 10Eの工程において、前記図 10Dの構造上に、前記素子領域 11Aを露出 するレジストパターン（図示せず）を形成し、前記レジストパターンおよび前記積層ゲ ート電極パターン 34GAをマスクに、 Pイオンを先と同様な条件でイオン注入し、前記 素子領域 11A中、前記積層ゲート電極パターン 34Gの両側に、 n型のソース'ドレイ ンエクステンション領域 26を形成する。また前記素子領域 11Bにも同様な工程により 、 Bイオンを先に説明したのと同様な条件でイオン注入することにより、 p型のソース' ドレインエクステンション領域を形成する。
[0087] さらに図 10Eの工程においては前記積層ゲート電極パターン 34GA、および前記 素子領域 11Bに形成された同様な積層ゲート電極パターン上に側壁絶縁膜 27が形 成され、さらに前記素子領域 11Aを露出するレジストパターンおよび前記積層ゲート 電極パターン 34GAおよび側壁絶縁膜 27をマスクに、 Pイオン 35を先に説明したの と同様な条件でイオン注入することにより、前記素子領域 11A中、側壁絶縁膜 27の 外側に n+型のソースおよびドレイン領域 l ie, 1 Ifが形成される。さらに、前記素子領 域 11Bに同様にして Bイオンをイオン注入することにより、先の実施例の p+型ソースお よびドレイン領域 1 lgおよび 1 lhに対応する p+型ソースおよびドレイン領域が形成さ れる。
[0088] さらに図 10Fの工程において前記図 10Eの構造を、窒素雰囲気中 1000〜： 1050 °Cで 0〜： 10秒間熱処理することにより、導入された不純物元素を活性化する。また図 10Fの熱処理工程の結果、アモルファス層 34Aが結晶化し、ポリシリコン層 36Aに変 換される。同様な結晶化は、素子領域 11Bにおいても生じる。
[0089] さらに図 10Fの構造上に Co膜をスパッタにより堆積し、熱処理した後、未反応の Co 膜をエッチング除去し、熱処理することにより、素子領域 11Aには図 11Gに示すよう に、ソースおよびドレイン領域 l ieおよび 1 If、さらにポリシリコン膜 36A上に CoSi膜
32が形成された構造が得られる。また同様な、 CoSi膜を有する構造は、素子領域 1
1Bにも形成される。
[0090] さらに、図 10Fの構造上に、図示は省略するが層間絶縁膜を形成し、さらにビアコ ンタクト構造および上部配線構造を必要に応じて形成することにより、 nチャネル MO Sトランジスタと pチャネル MOSトランジスタが直列接続された、 CMOS素子が完成 する。なお、前記層間絶縁膜上に上部配線構造を、ダマシン法を使った多層配線構 造の形に形成する場合には、層間絶縁膜の形成に引き続き、配線溝の形成および ビアホールの形成がなされ、さらにかかる配線溝およびビアホールを充填するように 、 Cu配線層が形成される。さらに層間絶縁膜上の余分な Cu層を CMP法により除去 する。複雑な配線構造を形成する場合には、このような工程を繰り返し形成すればよ レ、。
[0091] さて、このようにして形成された本実施例による半導体装置でも、積層ゲート電極構 造 34GAにおいて、下側ポリシリコン膜力 それぞれの導電型の不純物元素を、上側 ポリシリコン膜が形成されるよりも前に、低レ、加速エネルギと高レ、不純物濃度でイオン 注入されているため、ポリシリコンゲート中に生じる空乏化の問題を効果的に解消す ること力 Sできる。また本発明では、下側ポリシリコン膜の膜厚が小さぐこのため、これ らの部分において結晶粒径を 50nm以下の抑制でき、 TDDB特性の改善を同時に 実現することが可能になる。素子領域 11Bに形成された pチャネル MOSトランジスタ においても同様のことが成立する。
[0092] さらに、かかる積層ゲート電極構造では、ゲート電極構造全体に対して充分大きな 膜厚を確保することができ、ゲート電極上およびソース'ドレイン領域上のシリサイド層 の短絡を招くことなぐシリサイド形成工程を実行することが可能になる。
[0093] その理由は、本実施例では、上側ポリシリコン膜へのイオン注入工程を、ソース'ド レイン領域形成のためのイオン注入工程とは別工程で行っているため、短チャネル 効果を抑制すべく、イオン注入エネルギを低減させてソース ·ドレイン領域に浅レ、接 合を形成する場合でも、積層ポリシリコンゲート電極構造の上部、すなわちポリシリコ ン膜を厚くしても、充分な不純物濃度を保証することができる。このため、積層ゲート 電極構造の全体の高さを、シリサイド形成を行うに充分な高さに設定することができる
[0094] なお、以上の各実施例において、 n型不純物元素として Pのかわりに As (砒素）など 、他の n型不純物元素を使うことも可能である。
[0095] また、先に説明した TDDB特性の劣化の問題は、特に nチャネル MOSトランジスタ において顕著であるため、図 9Gおよび図 9Lに説明したような、下層ポリシリコン層 2 0と上層ポリシリコン層 24Aで別々に行うイオン注入工程は、 nチャネル MOSトランジ スタについてのみ行レ、、 pチャネル MOSトランジスタについては、ゲート電極へのィ オン注入を、上層 24Bおよび下層 23Bに対し、同時に行うことも可能である。
[第 3の実施形態]
次に、図 11A〜： 11Kを参照しながら、本発明の第 3の実施形態による、短チャネル を抑制した半導体装置の製造工程を説明する。ただし図中、先に説明した部分に対 応する部分には同一の参照符号を付し、説明を省略する。以下の説明においても、 nチャネル MOSトランジスタのみについて説明する力 同様の説明は pチャネル M〇 Sトランジスタにも有効であり、本実施例の nチャネル MOSトランジスタを、同様にして 形成された pチャネルトランジスタと組み合わせることにより、 CMOS素子などのデュ アルゲート素子を構成することが可能である。 [0096] 図 11Aを参照するに、前記シリコン基板 11上には、 STI素子分離構造 17により素 子領域 11Aおよび図示しない素子領域 11Bが画成されており、先に説明した図 9A 〜9Eの工程を実行することにより、前記ゲート絶縁膜 19上に、非ドープポリシリコン 膜 20を減圧 CVD法により、先の実施例と同様な条件で、 10〜50nmの膜厚に形成 する。なお、以下の説明では、前記素子分離絶縁膜 17とシリコン基板 11との間に形 成される熱酸化膜 16は、図示を省略する。
[0097] さらに図 11Bの工程において、図 11Aのポリシリコン膜 20上に、前記素子領域 11 Aを露出するレジストパターンを形成し、さらに前記レジストパターンをマスクに、 Pを 3 〜30keVの加速エネルギ下、 l〜3 X 1015cm— 2のドーズ量でイオン注入し、前記ポリ シリコン膜 20をいつたん非晶質状態に変換した後、さらに活性化熱処理を行うことに より、 n型ポリシリコン膜 23Aを得る。
[0098] また同様に素子領域 10Bにおいて前記ポリシリコン膜 20中に Bをイオン注入するこ とにより、 p型ポリシリコン膜が形成される。このようにして形成された n型ポリシリコン膜 23Aおよび対応する p型ポリシリコン膜は、 10〜50nmの膜厚を有しており、したがつ て 10〜50nmの結晶粒径を有する Si結晶粒により構成されている。
[0099] 次に、図 11Cの工程において、前記素子領域 11Aおよび 11Bにわたり、前記 n型 ポリシリコン膜 23Aおよび前記素子領域 11B上の対応する p型ポリシリコン膜を覆うよ うに、前記シリコン基板 11上に形成されている素子分離絶縁膜 17に対してエツチン グ選択性を有する、例えば SiNよりなるダミー絶縁膜 241を、減圧 CVD法により、例え ば 50〜： !OOnmの膜厚に形成する。
[0100] 次に図 11Dの工程において、前記素子領域 11 Aにおいて前記ダミー絶縁膜 241 およびその下のポリシリコン膜 23Aをパターユングし、所望のゲート電極に対応した ダミーゲート構造 24GAdを形成する。また同時に、同様なダミーゲート構造が、素子 領域 11 Bにも形成される。
[0101] 次に図 11Eの工程において、前記ダミーゲート構造 24GAd上に、前記ダミー絶縁 膜 241に対してエッチング選択性を有する、例えば SiOよりなるダミー側壁絶縁膜 27
2
Iを、高密度プラズマ CVD工程およびエッチバック工程により、形成する。また同様な ダミー側壁絶縁膜が、素子領域 11Bにおいても、前記ダミーゲート構造 24GAdに対 応するダミーゲート構造上に形成される。
[0102] さらに図 11Fの工程において、前記ダミー絶縁膜 241が、前記ダミーゲート電極構 造 24GAdから、またこれに対応する素子領域 11Bに形成されたダミーゲート電極構 造力 も、選択的にエッチングされ、前記ポリシリコンゲート膜 23Aが露出すると同時 に、前記ダミー側壁絶縁膜 271の外側において、前記シリコン基板 11の表面が露出 する。なお、前記シリコン基板 11の表面は、前記ゲート絶縁膜 19の膜厚が小さい場 合には、図 11Dのパターユング工程においてすでに露出している場合もある。同様 に、素子領域 11Bにおいても、前記 n型ポリシリコン膜 23Aに対応する p型ポリシリコ ン膜およびシリコン基板 11の表面が露出される。このようなダミー絶縁膜 241の選択 エッチング工程は、例えば熱燐酸処理などのウエットエッチングにより実行することが できる。
[0103] 次に図 11Gの工程において、前記図 11Fの構造上に、 DHFによる自然酸化膜除 去処理の後、シリコン層のェピタキシャル成長を、減圧 CVD法により、例えば 700〜 800°C、典型的には 750°Cの温度で、ジクロロシラン、塩化水素および水素を用いて 行レ、、前記ダミー側壁絶縁膜 271の外側に、ェピタキシャル領域 11Sおよび 11Dを、 前記シリコン基板 11とゲート絶縁膜 19との界面に対し、 50〜100nmの高さに形成 する。
[0104] また前記図 11Gの工程では、このようなシリコン層のェピタキシャル成長に伴い、前 記 n型ポリシリコン膜 23A上にはポリシリコン膜 24A力 前記ダミー側壁絶縁膜 271の 上端まで成長し、先に説明したのと同じ、積層ゲート電極構造 24GAが形成される。 その際、前記ポリシリコン膜 24Aの厚さ hiと、前記ェピタキシャル領域 11S, 11Dの、 前記シリコン基板 11とゲート絶縁膜 19の界面から測った高さ h2は、一致する (hi =h 2)。
[0105] さらに図 11Hの工程において、前記ダミー側壁絶縁膜 271が除去され、前記積層 ゲート電極構造 24GAを自己整合マスクに、前記シリコン基板 11中に、前記ェピタキ シャル領域 11Sおよび 11Dを含むように、 Pイオン 25A力 先の図 9Lの工程と同様 にしてイオン注入され、 n型のソースエクステンション領域 11 aおよびドレインエタステ ンシヨン領域 l ibが、前記積層ゲート電極構造 24GAの両側に形成される。また同様 な、ただし p型のソースエクステンション領域およびドレインエクステンション領域が、 素子領域 11Bに形成される。図 11Hでは、力かるイオン注入により、ポリシリコン膜 2 4Aの上部が非晶質に変化してレ、る様子を示してレ、る。
[0106] 次に図 111の工程において、図 11Hの積層ゲート電極構造 24GAの両側に SiO
2 膜よりなる側壁絶縁膜 27が、高密度プラズマ CVD法により、前記ェピタキシャル領 域 11S， 11Dを露出するように形成され、図 11Jの工程において、前記素子領域 11 Aに Pイオン 28Aを、先に説明した図 9〇の工程と同様な条件でイオン注入し、前記 ェピタキシャル領域 11Sおよび 11Dに n型にドープされたソースおよびドレイン領域 l ie, 1 Ifを形成すると同時に、前記ポリシリコン膜 24Aの全体を n+型にドープする。 また、力かるイオン注入の結果、前記ポリシリコン膜 24Aは全体が非晶質状態に変化 する。
[0107] また同様な、ただし Bなどの p型不純物元素のイオン注入力 素子領域 11Bにおい て実行される。
[0108] 次に図 11Kの工程において、図 11Jの構造を 1000〜1050°Cの温度で 0〜10秒 間熱処理し、先のイオン注入工程で導入された不純物元素を活性化し、さらにシリサ イド層 32の形成を行うことにより、前記素子領域 11Aに、シリコン基板 11とゲート絶縁 膜 19の界面よりも上方に突出するソースおよびドレイン領域 l ie, 1 Ifを備えた nチヤ ネル MOSトランジスタが形成される。このような熱処理に伴レ、、前記ポリシリコン膜 24 Aは、その全体が再び結晶化する。
[0109] 同様な結晶化およびシリサイド形成は、図示していない素子領域 11Bにおいてもな され、図 11Kと同様な、シリコン基板面より上方に突出するェピタキシャル領域を備え た pチャネル M〇Sトランジスタが形成される。シリサイド層 32の形成は、先の実施例 で説明したのと同様な工程により実行すればょレ、。
[0110] [数 1] 本発明の nチャネル MO S トランジスタおよび pチャネル MO Sトランジスタは、 図 1 1 Kに示すようにポリシリコン膜 2 4 Aの厚さ h iとェピタキシヤノ 1^1域 1 1 S， 1 1 Gの高さ h 2がー致し、 かつ前記高さ h 2は、 前記拡散領域 1 1 eあるい は 1 1 f の厚さ h 3に、 前記ソースエクステンション領域 1 1 aあるいはドレイン エクステンション領域 1 1 bの厚さを無視すれば略一致している （h l = h 2 h 3) 。
そこで、前記図 11Jの工程において前記ソース'ドレイン領域 l ie, l lfを Pイオン 2 8Aのイオン注入によりドープする際に、カロ速エネノレギを、前記 Pイオンがポリシリコン 膜 24Aの下部にまで到達するような値に設定することにより、形成される n+型ソース 領域 l ieあるいはドレイン領域 l lfの下端を、ソースあるいはドレインエクステンション 領域 l la， l ibの下端に略一致させることができる。その結果、ソースおよびドレイン 領域 l ie, l lfの下端がシリコン基板 11の表面近傍に位置し、 nチャネル MOSトラン ジスタの動作時に、短チャネルを効果的に抑制することが可能になる。また本実施例 では、同様な短チャネル効果の抑制効果が、素子領域 11Bに形成される pチャネル MOSトランジスタにおいても得られる。
[0111] なお、本実施例では、上記ェピタキシャル領域 11S, 1 IDを形成する際に、ゲート 電極構造において、細粒のポリシリコン膜 23A上に粗粒のポリシリコン膜 24Aが同時 に形成されるため、先の各実施例で説明した TDDB特性の向上およびポリシリコン ゲート電極の空乏化抑制を同時に実現することが可能となる。
[0112] なお本実施例においては、前記ソースおよびドレインエクステンション領域 11a, 11 bを、前記図 1 IDのダミーゲート構造 24GAdの形成直後に行うことも可能であるが、 本実施例のように図 11Gのェピタキシャル再成長工程の後で実行することにより、熱 履歴を最小化することができる。
[0113] さらに以上の各実施例においては、イオン注入により導入した不純物元素の活性 化を、専用の熱処理工程により行っている力 このような活性化処理は、熱処理工程 を含む他の工程を利用して行うことも可能である。例えば、上部ポリシリコン層を堆積 する工程を利用して、下部ポリシリコン層を結晶化することも可能である。
[0114] さらに前記各実施例において、ゲート絶縁膜は SiON膜であるとして説明したが、 本発明はこのような特定の膜に限定されるものではなぐ他に Si〇膜や SiN膜を使う ことも可能である。また Ta Oなどの、いわゆる high— K膜を使うことも可能である。
[0115] さらに前記基板 11は、バルタシリコン基板に限定されるものではなぐサファイア基 板上にシリコンェピタキシャル層を形成した SOS基板、あるいはシリコン基板上に絶 縁膜を介して単結晶シリコン層を形成した SOI基板を使うことも可能である。
[0116] さらに上記各実施形態において、基板 11はシリコン基板に限定されるものではなく 、例えば SiGe混晶基板、あるいは Siに少量の Cを添加した SiC混晶基板、さらには S iGeC混晶基板を使うことも可能である。
[0117] さらに上記各実施形態において、ゲート電極を構成する各層をポリシリコン層として 形成する必要はなぐアモルファスシリコン層として形成することも可能である。
[0118] さらに上記各実施形態の CMOS素子において、各 MOSトランジスタのゲート電極 を構成するシリコン層はポリシリコン層に限定されるものではなぐ一部の MOSトラン ジスタのゲート電極を単結晶シリコン層より構成することも可能である。
[0119] さらに上記の説明ではゲート電極はポリシリコン膜の積層として説明した力 前記積 層ゲート電極構造を構成する下層および上層のポリシリコン膜の少なくとも一方は、 S iに加えて Geあるいは C、あるいは Geおよび Cを含んでいてもよい。
[0120] さらに上記各実施形態においては、例えば図 9Kの積層ゲート電極構造 26GA, 2 6GBのパターニング工程の際に、ゲート絶縁膜 19も同時にパターエングしているが 、これは意図的なものではなぐ例えばゲート絶縁膜 19の膜厚が 2nm以上の場合に 、前記ゲート絶縁膜 19をシリコン基板 11の表面上に連続的に残すことも可能である 。この場合には、ソースエクステンション領域およびドレインエクステンション領域を形 成するイオン注入工程が、このような残留絶縁膜を介して行われる。さらに、前記ゲ ート絶縁膜 19の膜厚が 2nm以上で、前記積層ゲート電極構造のパターニングの際 にゲート絶縁膜 19が自発的にパターユングされてしまわないような場合に、これを意 図的にパターユングすることも可能である。
[0121] 以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施 形態に限定されるものではなぐ特許請求の範囲に記載した要旨内において、様々 な変形 ·変更が可能である。 産業上の利用可能性
[0122] 本発明によれば、製造工程を複雑にすることなぐポリシリコンゲート電極の空乏化 が抑制され、同時に TDDB特性の劣化が抑制された、半導体装置を実現することが 可能になる。かかる半導体装置では、ポリシリコンゲート電極のドープカ Wオン注入に よりなされるため、本発明によれば、導電型の異なるポリシリコンゲートを有する、例え ば CMOS素子を、簡単な工程で製造することが可能になる。
[0123] さらに本発明によれば、このような半導体装置において、ソース/ドレイン領域を半 導体基板上に、多層構造のポリシリコンゲート電極中の上部ポリシリコン層の形成と 同時に再成長により、スタックドソース/ドレイン構造として形成し、さらにかかる再成 長ソース/ドレイン領域をイオン注入法により所望の導電型にドープすることにより、 短チャネル効果を効果的に抑制することが可能になる。
[0124] 本国際出願は 2004年 12月 20日に出願した日本国特許出願 2004— 367691号 に基づく優先権を主張するものであり、 2004— 367691号の全内容を本国際出願 に援用する。

Claims

請求の範囲
[1] 基板と、
前記基板上に形成され、前記基板上に第 1の導電型の第 1の素子領域と第 2の導 電型の第 2の素子領域を画成する素子分離構造と、
前記第 1の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上 部多結晶半導体層を順次積層した積層構造を有し、前記第 2の導電型にドープされ た第 1の多結晶半導体ゲート電極構造と、
前記第 2の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上 部多結晶半導体層を準じ積層した積層構造を有し、前記第 1の導電型にドープされ た第 2の多結晶半導体ゲート電極構造と、
前記第 1の素子領域中、前記第 1のゲート電極構造の両側に形成された、前記第 2 の導電型を有する一対の拡散領域と、
前記第 2の素子領域中、前記第 2のゲート電極構造の両側に形成された、前記第 1 の導電型を有する一対の拡散領域と、
よりなり、
前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半 導体結晶粒よりも小さな粒径を有し、
前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層は、前記上部多結晶半導体層のドーパント濃度以上のドーパント濃度 を有することを特徴とする半導体装置。
[2] 前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層は、 1 X 102°cm_3以上のドーパント濃度を有することを特徴とする請 求項 1記載の半導体装置。
[3] 前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層中の結晶粒の 90%は、 10〜50nmの結晶粒径を有することを特徴と する請求項 1記載の半導体装置。
[4] 前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層は 10〜50nmの膜厚を有することを特徴とする請求項 1記載の半導体 装置。
[5] 前記第 1および第 2の多結晶半導体ゲート電極構造のうちの一方において、前記 下部多結晶半導体層および前記上部多結晶半導体層は、 Pによりドープされている ことを特徴とする請求項 1記載の半導体装置。
[6] 基板と、
前記基板上に形成され、前記基板上に第 1の導電型の第 1の素子領域と第 2の導 電型の第 2の素子領域を画成する素子分離構造と、
前記第 1の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上 部多結晶半導体層を順次積層した積層構造を有し、前記第 2の導電型にドープされ た第 1の多結晶半導体ゲート電極構造と、
前記第 2の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上 部多結晶半導体層を準じ積層した積層構造を有し、前記第 1の導電型にドープされ た第 2の多結晶半導体ゲート電極構造と、
前記第 1の素子領域中、前記第 1のゲート電極構造の両側に形成された、前記第 2 の導電型を有する一対の拡散領域と、
前記第 2の素子領域中、前記第 2のゲート電極構造の両側に形成された、前記第 1 の導電型を有する一対の拡散領域と、
よりなり、
前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半 導体結晶粒よりも小さな粒径を有し、
前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層は、 1 X 102Qcm— 3以上のドーパント濃度を有することを特徴とする半導 体装置。
[7] 前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層は 10〜50nmの膜厚を有することを特徴とする請求項 6記載の半導体 装置。
[8] 前記第 1および第 2の多結晶半導体ゲート電極構造のうちの一方において、前記 下部多結晶半導体層および前記上部多結晶半導体層は、 Pによりドープされてレ、る ことを特徴とする請求項 6記載の半導体装置。
[9] 基板と、
前記基板上に形成され、前記基板上に第 1の導電型の第 1の素子領域と第 2の導 電型の第 2の素子領域を画成する素子分離構造と、
前記第 1の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上 部多結晶半導体層を順次積層した積層構造を有し、前記第 2の導電型にドープされ た第 1の多結晶半導体ゲート電極構造と、
前記第 2の素子領域にゲート絶縁膜を介して形成され、下部多結晶半導体層と上 部多結晶半導体層を準じ積層した積層構造を有し、前記第 1の導電型にドープされ た第 2の多結晶半導体ゲート電極構造と、
前記第 1の素子領域中、前記第 1のゲート電極構造の両側に形成された、前記第 2 の導電型を有する一対の拡散領域と、
前記第 2の素子領域中、前記第 2のゲート電極構造の両側に形成された、前記第 1 の導電型を有する一対の拡散領域と、
よりなり、
前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層を構成する半導体結晶粒は、前記上部多結晶半導体層を構成する半 導体結晶粒よりも小さな粒径を有し、
前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層は、前記上部多結晶半導体層の膜厚よりも薄い膜厚を有することを特 徴とする半導体装置。
[10] 前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層は、 1 X 102°cm_3以上のドーパント濃度を有することを特徴とする請 求項 9記載の半導体装置。
[11] 前記第 1および第 2の多結晶半導体ゲート電極構造の各々において、前記下部多 結晶半導体層は 10〜50nmの膜厚を有することを特徴とする請求項 9記載の半導体 装置。
[12] 前記第 1および第 2の多結晶半導体ゲート電極構造のうちの一方において、前記 下部多結晶半導体層および前記上部多結晶半導体層は、 Pによりドープされてレ、る ことを特徴とする請求項 9記載の半導体装置。
[13] 基板上に、ゲート絶縁膜を介して、第 1の多結晶半導体膜を形成する工程と、 前記第 1の多結晶半導体膜を、イオン注入法により、第 1の導電型の不純物元素で ドープする工程と、
前記第 1の多結晶半導体膜上に、第 2の多結晶半導体膜を形成する工程と、 前記第 1および第 2の多結晶半導体膜をパターニングし、前記第 1および第 2の多 結晶半導体膜を積層したゲート電極構造を形成する工程と、
前記基板中に、前記ゲート電極構造をマスクに、前記第 1の不純物元素と同一の導 電型の不純物元素をイオン注入法により導入し、前記ゲート電極構造の両側に、前 記第 1の導電型にドープされたソースおよびドレイン拡散領域を形成し、同時に前記 ゲート電極構造中、前記第 2の多結晶半導体膜を、前記第 1の導電型にドープする 工程と、
を含むことを特徴とする半導体装置の製造方法。
[14] さらに、前記第 2の多結晶半導体膜を形成する工程の後、前記第 1および第 2の多 結晶半導体膜をパターニングする工程の前に、前記第 2の多結晶半導体膜に、前記 第 1の導電型の不純物元素と同一の導電型の不純物元素をイオン注入法により導入 し、前記第 2の多結晶半導体膜を、前記第 1の導電型にドープする工程を含むことを 特徴とする請求項 13記載の半導体装置の製造方法。
[15] 第 1の素子領域と第 2の素子領域が画成された基板上に、ゲート絶縁膜を介して、 第 1の多結晶半導体膜を、前記第 1の多結晶半導体膜が、前記第 1および第 2の素 子領域を覆うように形成する工程と、
前記第 1の素子領域上において、前記第 1の多結晶半導体膜を、イオン注入法によ り、第 1の導電型の不純物元素でドープする工程と、
前記第 2の素子領域上において、前記第 1の多結晶半導体膜を、イオン注入法に より、第 2の導電型の不純物元素でドープする工程と、 前記第 1の多結晶半導体膜上に、前記第 1および第 2の素子領域にわたり、第 2の 多結晶半導体膜を形成する工程と、
前記第 1および第 2の多結晶半導体膜をパターユングし、各々前記第 1および第 2 の多結晶半導体膜を積層した第 1および第 2のゲート電極構造を、それぞれ前記第 1 および第 2の素子領域上に形成する工程と、
前記基板のうち前記第 1の素子領域に、前記第 1のゲート電極構造をマスクに、前 記第 1の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前 記第 1のゲート電極構造の両側に、前記第 1の導電型にドープされた第 1のソースお よび第 1のドレイン拡散領域を形成し、同時に前記第 1のゲート電極構造中、前記第 2 の多結晶半導体膜を、前記第 1の導電型にドープする工程と、
前記基板のうち前記第 2の素子領域に、前記第 2のゲート電極構造をマスクに、前 記第 2の不純物元素と同一の導電型の不純物元素をイオン注入法により導入し、前 記第 2のゲート電極構造の両側に、前記第 2の導電型にドープされた第 2のソースお よび第 2のドレイン拡散領域を形成し、同時に前記第 2のゲート電極構造中、前記第 2の多結晶半導体膜を、前記第 1の導電型にドープする工程と、
を含むことを特徴とする CMOS半導体装置の製造方法。
[16] さらに、前記第 2の多結晶半導体膜を形成する工程の後、前記第 1および第 2の多 結晶半導体膜をパターニングする工程の前に、前記第 2の多結晶半導体膜のうち、 前記第 1の素子領域に対応する部分に、前記第 1の導電型の不純物元素と同一の導 電型の不純物元素をイオン注入法により導入し、前記第 2の多結晶半導体膜を、前 記第 1の導電型にドープする工程と、前記第 2の多結晶半導体膜のうち、前記第 2の 素子領域に対応する部分に、前記第 2の導電型の不純物元素と同一の導電型の不 純物元素をイオン注入法により導入し、前記第 2の多結晶半導体膜を、前記第 2の導 電型にドープする工程と、を含むことを特徴とする請求項 15記載の CMOS半導体装 置の製造方法。
[17] 少なくとも前記第 1の素子領域において、前記 1対の拡散領域の少なくとも一部が、 前記基板と前記ゲート絶縁膜との界面よりも高い隆起位置に形成されていることを特 徴とする請求項 1記載の半導体装置。
[18] 前記隆起位置は、前記界面から測って、前記上部多結晶半導体層の膜厚に略対 応した高さだけ、隆起していることを特徴とする請求項 17記載の半導体装置。
[19] 前記隆起位置において、前記 1対の拡散領域の下端は、前記上部多結晶半導体 層の膜厚に略対応した深さ位置に形成されていることを特徴とする請求項 17記載の 半導体装置。
[20] 少なくとも前記第 1の素子領域において、前記 1対の拡散領域の少なくとも一部が、 前記基板と前記ゲート絶縁膜との界面よりも高い隆起位置に形成されていることを特 徴とする請求項 6記載の半導体装置。
[21] 前記隆起位置は、前記界面から測って、前記上部多結晶半導体層の膜厚に略対 応した高さだけ、隆起していることを特徴とする請求項 20記載の半導体装置。
[22] 前記隆起位置において、前記 1対の拡散領域の下端は、前記上部多結晶半導体 層の膜厚に略対応した深さ位置に形成されていることを特徴とする請求項 20記載の 半導体装置。
[23] 少なくとも前記第 1の素子領域において、前記 1対の拡散領域の少なくとも一部が、 前記基板と前記ゲート絶縁膜との界面よりも高い隆起位置に形成されていることを特 徴とする請求項 9記載の半導体装置。
[24] 前記隆起位置は、前記界面から測って、前記上部多結晶半導体層の膜厚に略対 応した高さだけ、隆起していることを特徴とする請求項 23記載の半導体装置。
[25] 前記隆起位置において、前記 1対の拡散領域の下端は、前記上部多結晶半導体 層の膜厚に略対応した深さ位置に形成されていることを特徴とする請求項 23記載の 半導体装置。
[26] 半導体基板上に、ゲート絶縁膜を介して、第 1の多結晶半導体膜を形成する工程と 前記第 1の多結晶半導体膜を、イオン注入法により、第 1の導電型の不純物元素で ドープする工程と、
前記第 1の多結晶半導体膜上に、ダミー絶縁膜を堆積する工程と、
前記第 1の多結晶半導体膜およびその上のダミー絶縁膜をパターニングし、ダミー ゲートパターンを形成する工程と、 前記ダミーゲートパターンの両側壁面にダミー側壁絶縁膜を形成する工程と、 前記ダミー絶縁膜を、前記ダミー側壁絶縁膜に対して選択的にエッチングして除去 し、前記第 1の他結晶半導体膜を露出する工程と、
前記半導体基板上、前記ダミー側壁絶縁膜の両外側において半導体層を選択成 長してソースおよびドレイン領域を形成し、同時に前記第 1の多結晶半導体層上に、 第 2の多結晶半導体層を選択成長して積層ゲート電極構造を形成する工程と、 前記ソースおよびドレイン領域中に不純物元素をイオン注入により導入し、前記ソ ースおよびドレイン領域にソースおよびドレイン拡散領域をそれぞれ形成する工程と 、同時に前記第 2の多結晶半導体層中に前記不純物元素をイオン注入法により導入 する工程と、
を特徴とする半導体装置の製造方法。
前記半導体層の選択工程の後成長工程の後、前記ソースおよびドレイン拡散領域 の形成工程の前に、前記ダミー側壁絶縁膜を除去する工程と、前記積層ゲート電極 構造をマスクに、前記半導体基板中、前記積層ゲート電極構造の両側の部分に不 純物元素をイオン注入法により導入する工程と、前記積層ゲート電極構造上に側壁 絶縁膜を形成する工程とを含み、前記ソースおよびドレイン拡散領域を形成するェ 程は、前記積層ゲート絶縁膜および前記側壁絶縁膜をマスクに前記不純物元素をィ オン注入することにより実行されることを特徴とする請求項 26記載の半導体装置の製 造方法。
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