JP2001332630A - 半導体装置の製造方法 - Google Patents
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
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Abstract
(57)【要約】
【課題】 製造工程の増加及び長時間化を招くことな
く、短チャネル効果を抑制し、オフ電流を低減させ、ゲ
ート電極の空乏化を抑制し、ボロンのゲート絶縁膜突抜
けを防止する高性能で高信頼性を有する微細化したデュ
アルゲート型ＣＭＯＳトランジスタを製造することがで
きる半導体装置の製造方法を提供する。 【解決手段】 デュアルゲート型ＣＭＯＳトランジスタ
を形成するに際して、（ａ）半導体基板１０上にゲート
絶縁膜１２及びシリコン膜１３を形成し、（ｂ）半導体
基板１０上のｎＭＯＳ領域におけるシリコン膜１３にｎ
型不純物をイオン注入し、（ｃ）得られたシリコン膜１
３ａ上に導電膜１７を形成し、（ｄ）シリコン膜１３ａ
及び導電膜１７をゲート電極にパターニングする半導体
装置の製造方法。
く、短チャネル効果を抑制し、オフ電流を低減させ、ゲ
ート電極の空乏化を抑制し、ボロンのゲート絶縁膜突抜
けを防止する高性能で高信頼性を有する微細化したデュ
アルゲート型ＣＭＯＳトランジスタを製造することがで
きる半導体装置の製造方法を提供する。 【解決手段】 デュアルゲート型ＣＭＯＳトランジスタ
を形成するに際して、（ａ）半導体基板１０上にゲート
絶縁膜１２及びシリコン膜１３を形成し、（ｂ）半導体
基板１０上のｎＭＯＳ領域におけるシリコン膜１３にｎ
型不純物をイオン注入し、（ｃ）得られたシリコン膜１
３ａ上に導電膜１７を形成し、（ｄ）シリコン膜１３ａ
及び導電膜１７をゲート電極にパターニングする半導体
装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、より詳細には微細化したデュアルゲート型
ＣＭＯＳトランジスタを有する半導体装置の製造方法に
関する。
方法に関し、より詳細には微細化したデュアルゲート型
ＣＭＯＳトランジスタを有する半導体装置の製造方法に
関する。
【０００２】
【従来の技術及び発明が解決しようとする課題】半導体
プロセス技術の発展に伴いＭＯＳトランジスタの微細化
が進むなか、短チャネル効果を抑制し、オフ電流の少な
いデバイスとして、デュアルゲート型ＣＭＯＳトランジ
スタが一般に用いられている。デュアルゲート型ＣＭＯ
Ｓトランジスタでは、ｎＭＯＳトランジスタのゲート電
極として、ｎ型ポリシリコンが、ｐＭＯＳトランジスタ
のゲート電極としてｐ型ポリシリコンがそれぞれ使用さ
れている。しかし、デュアルゲート型ＣＭＯＳトランジ
スタは、ソース／ドレイン領域として浅い接合を形成す
る際のイオン注入を利用して、ゲート電極中にｎ型又は
ｐ型不純物を導入するため、ゲート絶縁膜近傍において
は十分な不純物が導入されず、ゲート電極が空乏化状態
となってトランジスタ特性を劣化させる。
プロセス技術の発展に伴いＭＯＳトランジスタの微細化
が進むなか、短チャネル効果を抑制し、オフ電流の少な
いデバイスとして、デュアルゲート型ＣＭＯＳトランジ
スタが一般に用いられている。デュアルゲート型ＣＭＯ
Ｓトランジスタでは、ｎＭＯＳトランジスタのゲート電
極として、ｎ型ポリシリコンが、ｐＭＯＳトランジスタ
のゲート電極としてｐ型ポリシリコンがそれぞれ使用さ
れている。しかし、デュアルゲート型ＣＭＯＳトランジ
スタは、ソース／ドレイン領域として浅い接合を形成す
る際のイオン注入を利用して、ゲート電極中にｎ型又は
ｐ型不純物を導入するため、ゲート絶縁膜近傍において
は十分な不純物が導入されず、ゲート電極が空乏化状態
となってトランジスタ特性を劣化させる。
【０００３】また、ｐＭＯＳトランジスタにおいては、
浅い接合のソース／ドレイン領域を形成するために通常
ＢＦ2を用いてイオン注入されるが、フッ素の存在に起
因してゲート電極中に導入されたボロンがゲート絶縁膜
中で増速拡散しやすくなり、ボロンがゲート絶縁膜を突
抜けてチャネル領域に拡散することにより、トランジス
タの閾値を変化させるという問題が生じている。特に、
現状のＭＯＳトランジスタでは、ゲート絶縁膜が数１０
Å程度と非常に薄膜であり、さらなるＭＯＳトランジス
タの微細化に伴ってより一層ゲート絶縁膜が薄膜化する
ことから、ボロンのゲート絶縁膜突抜けは今後一層顕著
になると予想される。例えば、ゲート電極の空乏化を防
止するため方法として、以下のような方法が提案されて
いる（特開平６−３１０６６６号公報）。
浅い接合のソース／ドレイン領域を形成するために通常
ＢＦ2を用いてイオン注入されるが、フッ素の存在に起
因してゲート電極中に導入されたボロンがゲート絶縁膜
中で増速拡散しやすくなり、ボロンがゲート絶縁膜を突
抜けてチャネル領域に拡散することにより、トランジス
タの閾値を変化させるという問題が生じている。特に、
現状のＭＯＳトランジスタでは、ゲート絶縁膜が数１０
Å程度と非常に薄膜であり、さらなるＭＯＳトランジス
タの微細化に伴ってより一層ゲート絶縁膜が薄膜化する
ことから、ボロンのゲート絶縁膜突抜けは今後一層顕著
になると予想される。例えば、ゲート電極の空乏化を防
止するため方法として、以下のような方法が提案されて
いる（特開平６−３１０６６６号公報）。
【０００４】まず、図３（ａ）に示したように、素子分
離膜５１が形成された半導体基板５０のｎＭＯＳ領域及
びｐＭＯＳ領域のそれぞれに、イオン注入によりｐウェ
ル５２ａ及びｎウェル５２ｂを形成する。次いで、図３
（ｂ）に示したように、半導体基板５０上にゲート絶縁
膜５３とポリシリコン膜５４を形成し、図３（ｃ）に示
したように、ｎＭＯＳ領域及びｐＭＯＳ領域のポリシリ
コン膜５４に、それぞれｎ型及びｐ型不純物を注入し、
アニール処理に付し、ｎ型ポリシリコン膜５４ａ及びｐ
型ポリシリコン膜５４ｂを形成する。
離膜５１が形成された半導体基板５０のｎＭＯＳ領域及
びｐＭＯＳ領域のそれぞれに、イオン注入によりｐウェ
ル５２ａ及びｎウェル５２ｂを形成する。次いで、図３
（ｂ）に示したように、半導体基板５０上にゲート絶縁
膜５３とポリシリコン膜５４を形成し、図３（ｃ）に示
したように、ｎＭＯＳ領域及びｐＭＯＳ領域のポリシリ
コン膜５４に、それぞれｎ型及びｐ型不純物を注入し、
アニール処理に付し、ｎ型ポリシリコン膜５４ａ及びｐ
型ポリシリコン膜５４ｂを形成する。
【０００５】次に、図３（ｄ）に示したように、ｎ型ポ
リシリコン膜５４ａ及びｐ型ポリシリコン膜５４ｂを所
望の形状にパターニングしてゲート電極を形成する。続
いて、イオン注入によりｎＭＯＳ領域及びｐＭＯＳ領域
のそれぞれにＬＤＤ領域５６ａ及び５６ｂを形成する。
その後、半導体基板５０上全面に絶縁膜を堆積し、エッ
チバックすることによりゲート電極にサイドウォールス
ペーサ５５を形成する。
リシリコン膜５４ａ及びｐ型ポリシリコン膜５４ｂを所
望の形状にパターニングしてゲート電極を形成する。続
いて、イオン注入によりｎＭＯＳ領域及びｐＭＯＳ領域
のそれぞれにＬＤＤ領域５６ａ及び５６ｂを形成する。
その後、半導体基板５０上全面に絶縁膜を堆積し、エッ
チバックすることによりゲート電極にサイドウォールス
ペーサ５５を形成する。
【０００６】このサイドウォールスペーサ５５とゲート
電極とをマスクとして用いて、図３（ｅ）に示したよう
に、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれにイオン
注入し、アニール処理に付すことにより、ソース／ドレ
イン領域５７ａ及び５７ｂを形成する。
電極とをマスクとして用いて、図３（ｅ）に示したよう
に、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれにイオン
注入し、アニール処理に付すことにより、ソース／ドレ
イン領域５７ａ及び５７ｂを形成する。
【０００７】その後、得られた半導体基板５０上に、チ
タン膜を形成し、熱処理することによりソース／ドレイ
ン領域５７ａ、５７ｂ及びゲート電極上にチタンシリサ
イド膜５８を形成し、さらに、層間絶縁膜５９、コンタ
クトホールを形成し、配線工程によりコンタクトプラグ
６０及び配線層６１を形成する。つまり、ゲート電極を
形成する前に、あらかじめフォトリソグラフィ工程によ
りレジストマスクを形成し、これを用いて、ｎＭＯＳ領
域及びｐＭＯＳ領域に存在するポリシリコン膜に、それ
ぞれｎＭＯＳトランジスタ及びｐＭＯＳトランジスタに
適したイオン種を注入し、アニール処理する。
タン膜を形成し、熱処理することによりソース／ドレイ
ン領域５７ａ、５７ｂ及びゲート電極上にチタンシリサ
イド膜５８を形成し、さらに、層間絶縁膜５９、コンタ
クトホールを形成し、配線工程によりコンタクトプラグ
６０及び配線層６１を形成する。つまり、ゲート電極を
形成する前に、あらかじめフォトリソグラフィ工程によ
りレジストマスクを形成し、これを用いて、ｎＭＯＳ領
域及びｐＭＯＳ領域に存在するポリシリコン膜に、それ
ぞれｎＭＯＳトランジスタ及びｐＭＯＳトランジスタに
適したイオン種を注入し、アニール処理する。
【０００８】このような工程により、ゲート絶縁膜近傍
におけるゲート電極中に十分な不純物を導入し、ゲート
電極の空乏化を防止することができる。しかし、上記の
方法では、ゲート注入用に新たなフォトリソグラフィ工
程を追加しなければならなくなる。また、ゲート電極表
面から不純物を拡散させなければならないため、ゲート
電極とゲート絶縁膜との界面まで不純物を拡散させるた
めに比較的長時間又は複数回のアニール処理が必要とな
る。したがって、製造工程の増加及び長時間化、ひいて
は製造コストの増加を招くこととなる。
におけるゲート電極中に十分な不純物を導入し、ゲート
電極の空乏化を防止することができる。しかし、上記の
方法では、ゲート注入用に新たなフォトリソグラフィ工
程を追加しなければならなくなる。また、ゲート電極表
面から不純物を拡散させなければならないため、ゲート
電極とゲート絶縁膜との界面まで不純物を拡散させるた
めに比較的長時間又は複数回のアニール処理が必要とな
る。したがって、製造工程の増加及び長時間化、ひいて
は製造コストの増加を招くこととなる。
【０００９】また、ゲート電極の空乏化は、ゲート電極
を構成するポリシリコン膜を薄膜化したり、ソース／ド
レイン領域形成のイオン注入のドーズ及び加速エネルギ
ーを増加することにより防止することが可能である。し
かし、前者はボロンのゲート絶縁膜突抜けを増加させた
り、サリサイド工程に付した場合に膜ストレスによって
ゲート絶縁膜を劣化させたりする。後者は短チャネル効
果や、イオン注入による半導体基板の欠陥に起因する接
合リーク電流を増加させるとともに、特にｐＭＯＳトラ
ンジスタにおいては、ボロンのゲート絶縁膜突抜けを助
長することになる。
を構成するポリシリコン膜を薄膜化したり、ソース／ド
レイン領域形成のイオン注入のドーズ及び加速エネルギ
ーを増加することにより防止することが可能である。し
かし、前者はボロンのゲート絶縁膜突抜けを増加させた
り、サリサイド工程に付した場合に膜ストレスによって
ゲート絶縁膜を劣化させたりする。後者は短チャネル効
果や、イオン注入による半導体基板の欠陥に起因する接
合リーク電流を増加させるとともに、特にｐＭＯＳトラ
ンジスタにおいては、ボロンのゲート絶縁膜突抜けを助
長することになる。
【００１０】一方、フォトリソグラフィ工程の増加を回
避する方法として、まず、大粒径のリンドープポリシリ
コン膜を半導体基板上全面に成長させ、その上にノンド
ープポリシリコン膜を形成し、これらポリシリコン膜を
パターニングしてゲート電極を形成し、その後、ソース
／ドレイン領域形成のためにイオン注入する際に、ｐＭ
ＯＳ領域のゲート電極においては、あらかじめドープさ
れていたリンによるｎ型を高濃度のｐ型不純物で打ち消
して、ｐ型のゲート電極を形成する方法が提案されてい
る（特開平１１−３０７７６５号公報）。
避する方法として、まず、大粒径のリンドープポリシリ
コン膜を半導体基板上全面に成長させ、その上にノンド
ープポリシリコン膜を形成し、これらポリシリコン膜を
パターニングしてゲート電極を形成し、その後、ソース
／ドレイン領域形成のためにイオン注入する際に、ｐＭ
ＯＳ領域のゲート電極においては、あらかじめドープさ
れていたリンによるｎ型を高濃度のｐ型不純物で打ち消
して、ｐ型のゲート電極を形成する方法が提案されてい
る（特開平１１−３０７７６５号公報）。
【００１１】しかし、この方法では、ソース／ドレイン
領域形成のためのイオン注入のドーズで、ゲート電極中
のｎ型を打ち消してさらにｐ型の導電性を付与する必要
がある。そのため、ゲート電極の空乏化が防止できるド
ーズを選択すると、短チャネル効果の抑制が不十分とな
るという課題がある。なお、この方法においては、不純
物活性化のためのアニールを高温及び／又は長時間で行
うことによって、ゲート電極の空乏化を抑制することは
可能であると考えられるが、その一方で、ソース／ドレ
イン領域における不純物の拡散が増大し、依然として短
チャネル効果やｐＭＯＳトランジスタにおけるゲート電
極中のボロンのゲート絶縁膜突き抜けが顕著となるとい
う問題が生じる。
領域形成のためのイオン注入のドーズで、ゲート電極中
のｎ型を打ち消してさらにｐ型の導電性を付与する必要
がある。そのため、ゲート電極の空乏化が防止できるド
ーズを選択すると、短チャネル効果の抑制が不十分とな
るという課題がある。なお、この方法においては、不純
物活性化のためのアニールを高温及び／又は長時間で行
うことによって、ゲート電極の空乏化を抑制することは
可能であると考えられるが、その一方で、ソース／ドレ
イン領域における不純物の拡散が増大し、依然として短
チャネル効果やｐＭＯＳトランジスタにおけるゲート電
極中のボロンのゲート絶縁膜突き抜けが顕著となるとい
う問題が生じる。
【００１２】また、ボロンのゲート絶縁膜突抜けは、ソ
ース／ドレイン領域形成のためのイオン注入を、フッ素
を含まないボロンイオンによって行うことにより、抑制
することが可能である。しかし、ボロンイオンを用いた
場合には、浅い接合のソース／ドレイン領域を形成する
ことが困難となるため、短チャネル効果の抑制ができ
ず、オフ電流が増加する。
ース／ドレイン領域形成のためのイオン注入を、フッ素
を含まないボロンイオンによって行うことにより、抑制
することが可能である。しかし、ボロンイオンを用いた
場合には、浅い接合のソース／ドレイン領域を形成する
ことが困難となるため、短チャネル効果の抑制ができ
ず、オフ電流が増加する。
【００１３】さらに、ゲート電極材料をポリシリコンか
らアモルファスシリコンに代えたり、特開平１１−２９
７８５２号公報で提案されているように大粒径のポリシ
リコンを用いたり、多層シリコン膜の界面に極薄膜の絶
縁膜を存在させることによって、ボロンのゲート絶縁膜
突抜けを抑制することは可能であるが、その一方で、ゲ
ート電極内の不純物拡散が抑制されるため、ゲート電極
の空乏化が起こりやすくなるという問題が生じる。この
ように、微細化したデュアルゲート型ＣＭＯＳトランジ
スタにおいて、短チャネル効果の抑制、オフ電流の低
減、ゲート電極空乏化の抑制、ボロンのゲート絶縁膜突
抜けの防止等、これらのすべてを実現する方法が確立さ
れていないのが現状である。
らアモルファスシリコンに代えたり、特開平１１−２９
７８５２号公報で提案されているように大粒径のポリシ
リコンを用いたり、多層シリコン膜の界面に極薄膜の絶
縁膜を存在させることによって、ボロンのゲート絶縁膜
突抜けを抑制することは可能であるが、その一方で、ゲ
ート電極内の不純物拡散が抑制されるため、ゲート電極
の空乏化が起こりやすくなるという問題が生じる。この
ように、微細化したデュアルゲート型ＣＭＯＳトランジ
スタにおいて、短チャネル効果の抑制、オフ電流の低
減、ゲート電極空乏化の抑制、ボロンのゲート絶縁膜突
抜けの防止等、これらのすべてを実現する方法が確立さ
れていないのが現状である。
【００１４】本発明は上記課題に鑑みなされたものであ
り、製造工程の増加及び長時間化を招くことなく、短チ
ャネル効果を抑制し、オフ電流を低減させ、ゲート電極
の空乏化を抑制し、ボロンのゲート絶縁膜突抜けを防止
する高性能で高信頼性を有する微細化したデュアルゲー
ト型ＣＭＯＳトランジスタを製造することができる半導
体装置の製造方法を提供することを目的とする。
り、製造工程の増加及び長時間化を招くことなく、短チ
ャネル効果を抑制し、オフ電流を低減させ、ゲート電極
の空乏化を抑制し、ボロンのゲート絶縁膜突抜けを防止
する高性能で高信頼性を有する微細化したデュアルゲー
ト型ＣＭＯＳトランジスタを製造することができる半導
体装置の製造方法を提供することを目的とする。
【００１５】
【課題を解決するための手段】本発明によれば、デュア
ルゲート型ＣＭＯＳトランジスタを形成するに際して、
（ａ）半導体基板上にゲート絶縁膜及びシリコン膜を形
成し、（ｂ）前記半導体基板上のｎＭＯＳ領域における
シリコン膜にｎ型不純物をイオン注入し、（ｃ）得られ
たシリコン膜上に導電膜を形成し、（ｄ）シリコン膜及
び導電膜をゲート電極にパターニングする半導体装置の
製造方法が提供される。
ルゲート型ＣＭＯＳトランジスタを形成するに際して、
（ａ）半導体基板上にゲート絶縁膜及びシリコン膜を形
成し、（ｂ）前記半導体基板上のｎＭＯＳ領域における
シリコン膜にｎ型不純物をイオン注入し、（ｃ）得られ
たシリコン膜上に導電膜を形成し、（ｄ）シリコン膜及
び導電膜をゲート電極にパターニングする半導体装置の
製造方法が提供される。
【００１６】
【発明の実施の形態】本発明は、デュアルゲート型ＣＭ
ＯＳトランジスタをの製造方法であり、主として（ａ）
半導体基板上にゲート絶縁膜及びシリコン膜を形成し、
（ｂ）前記半導体基板上のｎＭＯＳ領域におけるシリコ
ン膜にｎ型不純物をイオン注入し、（ｃ）得られたシリ
コン膜上に導電膜を形成し、（ｄ）シリコン膜及び導電
膜をゲート電極にパターニングする工程を含む。
ＯＳトランジスタをの製造方法であり、主として（ａ）
半導体基板上にゲート絶縁膜及びシリコン膜を形成し、
（ｂ）前記半導体基板上のｎＭＯＳ領域におけるシリコ
ン膜にｎ型不純物をイオン注入し、（ｃ）得られたシリ
コン膜上に導電膜を形成し、（ｄ）シリコン膜及び導電
膜をゲート電極にパターニングする工程を含む。
【００１７】本発明の半導体装置の製造方法において使
用することができる半導体基板は、シリコン、ゲルマニ
ウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の
化合物半導体等からなる基板、ＳＯＩ基板又は多層ＳＯ
Ｉ基板等の種々の基板を用いることができる。なかでも
シリコン基板が好ましい。また、半導体基板は、その表
面にトランジスタ、キャパシタ等の半導体素子や回路；
配線層；ＬＯＣＯＳ膜、トレンチ素子分離膜、ＳＴＩ
（Shallow Trench Isolation）膜等の素子分離領域；絶
縁膜等が組み合わせられて形成されていてもよい。
用することができる半導体基板は、シリコン、ゲルマニ
ウム等の元素半導体基板、ＧａＡｓ、ＩｎＧａＡｓ等の
化合物半導体等からなる基板、ＳＯＩ基板又は多層ＳＯ
Ｉ基板等の種々の基板を用いることができる。なかでも
シリコン基板が好ましい。また、半導体基板は、その表
面にトランジスタ、キャパシタ等の半導体素子や回路；
配線層；ＬＯＣＯＳ膜、トレンチ素子分離膜、ＳＴＩ
（Shallow Trench Isolation）膜等の素子分離領域；絶
縁膜等が組み合わせられて形成されていてもよい。
【００１８】本発明においては、まず、工程（ａ）にお
いて、半導体基板上にゲート絶縁膜及びシリコン膜を形
成する。ゲート絶縁膜は、その材料、膜厚等、通常半導
体装置において使用されるものであれば特に限定される
ものではない。例えば、シリコン酸化膜、シリコン窒化
膜等の単層膜又は積層膜等が挙げられる。膜厚は、例え
ば、２〜７ｎｍ程度が挙げられる。ゲート絶縁膜は、公
知の方法、例えば、熱酸化法、ＣＶＤ法等により形成す
ることができる。
いて、半導体基板上にゲート絶縁膜及びシリコン膜を形
成する。ゲート絶縁膜は、その材料、膜厚等、通常半導
体装置において使用されるものであれば特に限定される
ものではない。例えば、シリコン酸化膜、シリコン窒化
膜等の単層膜又は積層膜等が挙げられる。膜厚は、例え
ば、２〜７ｎｍ程度が挙げられる。ゲート絶縁膜は、公
知の方法、例えば、熱酸化法、ＣＶＤ法等により形成す
ることができる。
【００１９】シリコン膜は、ポリシリコン、アモルファ
スシリコン等のシリコンにより形成されていることが好
ましい。シリコン膜は、公知の方法、ＣＶＤ法、エピタ
キシャル成長等の種々の方法を用いて形成することがで
きる。シリコン膜の膜厚は、特に限定されるものではな
いが、後述するように、イオン注入時の不純物の半導体
基板への突抜けの抑制と、任意に行うシリコン膜を介し
ての半導体基板へのイオン注入とを考慮することが必要
である。具体的には、シリコン膜がポリシリコン又はア
モルファスシリコンである場合には、４０〜１００ｎｍ
程度が挙げられる。
スシリコン等のシリコンにより形成されていることが好
ましい。シリコン膜は、公知の方法、ＣＶＤ法、エピタ
キシャル成長等の種々の方法を用いて形成することがで
きる。シリコン膜の膜厚は、特に限定されるものではな
いが、後述するように、イオン注入時の不純物の半導体
基板への突抜けの抑制と、任意に行うシリコン膜を介し
ての半導体基板へのイオン注入とを考慮することが必要
である。具体的には、シリコン膜がポリシリコン又はア
モルファスシリコンである場合には、４０〜１００ｎｍ
程度が挙げられる。
【００２０】なお、ゲート絶縁膜及びシリコン膜を形成
する前に、半導体基板上におけるｐＭＯＳ領域にのみｎ
ウェルを形成していてもよい。この場合、ｎウェルは、
まず、少なくともｐＭＯＳ領域表面に保護膜を形成し、
その保護膜を介してｎ型不純物（例えば、リン、砒素、
アンチモン等）を半導体基板にイオン注入することによ
り形成することができる。保護膜としては、イオン注入
に対して半導体基板表面を保護し得る材料及び膜厚であ
れば特に限定されるものではなく、例えば、シリコン酸
化膜、シリコン窒化膜等の単層膜又は積層膜等の絶縁膜
が挙げられる。膜厚は、例えば、５〜２０ｎｍ程度が適
当である。イオン注入の条件は、ウェルの深さ、イオン
種等により適宜調整することができる、異なるドーズ及
び／又は加速エネルギーによる２段注入又は多段注入と
することが好ましい。例えば、少なくとも通常半導体基
板に形成されている素子分離領域よりも深い領域と、素
子分離領域より浅い領域とに注入ピークを設定する２段
注入又は多段注入が挙げられる。具体的には、１×１０
12〜５×１０13ｉｏｎｓ／ｃｍ2程度のドーズ、２０〜
１０００ｋｅＶ程度の加速エネルギーの範囲において任
意に選択することができる。
する前に、半導体基板上におけるｐＭＯＳ領域にのみｎ
ウェルを形成していてもよい。この場合、ｎウェルは、
まず、少なくともｐＭＯＳ領域表面に保護膜を形成し、
その保護膜を介してｎ型不純物（例えば、リン、砒素、
アンチモン等）を半導体基板にイオン注入することによ
り形成することができる。保護膜としては、イオン注入
に対して半導体基板表面を保護し得る材料及び膜厚であ
れば特に限定されるものではなく、例えば、シリコン酸
化膜、シリコン窒化膜等の単層膜又は積層膜等の絶縁膜
が挙げられる。膜厚は、例えば、５〜２０ｎｍ程度が適
当である。イオン注入の条件は、ウェルの深さ、イオン
種等により適宜調整することができる、異なるドーズ及
び／又は加速エネルギーによる２段注入又は多段注入と
することが好ましい。例えば、少なくとも通常半導体基
板に形成されている素子分離領域よりも深い領域と、素
子分離領域より浅い領域とに注入ピークを設定する２段
注入又は多段注入が挙げられる。具体的には、１×１０
12〜５×１０13ｉｏｎｓ／ｃｍ2程度のドーズ、２０〜
１０００ｋｅＶ程度の加速エネルギーの範囲において任
意に選択することができる。
【００２１】工程（ｂ）において、半導体基板上のｎＭ
ＯＳ領域におけるシリコン膜にｎ型不純物をイオン注入
する。イオン注入の条件は、後工程において通常のアニ
ール処理をした場合に、ほぼシリコン膜中のみに均一に
不純物が拡散し、ｎＭＯＳトランジスタのゲート電極と
して適切に機能できるものであれば特に限定されるもの
ではなく、シリコン膜及びゲート絶縁膜を貫通しない条
件であることが好ましい。具体的には、シリコン膜の膜
厚が上記の範囲内の場合には、１×１０15〜５×１０15
ｉｏｎｓ／ｃｍ2程度のドーズ、５〜３０ｋｅＶ程度
（リン）又は１０〜５０ｋｅＶ程度（砒素）の加速エネ
ルギーが適当である。
ＯＳ領域におけるシリコン膜にｎ型不純物をイオン注入
する。イオン注入の条件は、後工程において通常のアニ
ール処理をした場合に、ほぼシリコン膜中のみに均一に
不純物が拡散し、ｎＭＯＳトランジスタのゲート電極と
して適切に機能できるものであれば特に限定されるもの
ではなく、シリコン膜及びゲート絶縁膜を貫通しない条
件であることが好ましい。具体的には、シリコン膜の膜
厚が上記の範囲内の場合には、１×１０15〜５×１０15
ｉｏｎｓ／ｃｍ2程度のドーズ、５〜３０ｋｅＶ程度
（リン）又は１０〜５０ｋｅＶ程度（砒素）の加速エネ
ルギーが適当である。
【００２２】このイオン注入は、ｎＭＯＳ領域における
シリコン膜にのみｎ型不純物をイオン注入するために、
ｎＭＯＳ領域にのみ開口を有するマスクを用いてイオン
注入することが好ましい。このマスクは、例えば、フォ
トリソグラフィ工程によって形成したレジストからなる
ものであってもよいし、絶縁膜（例えば、シリコン酸化
膜、シリコン窒化膜等）による、いわゆるハードマスク
であってもよい。
シリコン膜にのみｎ型不純物をイオン注入するために、
ｎＭＯＳ領域にのみ開口を有するマスクを用いてイオン
注入することが好ましい。このマスクは、例えば、フォ
トリソグラフィ工程によって形成したレジストからなる
ものであってもよいし、絶縁膜（例えば、シリコン酸化
膜、シリコン窒化膜等）による、いわゆるハードマスク
であってもよい。
【００２３】この工程（ｂ）においては、上記のよう
に、ｎＭＯＳ領域にのみ開口を有するマスクを用いてｎ
型不純物をイオン注入した場合には、その前又は後に、
同じマスクを用いて、ｐ型不純物を半導体基板にイオン
注入することによりｐウェルを形成することが好まし
い。ここで、ｐ型不純物としては、例えば、ボロン、Ｂ
Ｆ 2、インジウム等が挙げられ、なかでもボロンが好ま
しい。また、ウェル形成のためのイオン注入は、上記し
たような条件での２段注入又は多段注入とすることが好
ましい。
に、ｎＭＯＳ領域にのみ開口を有するマスクを用いてｎ
型不純物をイオン注入した場合には、その前又は後に、
同じマスクを用いて、ｐ型不純物を半導体基板にイオン
注入することによりｐウェルを形成することが好まし
い。ここで、ｐ型不純物としては、例えば、ボロン、Ｂ
Ｆ 2、インジウム等が挙げられ、なかでもボロンが好ま
しい。また、ウェル形成のためのイオン注入は、上記し
たような条件での２段注入又は多段注入とすることが好
ましい。
【００２４】また、ゲート絶縁膜及びシリコン膜を形成
する前に半導体基板上におけるｐＭＯＳ領域にｎウェル
が形成されていない場合には、この工程（ｂ）におい
て、シリコン膜を介して、上記したように、ｐＭＯＳ領
域にのみ開口を有するマスクを利用して、半導体基板に
ｎ型不純物をイオン注入することによりｎウェルを形成
してもよい。さらに、ｐＭＯＳ領域にのみ開口を有する
マスクを利用して、ｐＭＯＳ領域におけるシリコン膜に
ｐ型不純物をイオン注入してもよい。これらｎウェルの
形成及びシリコン膜へのイオン注入は、両工程を行うこ
とが好ましいが、いずれか一工程を行うのみでもよい。
イオン注入の条件は、イオン種が異なる以外、ｐウェル
形成時のイオン注入条件、ｎＭＯＳ領域におけるシリコ
ン膜へのｎ型不純物のイオン注入条件と同様の条件が挙
げられる。
する前に半導体基板上におけるｐＭＯＳ領域にｎウェル
が形成されていない場合には、この工程（ｂ）におい
て、シリコン膜を介して、上記したように、ｐＭＯＳ領
域にのみ開口を有するマスクを利用して、半導体基板に
ｎ型不純物をイオン注入することによりｎウェルを形成
してもよい。さらに、ｐＭＯＳ領域にのみ開口を有する
マスクを利用して、ｐＭＯＳ領域におけるシリコン膜に
ｐ型不純物をイオン注入してもよい。これらｎウェルの
形成及びシリコン膜へのイオン注入は、両工程を行うこ
とが好ましいが、いずれか一工程を行うのみでもよい。
イオン注入の条件は、イオン種が異なる以外、ｐウェル
形成時のイオン注入条件、ｎＭＯＳ領域におけるシリコ
ン膜へのｎ型不純物のイオン注入条件と同様の条件が挙
げられる。
【００２５】なお、工程（ｂ）においては、ｐＭＯＳ領
域におけるシリコン膜又は半導体基板へのイオン注入、
ｎＭＯＳ領域におけるシリコン膜又は半導体基板へのイ
オン注入は、どのような順番で行ってもよい。ただし、
マスクの利用を考慮すると、ｐＭＯＳ領域におけるシリ
コン膜及び半導体基板へのイオン注入をこの順又は逆の
順で連続的に、ｎＭＯＳ領域におけるシリコン膜又は半
導体基板へのイオン注入をこの順又は逆の順で連続的に
行うことが好ましい。
域におけるシリコン膜又は半導体基板へのイオン注入、
ｎＭＯＳ領域におけるシリコン膜又は半導体基板へのイ
オン注入は、どのような順番で行ってもよい。ただし、
マスクの利用を考慮すると、ｐＭＯＳ領域におけるシリ
コン膜及び半導体基板へのイオン注入をこの順又は逆の
順で連続的に、ｎＭＯＳ領域におけるシリコン膜又は半
導体基板へのイオン注入をこの順又は逆の順で連続的に
行うことが好ましい。
【００２６】工程（ｃ）において、シリコン膜上に導電
膜を形成する。導電膜としては、例えば、モノ、ポリ又
はアモルファスの元素半導体（例えば、シリコン、ゲル
マニウム等）又は化合物半導体（例えば、ＧａＡｓ、Ｉ
ｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アル
ミニウム、銅等の金属；チタン、タンタル、タングステ
ン、コバルト等の高融点金属；高融点金属とのシリサイ
ド、ポリサイド；ＩＴＯ、ＳｎＯ2、ＺｎＯ等の透明性
導電体等の単層膜又は積層膜が挙げられる。なかでも、
ポリシリコン、アモルファスシリコン、高融点金属との
シリサイド、金属による膜が好ましい。導電膜の膜厚
は、例えば、５０〜１５０ｎｍ程度が挙げられる。導電
膜は、例えば、ＣＶＤ法、蒸着法、ＥＢ法、スパッタ法
等の種々の方法により形成することができる。
膜を形成する。導電膜としては、例えば、モノ、ポリ又
はアモルファスの元素半導体（例えば、シリコン、ゲル
マニウム等）又は化合物半導体（例えば、ＧａＡｓ、Ｉ
ｎＰ、ＺｎＳｅ、ＣｓＳ等）；金、白金、銀、銅、アル
ミニウム、銅等の金属；チタン、タンタル、タングステ
ン、コバルト等の高融点金属；高融点金属とのシリサイ
ド、ポリサイド；ＩＴＯ、ＳｎＯ2、ＺｎＯ等の透明性
導電体等の単層膜又は積層膜が挙げられる。なかでも、
ポリシリコン、アモルファスシリコン、高融点金属との
シリサイド、金属による膜が好ましい。導電膜の膜厚
は、例えば、５０〜１５０ｎｍ程度が挙げられる。導電
膜は、例えば、ＣＶＤ法、蒸着法、ＥＢ法、スパッタ法
等の種々の方法により形成することができる。
【００２７】工程（ｄ）において、シリコン膜及び導電
膜をゲート電極にパターニングする。パターニングは、
フォトリソグラフィ及びエッチング工程により、所定形
状のマスクを利用して行うことができる。なお、マスク
は、レジストによって形成されているものでもよいし、
上記のようなハードマスクでもよい。
膜をゲート電極にパターニングする。パターニングは、
フォトリソグラフィ及びエッチング工程により、所定形
状のマスクを利用して行うことができる。なお、マスク
は、レジストによって形成されているものでもよいし、
上記のようなハードマスクでもよい。
【００２８】本発明においては、工程（ａ）におけるシ
リコン膜の形成後、工程（ｃ）における導電膜の形成前
に、シリコン膜と導電膜との導通を妨げない膜厚の絶縁
膜を形成してもよい。この絶縁膜としては、例えば、シ
リコン酸化膜、シリコン窒化膜等の単層膜又は積層膜が
挙げられ、なかでもシリコン酸化膜が好ましい。絶縁膜
の膜厚は、シリコン膜と導電膜との導通をを確保できれ
ばどのような膜厚であってもよく、例えば、２ｎｍ程度
以下が挙げられる。絶縁膜は、シリコン膜の形成の直
後、ｐウェル形成前、任意工程であるｎウェル形成前、
導電膜形成の直前等のいずれの時点で形成してもよい
し、シリコン膜の形成の直後から導電膜の形成の直前ま
での間にわたって形成してもよい。つまり、この絶縁膜
は、いずれかの時点で、公知の方法、例えば、ＣＶＤ
法、熱酸化法等の種々の方法により積極的に形成しても
よいし、各工程を行う間に自然に形成される、いわゆる
自然酸化膜であってもよい。
リコン膜の形成後、工程（ｃ）における導電膜の形成前
に、シリコン膜と導電膜との導通を妨げない膜厚の絶縁
膜を形成してもよい。この絶縁膜としては、例えば、シ
リコン酸化膜、シリコン窒化膜等の単層膜又は積層膜が
挙げられ、なかでもシリコン酸化膜が好ましい。絶縁膜
の膜厚は、シリコン膜と導電膜との導通をを確保できれ
ばどのような膜厚であってもよく、例えば、２ｎｍ程度
以下が挙げられる。絶縁膜は、シリコン膜の形成の直
後、ｐウェル形成前、任意工程であるｎウェル形成前、
導電膜形成の直前等のいずれの時点で形成してもよい
し、シリコン膜の形成の直後から導電膜の形成の直前ま
での間にわたって形成してもよい。つまり、この絶縁膜
は、いずれかの時点で、公知の方法、例えば、ＣＶＤ
法、熱酸化法等の種々の方法により積極的に形成しても
よいし、各工程を行う間に自然に形成される、いわゆる
自然酸化膜であってもよい。
【００２９】本発明の半導体装置の製造方法では、上記
一連の工程の後、ｎＭＯＳ領域及びｐＭＯＳ領域のそれ
ぞれに、一方の領域を被覆するとともに、得られた積層
構造のゲート電極をマスクとして用いて、イオン注入す
ることによってソース／ドレイン領域を形成することが
好ましい。この際のイオン種、イオン注入条件等は、当
該分野において公知のもののなかから適宜選択すること
ができる。
一連の工程の後、ｎＭＯＳ領域及びｐＭＯＳ領域のそれ
ぞれに、一方の領域を被覆するとともに、得られた積層
構造のゲート電極をマスクとして用いて、イオン注入す
ることによってソース／ドレイン領域を形成することが
好ましい。この際のイオン種、イオン注入条件等は、当
該分野において公知のもののなかから適宜選択すること
ができる。
【００３０】また、ｎＭＯＳ領域及びｐＭＯＳ領域のそ
れぞれに、一方の領域を被覆するとともに、積層構造の
ゲート電極をマスクとして用いてイオン注入することに
よってＬＤＤ領域を形成した後、サイドウォールスペー
サを形成し、このサイドウォールスペーサとゲート電極
とをマスクとして用いてイオン注入することによってソ
ース／ドレイン領域を形成してもよい。ＬＤＤ領域形成
のためのイオン注入条件、サイドウォールスペーサの形
成方法は、いずれも当該分野において公知のもののなか
から適宜選択することができる。
れぞれに、一方の領域を被覆するとともに、積層構造の
ゲート電極をマスクとして用いてイオン注入することに
よってＬＤＤ領域を形成した後、サイドウォールスペー
サを形成し、このサイドウォールスペーサとゲート電極
とをマスクとして用いてイオン注入することによってソ
ース／ドレイン領域を形成してもよい。ＬＤＤ領域形成
のためのイオン注入条件、サイドウォールスペーサの形
成方法は、いずれも当該分野において公知のもののなか
から適宜選択することができる。
【００３１】さらに、層間絶縁膜の形成、コンタクトホ
ールの形成、配線層の形成、半導体基板表面又は得られ
た半導体基板表面の洗浄等の半導体プロセスにおける工
程を任意に組み合わせることにより、本発明の半導体装
置を完成させることができる。
ールの形成、配線層の形成、半導体基板表面又は得られ
た半導体基板表面の洗浄等の半導体プロセスにおける工
程を任意に組み合わせることにより、本発明の半導体装
置を完成させることができる。
【００３２】なお、本発明においては、工程（ｂ）、
（ｃ）又は（ｄ）の後に得られた半導体基板をアニール
処理に付すことが好ましい。アニール処理は、工程
（ｂ）のイオン注入の後であれば、どの工程の前、中、
後でもよく、何回でもよいが、ソース／ドレイン領域の
ためのイオン注入をした直後の少なくとも１回行うこと
が好ましく、工程（ｂ）でのイオン注入の直後、工程
（ｃ）での導電膜形成の直後又は工程（ｄ）でのゲート
電極のパターニングの直後のいずれか１回とソース／ド
レイン領域のイオン注入の後１回の合計２回行うことが
より好ましい。アニール処理は、得られる半導体装置の
サイズ等によって、当該分野で公知の条件を適宜選択し
て行うことができる。例えば、ランプアニールにより、
１０００〜１１００℃程度の温度範囲、５〜２０秒間程
度が挙げられる。
（ｃ）又は（ｄ）の後に得られた半導体基板をアニール
処理に付すことが好ましい。アニール処理は、工程
（ｂ）のイオン注入の後であれば、どの工程の前、中、
後でもよく、何回でもよいが、ソース／ドレイン領域の
ためのイオン注入をした直後の少なくとも１回行うこと
が好ましく、工程（ｂ）でのイオン注入の直後、工程
（ｃ）での導電膜形成の直後又は工程（ｄ）でのゲート
電極のパターニングの直後のいずれか１回とソース／ド
レイン領域のイオン注入の後１回の合計２回行うことが
より好ましい。アニール処理は、得られる半導体装置の
サイズ等によって、当該分野で公知の条件を適宜選択し
て行うことができる。例えば、ランプアニールにより、
１０００〜１１００℃程度の温度範囲、５〜２０秒間程
度が挙げられる。
【００３３】以下に、本発明の半導体装置の製造方法の
実施の形態を図面に基づいて詳細に説明する。
実施の形態を図面に基づいて詳細に説明する。
【００３４】実施の形態１ まず、図１（ａ）に示したように、半導体基板１０上
に、膜厚３５０ｎｍのフィールド酸化膜による素子分離
領域１１を形成する。次いで、図１（ｂ）に示したよう
に、半導体基板１０表面の自然酸化膜を除去して半導体
基板１０表面を露出した後、膜厚３．５ｎｍのシリコン
酸化膜によるゲート絶縁膜１２を、その上に、膜厚１０
０ｎｍ程度のポリシリコン膜１３を形成する。
に、膜厚３５０ｎｍのフィールド酸化膜による素子分離
領域１１を形成する。次いで、図１（ｂ）に示したよう
に、半導体基板１０表面の自然酸化膜を除去して半導体
基板１０表面を露出した後、膜厚３．５ｎｍのシリコン
酸化膜によるゲート絶縁膜１２を、その上に、膜厚１０
０ｎｍ程度のポリシリコン膜１３を形成する。
【００３５】次に、図１（ｃ）に示したように、フォト
リソグラフィ工程を用いてｎＭＯＳ領域を開口するよう
なレジストマスク１４を形成する。このレジストマスク
１４を用いて、ボロンイオンを、例えば、加速エネルギ
ー：３００ｋｅＶ、１８０ｋｅＶ、９５ｋｅＶ、５０ｋ
ｅＶで、それぞれドーズ：１×１０13ｉｏｎｓ／ｃ
ｍ 2、４×１０12ｉｏｎｓ／ｃｍ2、２．５×１０12ｉｏ
ｎｓ／ｃｍ2、３．５×１０12ｉｏｎｓ／ｃｍ2で、ポリ
シリコン膜１３及びゲート絶縁膜１２を貫通させて半導
体基板１０にイオン注入し、ｐウェル１５ａを形成す
る。また、同じレジストマスク１４を用いて、リンイオ
ンを、例えば、加速エネルギー：１０ｋｅＶ、ドーズ：
２×１０15ｉｏｎｓ／ｃｍ2で、ポリシリコン膜１３に
イオン注入し、ｎ型ポリシリコン膜１３ａを形成する。
リソグラフィ工程を用いてｎＭＯＳ領域を開口するよう
なレジストマスク１４を形成する。このレジストマスク
１４を用いて、ボロンイオンを、例えば、加速エネルギ
ー：３００ｋｅＶ、１８０ｋｅＶ、９５ｋｅＶ、５０ｋ
ｅＶで、それぞれドーズ：１×１０13ｉｏｎｓ／ｃ
ｍ 2、４×１０12ｉｏｎｓ／ｃｍ2、２．５×１０12ｉｏ
ｎｓ／ｃｍ2、３．５×１０12ｉｏｎｓ／ｃｍ2で、ポリ
シリコン膜１３及びゲート絶縁膜１２を貫通させて半導
体基板１０にイオン注入し、ｐウェル１５ａを形成す
る。また、同じレジストマスク１４を用いて、リンイオ
ンを、例えば、加速エネルギー：１０ｋｅＶ、ドーズ：
２×１０15ｉｏｎｓ／ｃｍ2で、ポリシリコン膜１３に
イオン注入し、ｎ型ポリシリコン膜１３ａを形成する。
【００３６】レジストマスク１４を除去した後、図１
（ｄ）に示したように、上記と同様にｐＭＯＳ領域を開
口するようなレジストマスク１６を形成し、このレジス
トマスク１６を用いて、リンイオンを、例えば、加速エ
ネルギー：７００ｋｅＶ、３８０ｋｅＶ、２００ｋｅ
Ｖ、８０ｋｅＶで、それぞれドーズ：１×１０13ｉｏｎ
ｓ／ｃｍ2、８×１０12ｉｏｎｓ／ｃｍ2、１．５×１０
12ｉｏｎｓ／ｃｍ2、１．１×１０12ｉｏｎｓ／ｃｍ
2で、ポリシリコン膜１３及びゲート絶縁膜１２を貫通
させて半導体基板１０にイオン注入し、ｎウェル１５ｂ
を形成する。また、同じレジストマスク１６を用いて、
ボロンイオンを、例えば、加速エネルギー：５ｋｅＶ、
ドーズ：２×１０15ｉｏｎｓ／ｃｍ2で、ポリシリコン
膜１３にイオン注入し、ｐ型ポリシリコン膜１３ｂを形
成する。
（ｄ）に示したように、上記と同様にｐＭＯＳ領域を開
口するようなレジストマスク１６を形成し、このレジス
トマスク１６を用いて、リンイオンを、例えば、加速エ
ネルギー：７００ｋｅＶ、３８０ｋｅＶ、２００ｋｅ
Ｖ、８０ｋｅＶで、それぞれドーズ：１×１０13ｉｏｎ
ｓ／ｃｍ2、８×１０12ｉｏｎｓ／ｃｍ2、１．５×１０
12ｉｏｎｓ／ｃｍ2、１．１×１０12ｉｏｎｓ／ｃｍ
2で、ポリシリコン膜１３及びゲート絶縁膜１２を貫通
させて半導体基板１０にイオン注入し、ｎウェル１５ｂ
を形成する。また、同じレジストマスク１６を用いて、
ボロンイオンを、例えば、加速エネルギー：５ｋｅＶ、
ドーズ：２×１０15ｉｏｎｓ／ｃｍ2で、ポリシリコン
膜１３にイオン注入し、ｐ型ポリシリコン膜１３ｂを形
成する。
【００３７】レジストマスク１６を除去した後、図１
（ｅ）に示したように、得られた半導体基板１０をフッ
酸で洗浄することにより、ｎ型及びｐ型ポリシリコン膜
１３ａ、１３ｂ上の自然酸化膜や汚染物を除去する。続
いて、ｎ型及びｐ型ポリシリコン膜１３ａ、１３ｂ上
に、膜厚１００ｎｍ程度のアモルファスシリコン膜１７
を形成する。その後、先に注入した不純物の活性化のた
めに、アニール処理を、例えば、ランプアニールによ
り、１０５０℃程度、１０秒間程度の条件で行う。さら
に、図１（ｆ）に示したように、フォトリソグラフィ及
びエッチング工程により、ｎ型及びｐ型ポリシリコン膜
１３ａ、１３ｂ、アモルファスシリコン膜１７を所望の
形状にパターニングし、ゲート電極を形成する。
（ｅ）に示したように、得られた半導体基板１０をフッ
酸で洗浄することにより、ｎ型及びｐ型ポリシリコン膜
１３ａ、１３ｂ上の自然酸化膜や汚染物を除去する。続
いて、ｎ型及びｐ型ポリシリコン膜１３ａ、１３ｂ上
に、膜厚１００ｎｍ程度のアモルファスシリコン膜１７
を形成する。その後、先に注入した不純物の活性化のた
めに、アニール処理を、例えば、ランプアニールによ
り、１０５０℃程度、１０秒間程度の条件で行う。さら
に、図１（ｆ）に示したように、フォトリソグラフィ及
びエッチング工程により、ｎ型及びｐ型ポリシリコン膜
１３ａ、１３ｂ、アモルファスシリコン膜１７を所望の
形状にパターニングし、ゲート電極を形成する。
【００３８】次に、図１（ｇ）に示したように、ｎＭＯ
Ｓ領域及びｐＭＯＳ領域のそれぞれにイオン注入を行
い、ＬＤＤ領域１９ａ、１９ｂを形成する。この際のイ
オン注入の条件は、ｎＭＯＳのＬＤＤ領域１９ａにはヒ
素イオンを用い、加速エネルギー：１５ｋｅＶ、ドー
ズ：３×１０14ｉｏｎｓ／ｃｍ2とし、ｐＭＯＳのＬＤ
Ｄ領域１９ｂにはＢＦ2イオンを用い、加速エネルギ
ー：１０ｋｅＶ、ドーズ：１×１０14ｉｏｎｓ／ｃｍ2
とした。なお、この際のイオン注入で、アモルファスシ
リコン膜１７の表面にも、各導電型不純物が比較的浅く
イオン注入される。その後、得られた半導体基板１０上
全面に、膜厚１００ｎｍ程度のシリコン窒化膜を堆積
し、全面エッチバックすることによって、サイドウォー
ルスペーサ１８を形成する。
Ｓ領域及びｐＭＯＳ領域のそれぞれにイオン注入を行
い、ＬＤＤ領域１９ａ、１９ｂを形成する。この際のイ
オン注入の条件は、ｎＭＯＳのＬＤＤ領域１９ａにはヒ
素イオンを用い、加速エネルギー：１５ｋｅＶ、ドー
ズ：３×１０14ｉｏｎｓ／ｃｍ2とし、ｐＭＯＳのＬＤ
Ｄ領域１９ｂにはＢＦ2イオンを用い、加速エネルギ
ー：１０ｋｅＶ、ドーズ：１×１０14ｉｏｎｓ／ｃｍ2
とした。なお、この際のイオン注入で、アモルファスシ
リコン膜１７の表面にも、各導電型不純物が比較的浅く
イオン注入される。その後、得られた半導体基板１０上
全面に、膜厚１００ｎｍ程度のシリコン窒化膜を堆積
し、全面エッチバックすることによって、サイドウォー
ルスペーサ１８を形成する。
【００３９】次いで、図１（ｈ）に示したように、ｎＭ
ＯＳ領域及びｐＭＯＳ領域のそれぞれにイオン注入を行
い、ソース／ドレイン領域２０ａ、２０ｂを形成する。
この際のイオン注入の条件は、ｎＭＯＳのソース／ドレ
イン領域２０ａには砒素イオンを用い、加速エネルギ
ー：５０ｋｅＶ、ドーズ：２×１０15ｉｏｎｓ／ｃｍ2
とし、ｐＭＯＳのソース／ドレイン領域２０ｂにはＢＦ
2イオンを用い、加速エネルギー：３０ｋｅＶ、ドー
ズ：１．５×１０15ｉｏｎｓ／ｃｍ2とした。なお、こ
の際のイオン注入で、アモルファスシリコン膜１７の表
面にも、各導電型不純物が比較的深くイオン注入され
る。
ＯＳ領域及びｐＭＯＳ領域のそれぞれにイオン注入を行
い、ソース／ドレイン領域２０ａ、２０ｂを形成する。
この際のイオン注入の条件は、ｎＭＯＳのソース／ドレ
イン領域２０ａには砒素イオンを用い、加速エネルギ
ー：５０ｋｅＶ、ドーズ：２×１０15ｉｏｎｓ／ｃｍ2
とし、ｐＭＯＳのソース／ドレイン領域２０ｂにはＢＦ
2イオンを用い、加速エネルギー：３０ｋｅＶ、ドー
ズ：１．５×１０15ｉｏｎｓ／ｃｍ2とした。なお、こ
の際のイオン注入で、アモルファスシリコン膜１７の表
面にも、各導電型不純物が比較的深くイオン注入され
る。
【００４０】その後、注入された不純物を活性化させる
ためにアニール処理を、例えば、ランプアニールによ
り、１０１０℃程度、１０秒間程度の条件で行う。この
際のアニール処理により、ｎ型及びｐ型ポリシリコン膜
１３ａ、１３ｂに注入された不純物及びアモルファスシ
リコン膜１７に注入された不純物が、ゲート電極内にお
いて拡散するため、アニール処理の条件が低温、短時間
でもゲート電極内で十分に不純物がゲート電極内に分布
し、ゲート電極の空乏化を抑制することができ、これに
より浅い接合の形成やボロン突抜けを防止することがで
きる。
ためにアニール処理を、例えば、ランプアニールによ
り、１０１０℃程度、１０秒間程度の条件で行う。この
際のアニール処理により、ｎ型及びｐ型ポリシリコン膜
１３ａ、１３ｂに注入された不純物及びアモルファスシ
リコン膜１７に注入された不純物が、ゲート電極内にお
いて拡散するため、アニール処理の条件が低温、短時間
でもゲート電極内で十分に不純物がゲート電極内に分布
し、ゲート電極の空乏化を抑制することができ、これに
より浅い接合の形成やボロン突抜けを防止することがで
きる。
【００４１】図１（ｉ）に示したように、得られた半導
体基板１０にコバルト膜を形成し、熱処理することによ
りゲート電極及びソース／ドレイン領域２０ａ、２０ｂ
の表面にコバルトシリサイド膜２１を形成し、その後、
層間絶縁膜２２、コンタクトホールを形成し、配線工程
によりコンタクトプラグ２３及び配線層２４を形成し、
デュアルゲートＣＭＯＳトランジスタを完成する。
体基板１０にコバルト膜を形成し、熱処理することによ
りゲート電極及びソース／ドレイン領域２０ａ、２０ｂ
の表面にコバルトシリサイド膜２１を形成し、その後、
層間絶縁膜２２、コンタクトホールを形成し、配線工程
によりコンタクトプラグ２３及び配線層２４を形成し、
デュアルゲートＣＭＯＳトランジスタを完成する。
【００４２】実施の形態２ 図２（ａ）に示したように、実施の形態１と同様に、半
導体基板３０上に素子分離領域３１を形成する。次い
で、図２（ｂ）に示したように、半導体基板３０上全面
にシリコン酸化膜による注入保護膜３２を形成する。得
られた半導体基板３０上に、ｐＭＯＳ領域のみ開口した
レジストマスク３３を形成し、このレジストマスク３３
を用いて、リンイオンを、例えば、加速エネルギー：６
００ｋｅＶ、３００ｋｅＶ、１５０ｋｅＶ、４０ｋｅＶ
で、それぞれドーズ：１×１０13ｉｏｎｓ／ｃｍ2、８
×１０12ｉｏｎｓ／ｃｍ2、１．５×１０12ｉｏｎｓ／
ｃｍ2、１．１×１０13ｉｏｎｓ／ｃｍ2で、半導体基板
１０にイオン注入し、ｎウェル３４ｂを形成する。レジ
ストマスク３３を除去した後、図２（ｃ）に示したよう
に、注入保護膜３２を除去して半導体基板３０表面を露
出させ、膜厚３．５ｎｍのシリコン酸化膜によるゲート
絶縁膜３５を形成し、その上に、さらに膜厚５０ｎｍ程
度のポリシリコン膜３６を形成する。
導体基板３０上に素子分離領域３１を形成する。次い
で、図２（ｂ）に示したように、半導体基板３０上全面
にシリコン酸化膜による注入保護膜３２を形成する。得
られた半導体基板３０上に、ｐＭＯＳ領域のみ開口した
レジストマスク３３を形成し、このレジストマスク３３
を用いて、リンイオンを、例えば、加速エネルギー：６
００ｋｅＶ、３００ｋｅＶ、１５０ｋｅＶ、４０ｋｅＶ
で、それぞれドーズ：１×１０13ｉｏｎｓ／ｃｍ2、８
×１０12ｉｏｎｓ／ｃｍ2、１．５×１０12ｉｏｎｓ／
ｃｍ2、１．１×１０13ｉｏｎｓ／ｃｍ2で、半導体基板
１０にイオン注入し、ｎウェル３４ｂを形成する。レジ
ストマスク３３を除去した後、図２（ｃ）に示したよう
に、注入保護膜３２を除去して半導体基板３０表面を露
出させ、膜厚３．５ｎｍのシリコン酸化膜によるゲート
絶縁膜３５を形成し、その上に、さらに膜厚５０ｎｍ程
度のポリシリコン膜３６を形成する。
【００４３】続いて、図２（ｄ）に示したように、上記
と同様に、ｎＭＯＳ領域のみ開口したレジストマスク３
７を形成し、このレジストマスク３７を用いて、ボロン
イオンを、例えば、加速エネルギー：２８０ｋｅＶ、１
６０ｋｅＶ、８０ｋｅＶ、３５ｋｅＶで、それぞれドー
ズ：１×１０13ｉｏｎｓ／ｃｍ2、４×１０12ｉｏｎｓ
／ｃｍ2、２．５×１０12ｉｏｎｓ／ｃｍ2、３×１０12
ｉｏｎｓ／ｃｍ2で、ポリシリコン膜３６及びゲート絶
縁膜３５を貫通させて半導体基板３０にイオン注入し、
ｐウェル３４ａを形成する。また、同じレジストマスク
３７を用いて、リンイオンを、例えば、加速エネルギ
ー：１０ｋｅＶ、ドーズ：２×１０15ｉｏｎｓ／ｃｍ2
で、ポリシリコン膜３６にイオン注入し、ｎ型ポリシリ
コン膜３６ａを形成する。
と同様に、ｎＭＯＳ領域のみ開口したレジストマスク３
７を形成し、このレジストマスク３７を用いて、ボロン
イオンを、例えば、加速エネルギー：２８０ｋｅＶ、１
６０ｋｅＶ、８０ｋｅＶ、３５ｋｅＶで、それぞれドー
ズ：１×１０13ｉｏｎｓ／ｃｍ2、４×１０12ｉｏｎｓ
／ｃｍ2、２．５×１０12ｉｏｎｓ／ｃｍ2、３×１０12
ｉｏｎｓ／ｃｍ2で、ポリシリコン膜３６及びゲート絶
縁膜３５を貫通させて半導体基板３０にイオン注入し、
ｐウェル３４ａを形成する。また、同じレジストマスク
３７を用いて、リンイオンを、例えば、加速エネルギ
ー：１０ｋｅＶ、ドーズ：２×１０15ｉｏｎｓ／ｃｍ2
で、ポリシリコン膜３６にイオン注入し、ｎ型ポリシリ
コン膜３６ａを形成する。
【００４４】レジストマスク３７を除去した後、図２
（ｅ）に示したように、実施の形態１と同様に、得られ
た半導体基板３０をフッ酸で洗浄する。続いて、ポリシ
リコン膜３６及びｎ型ポリシリコン膜３６ａ上に、膜厚
１００ｎｍ程度のアモルファスシリコン膜３８を形成す
る。さらに、図２（ｆ）に示したように、フォトリソグ
ラフィ及びエッチング工程により、ポリシリコン膜３
６、ｎ型ポリシリコン膜３６ａ及びアモルファスシリコ
ン膜３８を所望の形状にパターニングし、ゲート電極を
形成する。
（ｅ）に示したように、実施の形態１と同様に、得られ
た半導体基板３０をフッ酸で洗浄する。続いて、ポリシ
リコン膜３６及びｎ型ポリシリコン膜３６ａ上に、膜厚
１００ｎｍ程度のアモルファスシリコン膜３８を形成す
る。さらに、図２（ｆ）に示したように、フォトリソグ
ラフィ及びエッチング工程により、ポリシリコン膜３
６、ｎ型ポリシリコン膜３６ａ及びアモルファスシリコ
ン膜３８を所望の形状にパターニングし、ゲート電極を
形成する。
【００４５】次に、図２（ｇ）に示したように、実施の
形態１と同様に、ｎＭＯＳ領域及びｐＭＯＳ領域のそれ
ぞれにイオン注入を行い、ＬＤＤ領域４０ａ、４０ｂを
形成する。その後、ゲート電極にサイドウォールスペー
サ３９を形成する。次いで、図２（ｈ）に示したよう
に、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれにイオン
注入を行い、ソース／ドレイン領域４１ａ、４１ｂを形
成する。この際のイオン注入の条件は、ｎＭＯＳのソー
ス／ドレイン領域４１ａには砒素イオンを用い、加速エ
ネルギー：５０ｋｅＶ、ドーズ：３×１０15ｉｏｎｓ／
ｃｍ2とし、ｐＭＯＳのソース／ドレイン領域４１ｂに
はＢＦ2イオンを用い、加速エネルギー：３０ｋｅＶ、
ドーズ：２×１０15ｉｏｎｓ／ｃｍ2とした。
形態１と同様に、ｎＭＯＳ領域及びｐＭＯＳ領域のそれ
ぞれにイオン注入を行い、ＬＤＤ領域４０ａ、４０ｂを
形成する。その後、ゲート電極にサイドウォールスペー
サ３９を形成する。次いで、図２（ｈ）に示したよう
に、ｎＭＯＳ領域及びｐＭＯＳ領域のそれぞれにイオン
注入を行い、ソース／ドレイン領域４１ａ、４１ｂを形
成する。この際のイオン注入の条件は、ｎＭＯＳのソー
ス／ドレイン領域４１ａには砒素イオンを用い、加速エ
ネルギー：５０ｋｅＶ、ドーズ：３×１０15ｉｏｎｓ／
ｃｍ2とし、ｐＭＯＳのソース／ドレイン領域４１ｂに
はＢＦ2イオンを用い、加速エネルギー：３０ｋｅＶ、
ドーズ：２×１０15ｉｏｎｓ／ｃｍ2とした。
【００４６】その後、注入された不純物を活性化させる
ためにアニール処理を、例えば、ランプアニールによ
り、１０２０℃程度、１０秒間程度の条件で行う。この
際のアニール処理により、ｎＭＯＳでは、ｎ型ポリシリ
コン膜３６ａに注入された不純物及びアモルファスシリ
コン膜３８に注入された不純物が、ゲート電極内におい
て拡散するため、ゲート電極の空乏化を防止することが
できる。また、ｐＭＯＳでは、アモルファスシリコン膜
３８に注入された不純物であるボロンが、アニール処理
の条件が低温、短時間でも、ゲート電極内で十分に分布
し、ゲート電極の空乏化が起こりにくくなり、これによ
り浅い接合の形成やボロン突抜けを防止することができ
る。続いて、図２（ｉ）に示したように、実施の形態１
と同様に、コバルトシリサイド膜４２、層間絶縁膜４
３、コンタクトホール、コンタクトプラグ４４及び配線
層４５を形成し、デュアルゲートＣＭＯＳトランジスタ
を完成する。
ためにアニール処理を、例えば、ランプアニールによ
り、１０２０℃程度、１０秒間程度の条件で行う。この
際のアニール処理により、ｎＭＯＳでは、ｎ型ポリシリ
コン膜３６ａに注入された不純物及びアモルファスシリ
コン膜３８に注入された不純物が、ゲート電極内におい
て拡散するため、ゲート電極の空乏化を防止することが
できる。また、ｐＭＯＳでは、アモルファスシリコン膜
３８に注入された不純物であるボロンが、アニール処理
の条件が低温、短時間でも、ゲート電極内で十分に分布
し、ゲート電極の空乏化が起こりにくくなり、これによ
り浅い接合の形成やボロン突抜けを防止することができ
る。続いて、図２（ｉ）に示したように、実施の形態１
と同様に、コバルトシリサイド膜４２、層間絶縁膜４
３、コンタクトホール、コンタクトプラグ４４及び配線
層４５を形成し、デュアルゲートＣＭＯＳトランジスタ
を完成する。
【００４７】
【発明の効果】本発明によれば、デュアルゲート型ＣＭ
ＯＳトランジスタを形成するに際して、（ａ）半導体基
板上にゲート絶縁膜及びシリコン膜を形成し、（ｂ）半
導体基板上のｎＭＯＳ領域におけるシリコン膜にｐ型不
純物をイオン注入し、（ｃ）得られたシリコン膜上に導
電膜を形成し、（ｄ）シリコン膜及び導電膜をゲート電
極にパターニングするため、特にゲート電極の空乏化が
発生しやすいｎＭＯＳのゲート電極において、ゲート電
極内全体にわたって十分な不純物濃度を確保するととも
に、ゲート電極とゲート絶縁膜との界面にも効率的に十
分な不純物を導入することができる。よって、特別な製
造工程の増加及び長時間化を招くことなく、短チャネル
効果の抑制及びオフ電流の低減を確保しながら、ｎＭＯ
Ｓにおけるゲート電極の空乏化を防止することができ
る。さらには、ｐＭＯＳトランジスタにおいては、ｐ型
不純物、特にボロンの拡散しやすさに起因するボロンの
ゲート絶縁膜突抜けを防止することができる高性能で高
信頼性を有する微細化したデュアルゲート型ＣＭＯＳト
ランジスタを製造することができる。
ＯＳトランジスタを形成するに際して、（ａ）半導体基
板上にゲート絶縁膜及びシリコン膜を形成し、（ｂ）半
導体基板上のｎＭＯＳ領域におけるシリコン膜にｐ型不
純物をイオン注入し、（ｃ）得られたシリコン膜上に導
電膜を形成し、（ｄ）シリコン膜及び導電膜をゲート電
極にパターニングするため、特にゲート電極の空乏化が
発生しやすいｎＭＯＳのゲート電極において、ゲート電
極内全体にわたって十分な不純物濃度を確保するととも
に、ゲート電極とゲート絶縁膜との界面にも効率的に十
分な不純物を導入することができる。よって、特別な製
造工程の増加及び長時間化を招くことなく、短チャネル
効果の抑制及びオフ電流の低減を確保しながら、ｎＭＯ
Ｓにおけるゲート電極の空乏化を防止することができ
る。さらには、ｐＭＯＳトランジスタにおいては、ｐ型
不純物、特にボロンの拡散しやすさに起因するボロンの
ゲート絶縁膜突抜けを防止することができる高性能で高
信頼性を有する微細化したデュアルゲート型ＣＭＯＳト
ランジスタを製造することができる。
【００４８】つまり、本発明の一連の工程によってゲー
ト電極の下層部にあらかじめ不純物を導入することがで
きるため、通常、これらの工程の後に行うソース／ドレ
イン領域を形成するためのイオン注入の条件、その後の
アニール条件、ゲート電極の構成材料等による影響を受
けることなく、効率的にゲート絶縁膜とゲート電極との
界面付近に十分な濃度の不純物を導入することができ、
ゲート空乏化を有効に抑制することができる。また、比
較的短い時間での熱処理で不純物を必要なところに拡散
させることができるため、容易に浅い接合のソース／ド
レイン領域を形成することができるとともに、ｐＭＯＳ
トランジスタにおけるボロンのゲート絶縁膜突抜けを防
止して、トランジスタの閾値を制御することが可能とな
る。
ト電極の下層部にあらかじめ不純物を導入することがで
きるため、通常、これらの工程の後に行うソース／ドレ
イン領域を形成するためのイオン注入の条件、その後の
アニール条件、ゲート電極の構成材料等による影響を受
けることなく、効率的にゲート絶縁膜とゲート電極との
界面付近に十分な濃度の不純物を導入することができ、
ゲート空乏化を有効に抑制することができる。また、比
較的短い時間での熱処理で不純物を必要なところに拡散
させることができるため、容易に浅い接合のソース／ド
レイン領域を形成することができるとともに、ｐＭＯＳ
トランジスタにおけるボロンのゲート絶縁膜突抜けを防
止して、トランジスタの閾値を制御することが可能とな
る。
【００４９】特に、工程（ｂ）において、イオン注入を
ｎＭＯＳ領域のみに開口を有するマスクを用いて行い、
このイオン注入の前又は後に、同マスクを用いてｎ型不
純物を半導体基板にイオン注入する場合には、通常ＣＭ
ＯＳトランジスタにおいて必要とされるｎウェルを形成
するためのマスク工程を利用することにより、ｎＭＯＳ
領域のシリコン膜にｎ型の不純物を導入することができ
るため、マスク工程の増加を防止することができる。し
かも、ゲート絶縁膜の形成後に、ウェル形成のためのイ
オン注入を行うため、ウェル形成のために注入された不
純物の不要な熱拡散を防止することができ、例えば、ウ
ェルと通常半導体基板に形成されている素子分離領域と
の界面での不純物濃度の低下や偏析を抑制することがで
き、フィールド特性を向上させることができる。
ｎＭＯＳ領域のみに開口を有するマスクを用いて行い、
このイオン注入の前又は後に、同マスクを用いてｎ型不
純物を半導体基板にイオン注入する場合には、通常ＣＭ
ＯＳトランジスタにおいて必要とされるｎウェルを形成
するためのマスク工程を利用することにより、ｎＭＯＳ
領域のシリコン膜にｎ型の不純物を導入することができ
るため、マスク工程の増加を防止することができる。し
かも、ゲート絶縁膜の形成後に、ウェル形成のためのイ
オン注入を行うため、ウェル形成のために注入された不
純物の不要な熱拡散を防止することができ、例えば、ウ
ェルと通常半導体基板に形成されている素子分離領域と
の界面での不純物濃度の低下や偏析を抑制することがで
き、フィールド特性を向上させることができる。
【００５０】また、工程（ｂ）において、ｐＭＯＳ領域
のみに開口を有するマスクを用いて行いてｎ型不純物を
半導体基板にイオン注入し、工程（ｂ）における半導体
基板へのイオン注入を、２種以上の加速エネルギー及び
／又は２種以上のドーズで行う、いわゆる２段注入又は
多段注入で行う場合には、均一な不純物濃度を有する任
意の深さのウェルを容易に形成することができるととも
に、ウェルの深い部分の不純物濃度を容易に高い濃度に
設定することができるため、ラッチアップ対策にも有効
となる。
のみに開口を有するマスクを用いて行いてｎ型不純物を
半導体基板にイオン注入し、工程（ｂ）における半導体
基板へのイオン注入を、２種以上の加速エネルギー及び
／又は２種以上のドーズで行う、いわゆる２段注入又は
多段注入で行う場合には、均一な不純物濃度を有する任
意の深さのウェルを容易に形成することができるととも
に、ウェルの深い部分の不純物濃度を容易に高い濃度に
設定することができるため、ラッチアップ対策にも有効
となる。
【００５１】工程（ｂ）において、さらに、ｎ型不純物
の半導体基板へのイオン注入の前又は後に、半導体基板
上のｐＭＯＳ領域におけるシリコン膜にｐ型不純物をイ
オン注入する場合には、ｎ型不純物の半導体基板へのイ
オン注入で使用したマスクを利用することができ、特別
なマスク工程を必要とすることなく、ｐＭＯＳ領域にお
けるゲート電極内全体にわたって十分な不純物濃度を確
保するとともに、ゲート電極とゲート絶縁膜との界面に
も効率的に十分な不純物を導入することができる。よっ
て、特別な製造工程の増加及び長時間化を招くことな
く、短チャネル効果の抑制及びオフ電流の低減を確保し
ながら、ｎＭＯＳにおけるゲート電極の空乏化を防止す
ることができる。
の半導体基板へのイオン注入の前又は後に、半導体基板
上のｐＭＯＳ領域におけるシリコン膜にｐ型不純物をイ
オン注入する場合には、ｎ型不純物の半導体基板へのイ
オン注入で使用したマスクを利用することができ、特別
なマスク工程を必要とすることなく、ｐＭＯＳ領域にお
けるゲート電極内全体にわたって十分な不純物濃度を確
保するとともに、ゲート電極とゲート絶縁膜との界面に
も効率的に十分な不純物を導入することができる。よっ
て、特別な製造工程の増加及び長時間化を招くことな
く、短チャネル効果の抑制及びオフ電流の低減を確保し
ながら、ｎＭＯＳにおけるゲート電極の空乏化を防止す
ることができる。
【００５２】また、工程（ｃ）において、導電膜をシリ
サイド膜又は金属膜で形成する場合には、容易にゲート
電極を低抵抗化することが可能となり、特に次世代技術
として有効となる。さらに、工程（ａ）におけるシリコ
ン膜の形成後、工程（ｃ）における導電膜の形成前に、
前記シリコン膜と導電膜との導通を妨げない膜厚の絶縁
膜を形成する場合には、特にボロンのゲート絶縁膜突抜
けに悪影響を与えるフッ素に対して、その動きを抑制す
ることができるため、有効にｐＭＯＳにおけるボロンの
ゲート絶縁膜突抜けを防止することが可能となる。ま
た、工程（ｂ）、（ｃ）又は（ｄ）の後に、得られた半
導体基板をアニール処理に付す場合には、ゲート電極内
に導入された不純物を十分に拡散させることができるた
め、ゲート電極の空乏化の防止に有効となる。
サイド膜又は金属膜で形成する場合には、容易にゲート
電極を低抵抗化することが可能となり、特に次世代技術
として有効となる。さらに、工程（ａ）におけるシリコ
ン膜の形成後、工程（ｃ）における導電膜の形成前に、
前記シリコン膜と導電膜との導通を妨げない膜厚の絶縁
膜を形成する場合には、特にボロンのゲート絶縁膜突抜
けに悪影響を与えるフッ素に対して、その動きを抑制す
ることができるため、有効にｐＭＯＳにおけるボロンの
ゲート絶縁膜突抜けを防止することが可能となる。ま
た、工程（ｂ）、（ｃ）又は（ｄ）の後に、得られた半
導体基板をアニール処理に付す場合には、ゲート電極内
に導入された不純物を十分に拡散させることができるた
め、ゲート電極の空乏化の防止に有効となる。
【図１】本発明の半導体装置の製造方法の実施の形態を
説明するための要部の概略断面工程図である。
説明するための要部の概略断面工程図である。
【図２】本発明の半導体装置の製造方法の別の実施の形
態を説明するための要部の概略断面工程図である。
態を説明するための要部の概略断面工程図である。
【図３】従来の半導体装置の製造方法を説明するための
要部の概略断面工程図である。
要部の概略断面工程図である。
１０、３０ 半導体基板 １１、３１ 素子分離領域 １２、３５ ゲート絶縁膜 １３、３６ ポリシリコン膜 １３ａ、３６ａ ｎ型ポリシリコン膜 １３ｂ ｐ型ポリシリコン膜 １４、１６、３３、３７ レジストマスク １５ａ、３４ａ ｐウェル １５ｂ、３４ｂ ｎウェル １７、３８ アモルファスシリコン膜 １８、３９ サイドウォールスペーサ １９ａ、１９ｂ、４０ａ、４０ｂ ＬＤＤ領域 ２０ａ、２０ｂ、４１ａ、４１ｂ ソース／ドレイン領
域 ２１、４２ チタンシリサイド膜 ２２、４３ 層間絶縁膜 ２３、４４ コンタクトプラグ ２４、４５ 配線層 ３２ 注入保護膜
域 ２１、４２ チタンシリサイド膜 ２２、４３ 層間絶縁膜 ２３、４４ コンタクトプラグ ２４、４５ 配線層 ３２ 注入保護膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 AA02 AA04 AA05 AA09 BB01 BB40 CC05 DD34 DD35 DD37 DD43 DD55 FF13 FF14 GG09 GG10 GG14 5F048 AA09 AC03 BB06 BB07 BB08 BB12 BC06 BE03 BG12 BG13 DA18 DA27
Claims (8)
- 【請求項１】 デュアルゲート型ＣＭＯＳトランジスタ
を形成するに際して、（ａ）半導体基板上にゲート絶縁
膜及びシリコン膜を形成し、（ｂ）前記半導体基板上の
ｎＭＯＳ領域におけるシリコン膜にｎ型不純物をイオン
注入し、（ｃ）得られたシリコン膜上に導電膜を形成
し、（ｄ）シリコン膜及び導電膜をゲート電極にパター
ニングすることを特徴とする半導体装置の製造方法。 - 【請求項２】 工程（ｂ）において、イオン注入をｎＭ
ＯＳ領域のみに開口を有するマスクを用いて行い、該イ
オン注入の前又は後に、同マスクを用いてｐ型不純物を
半導体基板にイオン注入することからなる請求項１に記
載の方法。 - 【請求項３】 工程（ｂ）において、ｐＭＯＳ領域のみ
に開口を有するマスクを用いて行いてｎ型不純物を半導
体基板にイオン注入する請求項２に記載の方法。 - 【請求項４】 半導体基板へのイオン注入を、２種以上
の加速エネルギー及び／又は２種以上のドーズで行う請
求項２又は３に記載の方法。 - 【請求項５】 工程（ｂ）において、さらに、ｎ型不純
物の半導体基板へのイオン注入の前又は後に、半導体基
板上のｐＭＯＳ領域におけるシリコン膜にｐ型不純物を
イオン注入する請求項３又は４に記載の方法。 - 【請求項６】 工程（ｃ）において、導電膜をシリサイ
ド膜又は金属膜で形成する請求項１〜５のいずれか１つ
に記載の方法。 - 【請求項７】 工程（ａ）におけるシリコン膜の形成
後、工程（ｃ）における導電膜の形成前に、前記シリコ
ン膜と導電膜との導通を妨げない膜厚の絶縁膜を形成す
る請求項１〜６のいずれか１つに記載の方法。 - 【請求項８】 工程（ｂ）、（ｃ）又は（ｄ）の後に、
得られた半導体基板をアニール処理に付す請求項１〜７
に記載の方法。
Priority Applications (4)
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|---|---|---|---|
| JP2000148053A JP2001332630A (ja) | 2000-05-19 | 2000-05-19 | 半導体装置の製造方法 |
| US09/829,068 US6551871B2 (en) | 2000-05-19 | 2001-04-10 | Process of manufacturing a dual gate CMOS transistor |
| KR1020010024601A KR20010106214A (ko) | 2000-05-19 | 2001-05-07 | 반도체장치의 제조방법 |
| TW090111722A TW497252B (en) | 2000-05-19 | 2001-05-16 | Process of manufacturing semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000148053A JP2001332630A (ja) | 2000-05-19 | 2000-05-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001332630A true JP2001332630A (ja) | 2001-11-30 |
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ID=18654148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000148053A Pending JP2001332630A (ja) | 2000-05-19 | 2000-05-19 | 半導体装置の製造方法 |
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|---|---|
| US (1) | US6551871B2 (ja) |
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| TW (1) | TW497252B (ja) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040217 |