JP2004235313A - 半導体装置 - Google Patents

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Abstract

【課題】ゲート絶縁膜に所望の大きさでバーズビークが形成され、ゲート絶縁膜の電気的特性に優れた半導体装置を提供する。
【解決手段】半導体装置は、主表面１ａを有し、その主表面１ａに間隔を隔ててトレンチ２ｍおよび２ｎが形成されたシリコン基板１と、トレンチ２ｍおよび２ｎを充填する素子分離酸化膜６ｍおよび６ｎと、素子分離酸化膜６ｍと素子分離酸化膜６ｎとの間に位置する主表面１ａ上に形成され、素子分離酸化膜６ｍと素子分離酸化膜６ｎとの各々に接触するバーズビーク形状のバーズビーク部１１を有するトンネル酸化膜３と、トンネル酸化膜３上に形成され、素子分離酸化膜６ｍと素子分離酸化膜６ｎとの間の中間部において０を超え５０ｎｍ未満の厚みを有し、バーズビーク部１１上においてその厚みよりも薄いシリコン膜としてのポリシリコン膜４とを備える。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
この発明は、一般的には半導体装置に関し、より特定的には、バーズビーク状の酸化膜がゲート絶縁膜に形成された半導体装置に関する。
【０００２】
【従来の技術】
半導体素子の分離方法として、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法およびＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法が一般的に知られている。これらの分離方法では、半導体基板上に素子分離構造となる分離酸化膜を堆積した後に、活性領域となる半導体基板の表面をエッチングにより露出させ、その露出した部分にゲート絶縁膜などを順次形成することとなっている。
【０００３】
しかしこの場合、分離酸化膜の側壁部分もエッチングされ、活性領域の端部が分離領域に落ち込んだ形状となるおそれが生じる。これにより、活性領域に形成される素子の形状が不安定となりデバイス特性にばらつきが生じる原因となる。また、落ち込んだ形状部分にゲート酸化膜を形成すると、その部分で電界集中が発生しデバイスの電気的特性が劣化するという問題が生じる。そして、このような問題を解決する不揮発性半導体記憶装置の製造方法が、特開２０００−３１５７３８号公報に開示されている（特許文献１）。また、それとは別に分離領域の製造工程が開示されている先行文献として、特開平１０−２４２２６４号公報（特許文献２）、および特開２００１−３３２６３８号公報（特許文献３）がある。
【０００４】
特許文献１に開示されている方法によれば、トンネル酸化膜と浮遊ゲートの一部を構成する第１の多結晶シリコン膜とを形成した後に素子分離領域を形成する。そして、制御ゲートと浮遊ゲートとの間の十分な容量カップリングを確保するために、第１の多結晶シリコン膜の上に第２の多結晶シリコン膜を形成し、この第２の多結晶シリコン膜を素子分離領域上に張り出させる。
【０００５】
また、素子領域の角部を丸めることを目的として、トンネル酸化膜にバーズビーク（ｂｉｒｄｓ ｂｅａｋ）が生じるように酸化工程を行なう。この酸化工程の際、第１の多結晶シリコン膜が酸化されることによってその端部が丸まった形状となる。形状が丸まった第１の多結晶シリコン膜の部分はその後の垂直エッチングによって除去されないため、隣接する浮遊ゲート間で短絡が発生する。特許文献１ではこのように短絡が発生することを防止するため、等方性エッチングにより素子分離領域に形成されたプラズマ酸化膜を所定量エッチングする工程を追加している。
【０００６】
【特許文献１】
特開２０００−３１５７３８号公報
【０００７】
【特許文献２】
特開平１０−２４２２６４号公報
【０００８】
【特許文献３】
特開２００１−３３２６３８号公報
【０００９】
【発明が解決しようとする課題】
このように上述の従来技術では、素子領域の端部で発生する電界集中を抑制するために、第１の多結晶シリコン膜を酸化しトンネル酸化膜にバーズビークを形成している。しかし、バーズビークが形成されたトンネル酸化膜の端部は、初めに成膜された時の所定の厚みよりも大きい厚みで形成されることとなる。
【００１０】
そして、トンネル酸化膜が所定の厚みで形成された部分が十分に確保されないと、トンネル酸化膜で所望の電気的特性が得られない原因となり得る。特に、近年における半導体素子の微細化に伴い活性領域の幅は縮小する傾向にあり、活性領域に形成されるトンネル酸化膜の幅も狭くなっている。このため、トンネル酸化膜に形成するバーズビークの大きさを適切に制御して、酸化工程を行なうことが重要である。
【００１１】
しかし、従来技術に開示された方法では、温度条件などの酸化条件のみを適当に選択してトンネル酸化膜にバーズビークを形成している。このような場合、形成するバーズビークの大きさを十分に制御することができず、トンネル酸化膜で所望の電気的特性が得られなかったり、トンネル酸化膜の両端部で電界集中が生じるおそれがある。
【００１２】
また、従来技術では、垂直エッチングで除去されなかった第１の多結晶シリコン膜の部分に起因して発生する短絡を防止するために等方性エッチングを行なっている。しかし、このような工程を設けることは製造工程を煩雑するため好ましくない。
【００１３】
そこで、この発明の目的は、上記の課題を解決することであり、ゲート絶縁膜に所望の大きさでバーズビークが形成され、ゲート絶縁膜の電気的特性に優れた半導体装置を提供することである。
【００１４】
【課題を解決するための手段】
この発明に従った半導体装置は、主表面を有し、その主表面に間隔を隔てて第１および第２のトレンチが形成された半導体基板と、第１および第２のトレンチを充填する第１および第２の分離絶縁膜と、第１の分離絶縁膜と第２の分離絶縁膜との間に位置する主表面上に形成され、第１の分離絶縁膜と第２の分離絶縁膜との各々に接触するバーズビーク形状の端部を有するシリコンを含むゲート絶縁膜と、ゲート絶縁膜上に形成され、第１の分離絶縁膜と第２の分離絶縁膜との間の中間部において０を超え５０ｎｍ未満の厚みを有し、端部上において厚みよりも薄いシリコン膜とを備える。
【００１５】
【発明の実施の形態】
この発明の実施の形態について、図面を参照して説明する。
【００１６】
（実施の形態１）
図１は、この発明の実施の形態１における半導体装置を示す断面図である。図１に示す半導体装置は、不揮発性半導体記憶装置のフラッシュメモリを構成している。
【００１７】
図１を参照して、シリコン基板１の主表面１ａには、１方向に延びるトレンチ２ｍおよび２ｎが所定の間隔を隔てて形成されている。トレンチ２ｍおよび２ｎは、シリコン基板１の主表面１ａに向かうにつれて溝幅が大きくなるように形成されている。トレンチ２ｍおよび２ｎの各々は、互いに平行に延びている。
【００１８】
トレンチ２ｍおよび２ｎの内部には、シリコン酸化膜からなる素子分離酸化膜６ｍおよび６ｎが形成されている。素子分離酸化膜６ｍおよび６ｎは、トレンチ２ｍおよび２ｎを充填し、さらにシリコン基板１の主表面１ａから上方に向けて延びている。このため、素子分離酸化膜６ｍおよび６ｎが有する頂面６ａは、シリコン基板１の主表面１ａよりも高い位置に形成されている。素子分離酸化膜６ｍおよび６ｎは、隣接する活性領域の各々を分離するための分離領域を形成する役割を果たす。
【００１９】
素子分離酸化膜６ｍおよび６ｎの間に位置するシリコン基板１の主表面１ａ上には、シリコン酸化膜からなるトンネル酸化膜３が膜厚１０ｎｍ程度で形成されている。トレンチ２ｍおよび２ｎを充填する素子分離酸化膜６ｍおよび６ｎの側壁とシリコン基板１の主表面１ａとが交差するコーナー部分は丸みがついた形状で形成されており、その部分を充填するシリコン酸化膜はバーズビーク部１２を構成している。バーズビーク部１２は、シリコン基板１に含まれるシリコンが酸化されることによって形成されている。
【００２０】
トンネル酸化膜３の上には、ポリシリコン膜４が膜厚３０ｎｍで形成されている。シリコン基板１の主表面１ａ上で上下に延びる素子分離酸化膜６ｍおよび６ｎの側壁とトンネル酸化膜３の頂面３ａとが交差するコーナー部分は丸みがついた形状に形成されており、その部分を充填するシリコン酸化膜はバーズビーク部１１を構成している。バーズビーク部１１は、ポリシリコン膜４に含まれるシリコンが酸化されることによって形成されている。
【００２１】
バーズビーク部１１および１２は、トンネル酸化膜３の両端部、つまりトンネル酸化膜３が素子分離酸化膜６ｍおよび６ｎと接する部分に形成されている。バーズビーク部１１および１２により、トンネル酸化膜３の両端部はエッジが形成されず丸まった形状に形成されている。なお、ポリシリコン膜４の頂面にはバーズビーク部１１および１２のような形状は形成されずほぼ平坦な形状に形成されている。
【００２２】
シリコン基板１の主表面１ａ上で、素子分離酸化膜６ｍおよび６ｎの側壁により凹部９が形成されている。この凹部９を充填し、素子分離酸化膜６ｍおよび６ｎの頂面６ａの一部を覆うように、またポリシリコン膜４に接続されるようにシリコンを含む導電膜５が形成されている。シリコンを含む導電膜５は、不純物としてリン（Ｐ）が注入されたドープトポリシリコンから形成されている。なお、シリコンを含む導電膜５とポリシリコン膜４とによってフローティングゲート電極が構成されている。
【００２３】
素子分離酸化膜６ｍおよび６ｎの頂面６ａ上には、シリコンを含む導電膜５の側壁により凹部１３ｍおよび１３ｎが形成されている。この凹部１３ｍおよび１３ｎならびにシリコンを含む導電膜５の頂面を覆うように、酸化膜、窒化膜および酸化膜の３層構造からなるＯＮＯ膜７が形成されている。凹部１３ｍおよび１３ｎを完全に充填しＯＮＯ膜７を覆うようにコントロールゲート８が形成されている。コントロールゲート８は、不純物としてリンが注入されたドープトポリシリコンから形成されている。
【００２４】
なお図示しないが、紙面の垂直方向においてシリコンを含む導電膜５の両側に位置するシリコン基板１の主表面１ａには、ソース領域およびドレイン領域が形成されている。これらのソース領域およびドレイン領域と、トンネル酸化膜３と、シリコンを含む導電膜５と、ＯＮＯ膜７と、コントロールゲート８とからフラッシュメモリセルが構成されている。
【００２５】
また、本実施の形態では、ポリシリコン膜４およびシリコンを含む導電膜５にポリシリコンを用いたが、ポリシリコンにかえてアモルファスシリコンを用いても良い。ポリシリコン膜４およびシリコンを含む導電膜５を同一の材料から形成する必要はなく、適当な材料を組合せて用いても良い。この場合、デバイス構造の設計の自由度が増す。
【００２６】
この発明の実施の形態１に従った半導体装置は、主表面１ａを有し、その主表面１ａに間隔を隔てて第１および第２のトレンチとしてのトレンチ２ｍおよび２ｎが形成された半導体基板としてのシリコン基板１と、トレンチ２ｍおよび２ｎを充填する第１および第２の分離絶縁膜としての素子分離酸化膜６ｍおよび６ｎと、素子分離酸化膜６ｍと素子分離酸化膜６ｎとの間に位置する主表面１ａ上に形成され、素子分離酸化膜６ｍと素子分離酸化膜６ｎとの各々に接触するバーズビーク形状の端部としてのバーズビーク部１１を有するシリコンを含むゲート絶縁膜としてのトンネル酸化膜３と、トンネル酸化膜３上に形成され、素子分離酸化膜６ｍと素子分離酸化膜６ｎとの間の中間部において０を超え５０ｎｍ未満の厚みを有し、バーズビーク部１１上においてその厚みよりも薄いシリコン膜としてのポリシリコン膜４とを備える。
【００２７】
半導体装置は、主表面１ａを有し、その主表面１ａに間隔を隔てて第１および第２のトレンチとしてのトレンチ２ｍおよび２ｎが形成された半導体基板としてのシリコン基板１と、トレンチ２ｍおよび２ｎを充填する第１および第２の分離絶縁膜としての素子分離酸化膜６ｍおよび６ｎと、素子分離酸化膜６ｍと素子分離酸化膜６ｎとの間に位置する主表面１ａ上に形成され、シリコンを含むゲート絶縁膜としてのトンネル酸化膜３と、トンネル酸化膜３上に形成され、０を超え５０ｎｍ未満の厚みを有するシリコン膜としてのポリシリコン膜４とを備える。トンネル酸化膜３の両端は、トンネル酸化膜３に隣接する位置でポリシリコン膜４が酸化されることによって形成されたバーズビーク部１１を含む。
【００２８】
半導体装置は、ポリシリコン膜４上に接続されたシリコンを含む導電膜としてのシリコンを含む導電膜５をさらに備える。トンネル酸化膜３は第１の頂面としての頂面３ａを有し、素子分離酸化膜６ｍおよび６ｎの各々は第２の頂面としての頂面６ａを有する。主表面１ａから頂面６ａまでの距離は、主表面１ａから頂面３ａまでの距離よりも大きい。
【００２９】
このようにすることで、製造条件のばらつき等により頂面６ａが下がってもバーズビーク部１１がなくなることがない。なお、バーズビーク部１１がなくならないためには、主表面１ａから頂面６ａまでの距離は２０ｎｍ以上が望ましい。また、フローティングゲート電極が素子分離酸化膜６ｍおよび６ｎ上にのるためにはトンネル酸化膜３とポリシリコン膜４の膜厚の和以上が必要である。
【００３０】
図２から図６および図１１から図１７は、図１中に示す半導体装置の製造方法の工程を示す断面図である。図１から図６および図１１から図１７を用いて、図１中に示す半導体装置の製造方法について説明する。
【００３１】
図２を参照して、トンネル酸化膜３を形成するために、シリコン基板１上にシリコン酸化膜を膜厚１０ｎｍ程度で形成する。続いて、トンネル酸化膜３上に不純物としてリンを含むポリシリコン膜４を膜厚３０ｎｍで堆積する。このとき、まずノンドープトポリシリコン膜を堆積し、その後そのノンドープトポリシリコン膜にリンを注入しても良い。さらに、ポリシリコン膜４上にシリコン窒化膜２１を堆積する。
【００３２】
図３を参照して、間隔を隔てて開口２４が形成されたレジスト膜２３をシリコン窒化膜２１上に形成する。図４を参照して、レジスト膜２３をマスクとしてシリコン窒化膜２１をエッチングする。これにより、開口２４によってレジスト膜２３から露出するシリコン窒化膜２１が除去される。その後、レジスト膜２３を除去する。
【００３３】
図５を参照して、シリコン窒化膜２１をマスクとしてポリシリコン膜４、トンネル酸化膜３およびシリコン基板１を順次エッチングし、シリコン基板１に所定形状を有するトレンチ２ｍおよび２ｎを形成する。
【００３４】
図６を参照して、トレンチ２ｍおよび２ｎの内壁に熱酸化法による酸化工程を行なう。この酸化工程により、トレンチ２ｍおよび２ｎの側壁および底面には、内壁酸化膜２６が形成される。また、トレンチ２ｍおよび２ｎとシリコン基板１の主表面１ａとのコーナー部分ではシリコン基板１が丸まった形状に酸化され、その部分にバーズビーク部１２が形成される。さらに、ポリシリコン膜４の両端がトンネル酸化膜３と隣接する位置ではポリシリコン膜４が丸まった形状に酸化され、その部分にバーズビーク部１１が形成される。
【００３５】
本実施の形態では、ポリシリコン膜４の厚みを３０ｎｍとしたが、ポリシリコン膜４の膜厚を、０を超え５０ｎｍ未満の範囲で調節することによって、バーズビーク部１１が形成される大きさを自由に制御することができる。つまり、ポリシリコン膜４の厚みを所定の範囲内で大きくすることによってバーズビーク部１１の大きさを大きくし、ポリシリコン膜４の厚みを小さくすることによってバーズビーク部１１の大きさを小さくすることができる。
【００３６】
また、酸化工程における酸化条件とポリシリコン膜４の厚みとを適当に組合せることによって、バーズビーク部１１が形成される大きさをさらに自由に制御することができる。
【００３７】
このとき、ポリシリコン膜４の厚みを５０ｎｍ以上の値で増加させても、バーズビーク部１１の大きさをさらに大きくできないことを発明者は知見した。また、ポリシリコン膜４の厚みが５０ｎｍよりも大きい場合、紙面に垂直方向に隣接するシリコンを含む導電膜５間に短絡が生じるおそれがある。
【００３８】
図７は、隣接するフローティングゲート間で生じる短絡を説明するための断面図である。図７を参照して、ポリシリコン膜４は５０ｎｍ以上の膜厚で形成されている。ポリシリコン膜４の厚みが大きいため、ポリシリコン膜４の頂面側、つまりポリシリコン膜４とシリコンを含む導電膜５とが接触する側においても、ポリシリコン膜４の両端部が酸化されてバーズビーク部２７が形成される。
【００３９】
このような場合、ポリシリコン膜４の頂面側に形成されたバーズビーク部２７とポリシリコン膜４の底面側で形成されたバーズビーク部１１との間に位置するポリシリコン膜４ｐが、シリコンを含む導電膜５を紙面に垂直方向に分断する垂直エッチングの際エッチングされずに残る。このため、分断されたはずの隣接するポリシリコン膜４同士が短絡してしまうおそれが生じる。
【００４０】
図８は、ポリシリコン膜によって短絡が発生した半導体装置を示す平面図である。図９は、図８中のＩＸ−ＩＸ線上に沿った断面図である。図１０は、図８中のＸ−Ｘ線上に沿った断面図である。
【００４１】
図８および図９を参照して、活性領域５１が一方向に延びて形成されている。下層にそれぞれシリコンを含む導電膜５およびポリシリコン膜４が位置するコントロールゲート８ａおよび８ｂが、活性領域５１が延びる方向とほぼ直角方向に延びて形成されている。コントロールゲート８ａおよび８ｂは、分離領域５２によって分離されている。ポリシリコン膜４とシリコンを含む導電膜５とが接触する側においてバーズビーク部２７が形成されている。
【００４２】
図８および図１０を参照して、バーズビーク部２７の下方には、分離領域５２でポリシリコン膜４がエッチングされずに残存することによってポリシリコン膜４ｐが設けられている。ポリシリコン膜４ｐによってコントロールゲート８ａおよび８ｂの下層に位置するポリシリコン膜４のそれぞれは電気的に接続されている。これにより、隣接するポリシリコン膜４同士で短絡が発生している。
【００４３】
以上に説明したような理由から、所望の大きさでバーズビーク部１１を形成するためには、ポリシリコン膜４の厚みを０を超え５０ｎｍ未満の範囲で調節することが必要となる。
【００４４】
なお、フラッシュメモリにおいて、フローティングゲート電極を構成するポリシリコン膜４が５０ｎｍ以下では、フローティングゲート電極の側壁にフローティングゲート電極とコントロールゲート電極間の容量が十分形成できないため、さらにポリシリコン膜４に接続するシリコンを含む導電膜５を形成している。なお、エッチングなどのトレードオフからシリコンを含む導電膜５は５０ｎｍから２００ｎｍ程度の厚みであることが望ましい。
【００４５】
図１１を参照して、素子分離酸化膜６ｍおよび６ｎを形成するために、プラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて、トレンチ２ｍおよび２ｎを充填しシリコン窒化膜２１の頂面を覆うようにシリコン酸化膜を堆積する。
【００４６】
図１２を参照して、化学的機械研磨法（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）により、シリコン窒化膜２１の頂面が少なくとも露出するまで図１１に示す工程で堆積したシリコン酸化膜を研磨する。これにより、トレンチ２ｍおよび２ｎを充填し、シリコン窒化膜２１の頂面と同一平面上に形成された頂面６ａを有する素子分離酸化膜６ｍおよび６ｎが形成される。
【００４７】
素子分離酸化膜６ｍおよび６ｎに対してフッ酸などの酸化膜除去を追加することで、分離酸化膜の高さを所望の値に調整することが可能である。
【００４８】
図１３を参照して、シリコン酸化膜の研磨により露出したシリコン窒化膜２１を熱リン酸などにより選択的に除去する。これにより、シリコン基板１の主表面１ａ上に位置する素子分離酸化膜６ｍおよび６ｎの間には凹部９が形成される。
【００４９】
シリコン窒化膜２１の除去後に素子分離酸化膜形成のためのプラズマＣＶＤ膜の焼きしめ工程を追加しても良い。これにより、通常プラズマＣＶＤ膜を形成した直後に行なう焼きしめによって予想されるシリコン窒化膜からの水素などの不純が拡散することを防止できる。これにより、トンネル酸化膜の信頼性を向上させることができる。
【００５０】
図１４を参照して、シリコンを含む導電膜５を形成するために、凹部９を充填し素子分離酸化膜６ｍおよび６ｎの頂面６ａを覆うように、不純物としてリンを含むポリシリコン膜を堆積する。このとき、まずノンドープトポリシリコン膜を堆積し、その後そのノンドープトポリシリコン膜にリンを注入しても良い。
【００５１】
図１５を参照して、図１４に示す工程で堆積したポリシリコン膜上に、素子分離酸化膜６ｍおよび６ｎの上方に開口２９を有するレジスト膜２８を形成する。図１６を参照して、レジスト膜２８をマスクとしてポリシリコン膜をエッチングし、所定形状を有するシリコンを含む導電膜５を形成する。素子分離酸化膜６ｍおよび６ｎの頂面６ａ上には、シリコンを含む導電膜５によって側壁が規定される凹部１３ｍおよび１３ｎが形成される。その後、レジスト膜２８を除去する。
【００５２】
図１７を参照して、凹部１３ｍおよび１３ｎ、ならびにシリコンを含む導電膜５の頂面を覆うようにＯＮＯ膜７を形成する。図１を参照して、凹部１３ｍおよび１３ｎを完全に充填しＯＮＯ膜７を覆うように、不純物としてリンを含むポリシリコン膜を堆積しコントロールゲート８を形成する。以上の工程をもって、図１中に示す半導体装置が完成する。
【００５３】
なお、本実施の形態では、シリコン基板１の主表面１ａよりも高い位置に頂面６ａを有する素子分離酸化膜６ｍおよび６ｎを形成した後、シリコン基板１の主表面１ａ上にトンネル酸化膜３を形成している。このため、トンネル酸化膜３の両端部が分離領域で落ち込み形状となることがない。これにより、電界集中が生じることのない形状でトンネル酸化膜３を形成し、所望の電気的特性を有する半導体装置を実現することができる。
【００５４】
この発明の実施の形態１に従った半導体装置の製造方法は、シリコン基板１の主表面１ａにトンネル酸化膜３を形成する工程と、トンネル酸化膜３上に０を超え５０ｎｍ未満の厚みを有するポリシリコン膜４を形成する工程と、間隔を隔てた位置においてポリシリコン膜４をそれぞれ露出させるマスク膜としてのシリコン窒化膜２１を、ポリシリコン膜４上に形成する工程と、シリコン窒化膜２１をマスクとしてポリシリコン膜４、トンネル酸化膜３およびシリコン基板１を順次エッチングすることによりポリシリコン膜４の側壁を露出させるとともに、シリコン基板１にトレンチ２ｍおよび２ｎを形成する工程と、ポリシリコン膜４の側壁を酸化することによりトンネル酸化膜３に隣接する位置にバーズビーク部１１を形成する工程とを備える。
【００５５】
半導体装置の製造方法は、バーズビーク部１１を形成する工程の後に、トレンチ２ｍおよび２ｎを充填する素子分離酸化膜６ｍおよび６ｎを形成する工程と、シリコン窒化膜２１を除去する工程と、ポリシリコン膜４ならびに素子分離酸化膜６ｍおよび６ｎを覆うように、シリコンを含む導電膜５を形成する工程とをさらに備える。
【００５６】
トンネル酸化膜３上に形成するポリシリコン膜４の厚みと、トンネル酸化膜に形成されるバーズビーク部１１との関係を確認するため、以下に示す実験を行なった。図１８から図２０は、トンネル酸化膜にバーズビークを形成する工程を示す断面図である。
【００５７】
図１８を参照して、シリコン基板１上に、シリコン酸窒化膜（ＳｉＯＮ）からなるトンネル酸化膜３、図１中のポリシリコン膜４としてのアモルファスシリコン膜３６、およびシリコン窒化膜（ＳｉＮ）３７を順次形成した。この際、アモルファスシリコン膜３６を３種類の厚みで形成した。所定のパターン形状を有する図示しないレジスト膜をシリコン窒化膜３７上に形成した。そのレジスト膜をマスクとしてエッチングを行なうことによって、トンネル酸化膜３、アモルファスシリコン膜３６およびシリコン窒化膜３７を所定の形状に形成した。
【００５８】
図１９を参照して、図１８に示す工程によって得られた構造物に対して酸化工程を行った。これにより、シリコン基板１上には、ＬＯＣＯＳ分離法による分離酸化膜３８がトンネル酸化膜３に連なって形成された。分離酸化膜３８とトンネル酸化膜３が連なる部分には、くちばし状のバーズビーク部３０が形成された。図２０を参照して、シリコン窒化膜３７およびアモルファスシリコン膜３６を順次除去した。
【００５９】
図２１から図２３は、図１８から図２０に示す工程によってトンネル酸化膜に形成されたバーズビークの形状を示す図である。図２１から図２３を参照して、図２１、図２２および図２３に示すバーズビーク部３０は、それぞれ図１８中に示すアモルファスシリコン膜３６の膜厚を３０ｎｍ、５０ｎｍおよび７０ｎｍとした場合に得られたものである。なお、トンネル酸化膜３および分離酸化膜３８上には、図２０に示す工程の後に設けたアモルファスシリコン膜３１が形成されている。
【００６０】
バーズビーク部３０が有するくちばし状に形成された部分のなす角度を比較した場合、図２１中に示すバーズビーク部３０よりも図２２中に示すバーズビーク部３０の方が角度が大きくなった。また、図２２および図２３中に示すバーズビーク部３０では、くちばし状に形成された部分のなす角度に大きな変化はなかった。以上の結果より、図１８中に示すアモルファスシリコン膜３６の厚みが大きいほどバーズビーク部３０が大きく形成されるが、アモルファスシリコン膜３６の厚みが５０ｎｍ以上の場合には、バーズビーク部３０の大きさにほとんど変化が見られないことを確認できた。
【００６１】
このように構成された半導体装置およびその製造方法によれば、ポリシリコン膜４をトンネル酸化膜３上に堆積した状態でトレンチ２ｍおよび２ｎの内壁に酸化工程を行なっている。このため、ポリシリコン膜４の厚みを所定の範囲内で調整することによって、バーズビーク部１１の大きさを自由に制御することができる。これにより、トンネル酸化膜３の両端部で生じる電界集中を防止するとともに、トンネル酸化膜３が所定の膜厚で形成された部分を確実に確保し所望の電気的特性を有する半導体装置を実現することができる。
【００６２】
（実施の形態２）
この発明の実施の形態２における半導体装置は、実施の形態１における半導体装置と比較して基本的に同様の構造を備える。ただ実施の形態２における半導体装置において、図１中に示すポリシリコン膜４はリンを含む。
【００６３】
図２を参照して、実施の形態２における半導体装置では、トンネル酸化膜３上に不純物としてリンを含むポリシリコン膜４を膜厚３０ｎｍで堆積する。このとき、ポリシリコン膜４が含むリンの濃度を４×１０２０ｃｍ−３以下の範囲で調整する。ポリシリコン膜４中のリン濃度を変化させることによって、ポリシリコン膜４の酸化レートが変化することが知られている。一般的には、リン濃度が小さいほどポリシリコン膜４の酸化レートは小さくなり、リン濃度が大きいほどポリシリコン膜４の酸化レートは大きくなる。但し、このようなリン濃度とポリシリコン膜４の酸化レートとの関係には、以下に説明するようなリン濃度の上限値が存在する。
【００６４】
図２４は、シリコンに対する固体の溶解度と温度との関係を示すグラフである（出典；Ａ．Ｓ．ＧＲＯＶＥ、「Ｐｈｙｓｉｃｓ ａｎｄ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ」）。図２４を参照して、横軸に温度（単位；℃）をとり、縦軸に固体の溶解度（Ｓｏｌｉｄ ｓｏｌｕｂｉｌｉｔｙ）（単位；ｃｍ−３）をとっている。図２４中の曲線３６はある温度でシリコンにリンを注入した場合に、シリコン中に溶解することができるリンの濃度とその温度との関係を示している。
【００６５】
曲線３６から分かるように、温度を高くするに連れてシリコンに溶解できるリンの濃度も大きくなり、温度１２００（℃）付近で溶解できるリンの濃度は４×１０２０ｃｍ−３になる。しかし、それ以上温度を高くしても溶解できるリン濃度を大きくすることはできず逆にリン濃度は小さくなる。
【００６６】
以上に説明した理由から、ポリシリコン膜４に注入するリンの濃度を４×１０２０ｃｍ−３以下の範囲で調整することによって、ポリシリコン膜４の酸化レートを変化させることができる。そして、ポリシリコン膜４の酸化レートを介して、ポリシリコン膜４に形成されるバーズビーク部１１の大きさを自由に制御することができる。また、図６に示す酸化工程における酸化条件、ポリシリコン膜４の厚み、およびポリシリコン膜４に注入するリンの濃度を適当に組合せることによって、バーズビーク部１１が形成される大きさをさらに自由に制御することができる。
【００６７】
このように構成された半導体装置によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、実施の形態２では、ポリシリコン膜４に注入するリンの濃度というパラメータによってもバーズビーク部１１の大きさを制御することができる。このため、さらに大きな自由度をもって所定形状を有するバーズビーク部１１を形成することができる。なお、ポリシリコン膜に導電性を必要とする場合は、１０２０ｃｍ−３オーダーのリン濃度にすることが好ましい。
【００６８】
なお、本実施の形態では、ポリシリコン膜４に不純物としてリンを注入したが、半導体装置の構造に応じてヒ素（Ａｓ）またはホウ素（Ｂ）などの不純物を注入してもよい。この場合であっても、不純物の濃度が小さいほどポリシリコン膜４の酸化レートは小さくなり、不純物の濃度が大きいほどポリシリコン膜４の酸化レートは大きくなる。したがって、ポリシリコン膜４に注入する不純物の濃度を調節することによって、バーズビーク部１１の大きさを自由に制御することができる。また、ポリシリコン膜４をノンドープトポリシリコンから形成すれば、バーズビーク部１１の形成をより積極的に抑制することができる。
【００６９】
図２５および図２６は、トンネル酸化膜上のポリシリコン膜に注入される不純物濃度が調整された場合のバーズビークの形状を示す断面図である。図２５および図２６を参照して、実施の形態１および２に記載の半導体装置の製造方法に従って、シリコン基板１上のトンネル酸化膜３にバーズビーク部３０を形成し、バーズビーク部３０の形状を電子顕微鏡で観察した。但し、図１中に示すポリシリコン膜４には、アモルファスシリコン膜３１を用いた。図２５および図２６に示すアモルファスシリコン膜３１の膜厚は同一であるが、図２５に示すアモルファスシリコン膜３１は１×１０２０ｃｍ−３の濃度でリンが注入されたドープトアモルファスシリコンから形成されており、図２６に示すアモルファスシリコン膜３１はノンドープトアモルファスシリコンから形成されている。
【００７０】
図２５および図２６中のバーズビーク部３０を比較した場合、図２５に示すバーズビーク部３０の方が図２６に示すバーズビーク部３０より大きく形成された。したがって、ノンドープトアモルファスシリコンから形成されたアモルファスシリコン膜３１を使用することによってバーズビーク部３０の形成を抑制できることを確認できた。
【００７１】
なお、ノンドープトアモルファスシリコンから形成されたアモルファスシリコン膜３１を用いることによって、アモルファスシリコン膜３１がフローティングゲートとしての役割を十分に果たせるかという疑問が生じるが、以下の理由から問題はないものと判断される。
【００７２】
つまり、バーズビーク部３０が形成された後、アモルファスシリコン膜３１の上からは図１中に示すシリコンを含む導電膜５に相当する不純物を含むシリコン膜が堆積される。アモルファスシリコン膜３１は、５０ｎｍ未満の厚みで薄く形成されており、製造工程の途中で高温雰囲気下に置かれることを考慮すると、そのシリコン膜に含まれる不純物がアモルファスシリコン膜３１中へと移動するものと考えられる。また、ノンドープトシリコン膜をアモルファスシリコン膜３１上に堆積した後に不純物を注入する工程を採用する場合には、その不純物を注入する工程の際に、アモルファスシリコン膜３１にも不純物が注入されるものと考えられる。
【００７３】
（実施の形態３）
図２７は、この発明の実施の形態３における半導体装置を示す断面図である。図２７を参照して、実施の形態３における半導体装置は、実施の形態１における半導体装置と比較して、図１中に示すポリシリコン膜４を備えない。
【００７４】
図２８は、図２７中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態３における半導体装置の製造方法は、実施の形態１における半導体装置の製造方法の図１３に示す工程と図１４に示す工程との間に、図２８に示す工程を行なう。以下において、重複する製造工程の説明は省略する。
【００７５】
図２８を参照して、シリコン窒化膜２１を除去することによって露出したポリシリコン膜４を選択的に除去する。
【００７６】
この発明の実施の形態３に従った半導体装置の製造方法は、シリコン窒化膜２１を除去する工程の後に、ポリシリコン膜４を除去する工程をさらに備える。
【００７７】
このように構成された半導体装置の製造方法によれば、実施の形態１に記載の効果と同様の効果を奏することができる。加えて、所望の形状を有するバーズビーク部１１を形成する役割を果たした後にポリシリコン膜４が除去されているため、ポリシリコン膜４とシリコンを含む導電膜５との間に生じるコンタクト抵抗および界面準位による影響を排除することができる。
【００７８】
（実施の形態４）
この発明の実施の形態４における半導体装置は、実施の形態１における半導体装置と比較して基本的に同様の構造を備える。図２９は、この発明の実施の形態４における半導体装置を示す断面図である。図２９を参照して、実施の形態４における半導体装置は、図１に示す半導体装置にサイドウォール４１をさらに備える。
【００７９】
シリコン基板１の内部に、１方向に延びるトレンチ４２ｍおよび４２ｎが所定の間隔を隔てて形成されている。トレンチ４２ｍおよび４２ｎの各々は、互いに平行に延びている。シリコンを含む導電膜５、ポリシリコン膜４、トンネル酸化膜３およびシリコン基板１に側壁が規定され、シリコン基板１に底面４３ｂが規定される凹部４３ｍおよび４３ｎの各々が、トレンチ４２ｍおよび４２ｎに接続されて形成されている。
【００８０】
凹部４３ｍおよび４３ｎの底面４３ｂ上には、凹部４３ｍおよび４３ｎの側壁に接触するように、ＴＥＯＳ（Ｔｅｔｒａ Ｅｔｈｙｌ Ｏｒｔｈｏ Ｓｉｌｉｃａｔｅ）などを原料としたシリコン酸化膜からなるサイドウォール４１が形成されている。サイドウォール４１は、底面４３ｂに近づくにつれて凹部４３ｍおよび４３ｎの側壁からの距離が大きくなる表面を有する。その表面は、凹部４３ｍおよび４３ｎの上方から弧状に延びてトレンチ４２ｍおよび４２ｎの側壁へと連なって形成されている。
【００８１】
凹部４３ｍおよび４３ｎならびにトレンチ４２ｍおよび４２ｎの内部を完全に充填するように、シリコン酸化膜からなる素子分離酸化膜６ｍおよび６ｎが形成されている。
【００８２】
この発明の実施の形態４に従った半導体装置は、第１および第２のトレンチとしてのトレンチ４２ｍおよび４２ｎの側面を規定するシリコン基板１の部分に連なる表面を有し、ポリシリコン膜４およびトンネル酸化膜３の側壁に接触するように形成されたサイドウォール４１をさらに備える。
【００８３】
図３０から図３６は、図２９中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態４における半導体装置の製造方法は、実施の形態１における半導体装置の製造方法の図２から図４に示す工程の後、図３０から図３６に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１４から図１７および図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００８４】
図３０を参照して、シリコン窒化膜２１をマスクとしてポリシリコン膜４、トンネル酸化膜３およびシリコン基板１を順次エッチングする。これにより、シリコン基板１に底面４３ｂが規定される凹部４３ｍおよび４３ｎが形成される。
【００８５】
図３１を参照して、凹部４３ｍおよび４３ｎを充填しシリコン窒化膜２１を覆うように、ＴＥＯＳなどを原料としたシリコン酸化膜を堆積する。このシリコン酸化膜に異方性エッチングを行ない、所定の形状を有するサイドウォール４１を形成する。サイドウォール４１は、凹部４３ｍおよび４３ｎの底面４３ｂの一部分を覆いその他の部分を露出させるように形成される。
【００８６】
図３２を参照して、サイドウォール４１をマスクとしてシリコン基板１をエッチングし、シリコン基板１にトレンチ４２ｍおよび４２ｎを形成する。
【００８７】
図３３を参照して、トレンチ４２ｍおよび４２ｎの内壁に熱酸化法による酸化工程を行なう。この酸化工程により、トレンチ４２ｍおよび４２ｎの側壁および底面には、内壁酸化膜４５が形成される。また、サイドウォール４１越しにトンネル酸化膜３の両端部に隣接するシリコン基板１およびポリシリコン膜４に対しても酸化が行なわれる。これにより、トンネル酸化膜３の両端には所定形状を有するバーズビーク部１１および１２が形成される。
【００８８】
上述の酸化工程においては、トンネル酸化膜３の側壁からサイドウォール４１の弧状に延びる表面までの距離、言い換えればサイドウォール４１が形成される幅を調節することによって、トンネル酸化膜３に形成されるバーズビーク部１１および１２の大きさを自由に制御することができる。つまり、サイドウォール４１が形成される幅を大きくすることによってシリコン基板１およびポリシリコン膜４が酸化される程度が小さくなり、バーズビーク部１１および１２の大きさを小さくすることができる。反対に、サイドウォール４１が形成される幅を小さくすることによってシリコン基板１およびポリシリコン膜４が酸化される程度が大きくなり、バーズビーク部１１および１２の大きさを大きくすることができる。また、上述の酸化工程における酸化条件、ポリシリコン膜４の厚み、およびサイドウォール４１が形成される幅を適当に組合せることによって、バーズビーク部１１および１２が形成される大きさをさらに自由に制御することができる。
【００８９】
図３４を参照して、素子分離酸化膜６ｍおよび６ｎを形成するため、プラズマＣＶＤ（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法を用いて、トレンチ２ｍおよび２ｎならびに凹部４３ｍおよび４３ｎを充填しシリコン窒化膜２１の頂面を覆うようにシリコン酸化膜を堆積する。
【００９０】
図３５を参照して、化学的機械研磨法により、シリコン窒化膜２１の頂面が少なくとも露出するまで図３４に示す工程で堆積したシリコン酸化膜を研磨する。これにより、トレンチ２ｍおよび２ｎならびに凹部４３ｍおよび４３ｎを充填し、シリコン窒化膜２１の頂面と同一平面上に形成された頂面６ａを有する素子分離酸化膜６ｍおよび６ｎが形成される。
【００９１】
図３６を参照して、シリコン酸化膜の研磨により露出したシリコン窒化膜２１を熱リン酸などにより選択的に除去する。これにより、シリコン基板１の主表面１ａ上に位置するサイドウォール４１の間には凹部９が形成される。
【００９２】
この発明の実施の形態４に従った半導体装置の製造方法では、トレンチ４２ｍおよび４２ｎを形成する工程は、シリコン窒化膜２１をマスクとして、ポリシリコン膜４、トンネル酸化膜３およびシリコン基板１を順次エッチングして、シリコン基板１により底面４３ｂが規定される凹部４３ｍおよび４３ｎを形成する工程と、ポリシリコン膜４およびトンネル酸化膜３の側壁と接触し、かつ凹部４３ｍおよび４３ｎの底面４３ｂの一部分を覆い凹部４３ｍおよび４３ｎの底面４３ｂの他の部分を露出させる側壁絶縁膜としてのサイドウォール４１を形成する工程と、サイドウォール４１をマスクとして、サイドウォール４１から露出したシリコン基板１の部分をエッチングすることによりトレンチ４２ｍおよび４２ｎを形成する工程とを含む。
【００９３】
このように構成された半導体装置およびその製造方法によれば、実施の形態１に記載の効果を奏することができる。加えて、酸化工程においてトンネル酸化膜３の側壁がサイドウォール４１に覆われているため、トンネル酸化膜３が酸化雰囲気に晒されることを防止できる。これにより、トンネル酸化膜３が直接的に酸化されずにすむため、トンネル酸化膜３を所望の特性に保った状態で保護することができる。また、サイドウォール４１を形成する幅を調節することによって、バーズビーク部１１および１２の形成される大きさを制御することができる。このため、さらに大きな自由度をもって所定形状を有するバーズビーク部１１および１２を形成することができる。
【００９４】
また、サイドウォール４１を形成することによって、素子分離酸化膜６ｍおよび６ｎの間に位置する活性領域のシリコン基板１には、肩部分（凹部４３ｍの底面４３ｂ部分）が形成される。したがって、活性領域においてシリコン基板１の主表面１ａに達するコンタクトホールを形成する工程の際に、マスクのミスアライメントが発生した場合にも、コンタクトホールがトレンチ４２ｍおよび４２ｎの底面に突き抜けることを抑制できる。これにより、コンタクトホールに充填される導電膜とシリコン基板１との短絡を防止することができる。
【００９５】
（実施の形態５）
図３７は、この発明の実施の形態５における半導体装置を示す断面図である。図３７を参照して、実施の形態５における半導体装置は、実施の形態４における半導体装置と比較して、図２９中に示すポリシリコン膜４を備えない。
【００９６】
図３８は、図３７中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態５における半導体装置の製造方法は、実施の形態４における半導体装置の製造方法の図３６に示す工程の後に図３８に示す工程が続く。さらにこの後に、実施の形態１における半導体装置の製造方法の図１４から図１７および図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【００９７】
図３８を参照して、シリコン窒化膜２１を除去することによって露出したポリシリコン膜４を選択的に除去する。
【００９８】
このように構成された半導体装置の製造方法によれば、実施の形態１、３および４に記載の効果と同様の効果を奏することができる。
【００９９】
（実施の形態６）
図３９は、この発明の実施の形態６における半導体装置を示す断面図である。図３９を参照して、実施の形態６における半導体装置は、実施の形態４における半導体装置と比較して、図２９中に示すサイドウォール４１を備えない。
【０１００】
図４０は、図３９中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態６における半導体装置の製造方法は、実施の形態４における半導体装置の製造方法の図３２に示す工程と図３３に示す工程との間に、図４０に示す工程を行なう。以下において、重複する製造工程の説明は省略する。
【０１０１】
図４０を参照して、ＴＥＯＳなどを原料としたシリコン酸化膜からなるサイドウォール４１を選択的に除去する。
【０１０２】
この発明の実施の形態６に従った半導体装置の製造方法は、バーズビーク部１１および１２を形成する工程の前に、サイドウォール４１を除去する工程をさらに備える。
【０１０３】
このように構成された半導体装置によれば、実施の形態１に記載の効果を奏することができる。加えて、バーズビーク部１１および１２を形成するために所定の酸化工程を行なう前にサイドウォール４１を除去しているため、サイドウォール４１とトンネル酸化膜３の側壁とが接触した構造とならない。このため、サイドウォール４１を形成するＴＥＯＳに含まれるカーボンがトンネル酸化膜３を形成するシリコン酸化膜へ移動し、トンネル酸化膜３の特性に影響を与えることを防止できる。
【０１０４】
（実施の形態７）
図４１は、この発明の実施の形態７における半導体装置を示す断面図である。図４１を参照して、実施の形態７における半導体装置は、実施の形態４における半導体装置と比較して、図２９中に示すサイドウォール４１およびポリシリコン膜４を備えない。
【０１０５】
図４２は、図４１中に示す半導体装置の製造方法の工程を示す断面図である。実施の形態７における半導体装置の製造方法は、実施の形態４における半導体装置の製造方法の図３２に示す工程と図３３に示す工程との間に、実施の形態６で説明した図４０に示す工程を行なう。さらに、実施の形態４における半導体装置の製造方法の図３６に示す工程の後に図４２に示す工程を行なう。この後に、実施の形態１における半導体装置の製造方法の図１４から図１７および図１に示す工程が続く。以下において、重複する製造工程の説明は省略する。
【０１０６】
図４２を参照して、シリコン窒化膜２１を除去することによって露出したポリシリコン膜４を選択的に除去する。
【０１０７】
このように構成された半導体装置の製造方法によれば、実施の形態１、３および６に記載に効果と同様の効果を奏することができる。
【０１０８】
（実施の形態８）
この発明の実施の形態８における半導体装置の製造方法は、実施の形態１における半導体装置の製造方法と全く同様の構成を備える。ただ、実施の形態８では、実施の形態１では説明を省略していたシリコン基板１にウェル領域を形成する工程について特に説明を行なう。
【０１０９】
図２を参照して、シリコン基板１上にトンネル酸化膜３を形成する前に、まずシリコン基板１上に写真製版のアライメント用マークを形成し、シリコン基板１の表面を保護するため酸化膜を形成する。このアライメント用マークを基準に所定箇所に開口を有するレジスト膜を形成する。レジスト膜をマスクとしてシリコン基板１に向けてリンなどの不純物を注入しウェル領域を形成する。その後、実施の形態１に記載の図２に示す工程へと続く。
【０１１０】
この発明の実施の形態８に従った半導体装置の製造方法は、トンネル酸化膜３を形成する工程の前に、シリコン基板１に不純物を注入しウェル領域を形成する工程をさらに備える。
【０１１１】
このように構成された半導体装置の製造方法によれば、トンネル酸化膜３を形成する工程の前にウェル領域を形成するための不純物の注入を行なっている。このような工程の順序を採用することによってトンネル酸化膜３越しに不純物が注入されることがない。このため、トンネル酸化膜３に不純物が注入されることによるトンネル酸化膜３の劣化を防止することができる。
【０１１２】
（実施の形態９）
この発明の実施の形態９における半導体装置の製造方法は、実施の形態８における半導体装置の製造方法と比較して、シリコン基板１にウェル領域を形成する工程を行なうタイミングが異なる。
【０１１３】
図１３を参照して、シリコン窒化膜２１を除去した後に、トレンチ２ｍおよび２ｎを基準として所定位置に開口を有するレジスト膜を形成する。レジスト膜をマスクとして、ポリシリコン膜４およびトンネル酸化膜３越しにシリコン基板１に向けてリンなどの不純物を注入しウェル領域を形成する。その後、実施の形態１における図１４に示す工程へと続く。
【０１１４】
この発明の実施の形態９に従った半導体装置の製造方法は、シリコン窒化膜２１を除去する工程の後に、シリコン基板１に不純物を注入しウェル領域を形成する工程をさらに備える。
【０１１５】
このように構成された半導体装置の製造方法によれば、トレンチ２ｍおよび２ｎを基準にして所定位置にウェル領域を形成している。このため、実施の形態８で説明したアライメント用マークを形成する工程およびシリコン基板１の表面を保護するため酸化膜を形成する工程を行なう必要がない。これにより、半導体装置の製造工程を削減することができる。
【０１１６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１１７】
【発明の効果】
以上説明したように、この発明に従えば、ゲート絶縁膜に所望の大きさでバーズビークが形成され、ゲート絶縁膜の電気的特性に優れた半導体装置を提供することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態１における半導体装置を示す断面図である。
【図２】図１中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３】図１中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図４】図１中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図５】図１中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図６】図１中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図７】隣接するフローティングゲート間で生じる短絡を説明するための断面図である。
【図８】ポリシリコン膜によって短絡が発生した半導体装置を示す平面図である。
【図９】図８中のＩＸ−ＩＸ線上に沿った断面図である。
【図１０】図８中のＸ−Ｘ線上に沿った断面図である。
【図１１】図１中に示す半導体装置の製造方法の第６工程を示す断面図である。
【図１２】図１中に示す半導体装置の製造方法の第７工程を示す断面図である。
【図１３】図１中に示す半導体装置の製造方法の第８工程を示す断面図である。
【図１４】図１中に示す半導体装置の製造方法の第９工程を示す断面図である。
【図１５】図１中に示す半導体装置の製造方法の第１０工程を示す断面図である。
【図１６】図１中に示す半導体装置の製造方法の第１１工程を示す断面図である。
【図１７】図１中に示す半導体装置の製造方法の第１２工程を示す断面図である。
【図１８】トンネル酸化膜にバーズビークを形成する第１工程を示す断面図である。
【図１９】トンネル酸化膜にバーズビークを形成する第２工程を示す断面図である。
【図２０】トンネル酸化膜にバーズビークを形成する第３工程を示す断面図である。
【図２１】図１８から図２０に示す工程によってトンネル酸化膜に形成されたバーズビークの形状を示す図である。
【図２２】図１８から図２０に示す工程によってトンネル酸化膜に形成されたバーズビークの形状を示す別の図である。
【図２３】図１８から図２０に示す工程によってトンネル酸化膜に形成されたバーズビークの形状を示すさらに別の図である。
【図２４】シリコンに対する固体の溶解度と温度との関係を示すグラフである。
【図２５】トンネル酸化膜上のポリシリコン膜に注入される不純物濃度が調整された場合のバーズビークの形状を示す断面図である。
【図２６】トンネル酸化膜上のポリシリコン膜に注入される不純物濃度が調整された場合のバーズビークの形状を示す別の断面図である。
【図２７】この発明の実施の形態３における半導体装置を示す断面図である。
【図２８】図２７中に示す半導体装置の製造方法の工程を示す断面図である。
【図２９】この発明の実施の形態４における半導体装置を示す断面図である。
【図３０】図２９中に示す半導体装置の製造方法の第１工程を示す断面図である。
【図３１】図２９中に示す半導体装置の製造方法の第２工程を示す断面図である。
【図３２】図２９中に示す半導体装置の製造方法の第３工程を示す断面図である。
【図３３】図２９中に示す半導体装置の製造方法の第４工程を示す断面図である。
【図３４】図２９中に示す半導体装置の製造方法の第５工程を示す断面図である。
【図３５】図２９中に示す半導体装置の製造方法の第６工程を示す断面図である。
【図３６】図２９中に示す半導体装置の製造方法の第７工程を示す断面図である。
【図３７】この発明の実施の形態５における半導体装置を示す断面図である。
【図３８】図３７中に示す半導体装置の製造方法の工程を示す断面図である。
【図３９】この発明の実施の形態６における半導体装置を示す断面図である。
【図４０】図３９中に示す半導体装置の製造方法の工程を示す断面図である。
【図４１】この発明の実施の形態７における半導体装置を示す断面図である。
【図４２】図４１中に示す半導体装置の製造方法の工程を示す断面図である。
【符号の説明】
１ シリコン基板、１ａ 主表面、２ｍ，２ｎ，４２ｍ，４２ｎ トレンチ、３ トンネル酸化膜、３ａ，６ａ 頂面、４，４ｐ ポリシリコン膜、５ フローティングゲート、６ｍ，６ｎ 素子分離酸化膜、１１，１２，２７，３０ バーズビーク部、２１ シリコン窒化膜、３１ アモルファスシリコン膜、４１ サイドウォール、４３ｍ，４３ｎ 凹部、４３ｂ、底面。

Claims (5)

  1. 主表面を有し、その主表面に間隔を隔てて第１および第２のトレンチが形成された半導体基板と、
    前記第１および第２のトレンチを充填する第１および第２の分離絶縁膜と、
    前記第１の分離絶縁膜と前記第２の分離絶縁膜との間に位置する前記主表面上に形成され、前記第１の分離絶縁膜と前記第２の分離絶縁膜との各々に接触するバーズビーク形状の端部を有するシリコンを含むゲート絶縁膜と、
    前記ゲート絶縁膜上に形成され、前記第１の分離絶縁膜と前記第２の分離絶縁膜との間の中間部において０を超え５０ｎｍ未満の厚みを有し、前記端部上において前記厚みよりも薄いシリコン膜とを備える、半導体装置。
  2. 前記シリコン膜上に接続されたシリコンを含む導電膜をさらに備える、請求項１に記載の半導体装置。
  3. 前記ゲート絶縁膜は第１の頂面を有し、前記第１および第２の分離絶縁膜の各々は第２の頂面を有し、前記主表面から前記第２の頂面までの距離は、前記主表面から前記第１の頂面までの距離よりも大きい、請求項１または２に記載の半導体装置。
  4. 前記シリコン膜はリンを含む、請求項１から３のいずれか１項に記載の半導体装置。
  5. 前記第１および第２のトレンチの側面を規定する前記半導体基板の部分に連なる表面を有し、前記シリコン膜および前記ゲート絶縁膜の側壁に接触するように形成された側壁絶縁膜をさらに備える、請求項１から４のいずれか１項に記載の半導体装置。
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