KR100335999B1 - 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 - Google Patents

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법 Download PDF

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Abstract

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법이 개시되어 있다. 반도체 기판 상에 산화막, 제1 실리콘층 및 질화막을 차례로 형성한다. 하나의 마스크를 사용하여 질화막, 제1 실리콘층 및 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성한다. 상기 마스크를 이용하여 제1 실리콘층 패턴에 인접한 기판의 상부를 식각하여 트렌치를 형성한다. 제1 실리콘층 패턴 및 기판을 선택적으로 식각하여 산화막 패턴을 돌출시킨 후, 트렌치의 내면을 산화시켜 트렌치 열산화막을 형성한다. 트렌치를 매립하는 필드 산화막을 형성한다. 제1 실리콘층 패턴의 측벽이 포지티브 기울기를 갖는 것을 개선하여 후속하는 게이트 식각시 실리콘층의 잔류물에 의해 소자의 전기적 불량이 발생하는 것을 방지할 수 있다.

Description

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법{Method for Self-Aligned Shallow Trench Isolation and Method of manufacturing Non-Volatile Memory Device comprising the same}
본 발명은 소자분리 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 게이트와 액티브 영역을 동시에 형성하기 위한 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법에 관한 것이다.
고집적 메모리 장치의 제조에 있어서, 셀의 집적도는 메모리 셀의 레이아웃 및 임계 치수의 축소에 따른 상기 레이아웃의 비례축소능력(scalability)에 의해 주로 결정된다. 임계 치수가 서브-마이크론 영역 이하로 축소됨에 따라, 레이아웃의 비례축소능력(scalability)은 제조 공정의 해상도(resolution) 및 설계용 마스크에 의한 얼라인먼트 공차에 의해 제한되어진다. 마스크의 얼라인먼트는 공정시웨이퍼의 상부에 마스크를 위치시키는 기계적 기술 및 마스크의 상부에 패턴을 일관되게 인쇄하는 기술에 의해 제한된다. 얼라인먼트 공차가 축적되면 어레이의 레이아웃시 미스얼라인먼트 에러가 유발되기 때문에, 칩 설계에서 얼라인먼트 공차를 제어하기 위해서는 얼라인먼트 임계 마스크를 보다 적게 사용하는 것이 바람직하다. 따라서, 소위 "자기정렬(self-aligned)" 공정 단계가 개발되어왔다.
대부분의 고집적 메모리 설계는 어레이 내의 열 방향의 셀들 사이에 소자분리 구조를 요구하므로, 메모리 어레이의 집적도를 증가시키기 위해서는 소자분리 구조의 치수를 최소화는 것이 바람직하다. 그러나, 소자분리 구조의 크기는 소자분리 구조를 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 제한된다.
통상적으로, 소자분리 구조는 실리콘 부분 산화법(LOCal Oxidation of Silicon; LOCOS)과 같은 열적 필드 산화 공정을 사용하여 형성된다. LOCOS 소자분리에 의하면, 먼저 실리콘 기판 상에 산화막 및 질화막을 차례로 형성한 후, 질화막을 패터닝한다. 다음에, 패터닝한 질화막을 산화 방지 마스크로 사용하여 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성한다. LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird's beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 액티브 영역의 폭이 감소되어 소자의 전기적 특성이 열화된다.
이에 따라, 초고집적 반도체 장치에서는 셸로우 트렌치 소자분리(STI) 구조가 각광받고 있다. STI 공정에 의하면, 실리콘 기판을 식각하여 트렌치를 형성한 후, 트렌치를 채우도록 산화막을 증착한다. 다음에, 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 트렌치의 내부에 필드 산화막을 형성한다.
상술한 LOCOS 방법이나 STI 방법은 공통적으로 소자분리 영역을 정의하기 위한 마스크 단계와 이 영역에 필드 산화막을 형성하는 단계를 포함한다. 소자분리 구조를 형성한 후에는, 메모리 셀들을 형성하기 위한 마스크 단계들이 수행된다. 따라서, 소자분리 구조의 형성에 수반되는 얼라인먼트 공차와 메모리 셀의 레이아웃에 수반되는 얼라인먼트 공차가 결합하여 소자의 동작에 치명적인 영향을 미치는 미스얼라인먼트를 유발하게 된다.
이러한 얼라인먼트 문제를 해결하기 위한 한 방법으로서, 불휘발성 메모리 장치에 있어서 LOCOS 소자분리 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 제시되어 있다. 또한, STI 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 미합중국 특허 제6,013,551호(issued to Jong Chen) 등에 개시되어 있다. 이 방법들에 의하면, 전하의 저장에 사용되는 플로팅 게이트와 액티브 영역이 하나의 마스크를 사용하여 동시에 정의되므로 액티브 영역과 플로팅 게이트 간에 자기정렬을 제공한다.
불휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입·출력이 가능한플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 층간유전막을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 구조를 갖는다. 이러한 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집어넣거나 빼냄으로써 이루어진다. 이때, 층간유전막은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
도 1a 내지 도 1e는 종래의 자기정렬된 셸로우 트렌치 소자분리를 갖는 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 1a를 참조하면, 실리콘 기판(10) 상에 산화막(11)을 형성한 후, 상기 산화막(11) 상에 제1 폴리실리콘층(13) 및 질화막(15)을 차례로 증착한다. 상기 산화막(11)은 플래쉬 메모리 셀의 터널 산화막, 즉 게이트 산화막으로 제공되고, 상기 제1 폴리실리콘층(13)은 플로팅 게이트로 제공된다. 상기 질화막(15)은 후속하는 화학 기계적 연마 공정시 연마 종료층으로 제공된다.
도 1b를 참조하면, 하나의 마스크를 사용하는 사진식각 공정을 통해 질화막(15), 제1 폴리실리콘층(13) 및 산화막(11)을 식각하여 산화막 패턴(12), 제1 폴리실리콘층 패턴(14) 및 질화막 패턴(16)을 형성한다. 계속해서, 상기 마스크를 사용하여 제1 폴리실리콘층 패턴(14)에 인접한 기판(10)의 상부를 식각하여 트렌치(18)를 형성한다. 즉, 하나의 마스크를 이용한 트렌치 공정에 의해 액티브영역과 플로팅 게이트를 동시에 정의한다.
도 1c를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하고 누설 전류의 발생을 억제하기 위하여 트렌치(18)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(18)의 바닥면과 측벽을 포함하는 내면 상에 트렌치 열산화막(20)이 형성된다.
상기 산화 공정시 제1 폴리실리콘층 패턴(14)의 하부에서 산화막 패턴(12)의 측면으로 산화제(oxidant)가 침투하여 도 2에 도시한 바와 같이 버즈비크(a)가 형성된다. 또한, 산화시에는 산화막의 부피 팽창이 계속적으로 일어나는데, 실리콘 기판(10)과 제1 폴리실리콘층 패턴(14)의 표면에서만 산화가 진행되므로 제1 폴리실리콘층 패턴(14)과 산화막 패턴(12) 간의 계면 엣지 및 실리콘 기판(10)과 산화막 패턴(12) 간의 계면 엣지에서는 산화에 의한 부피 팽창이 한정된다. 따라서, 이들 계면 엣지에서 부피 팽창으로 인한 스트레스가 집중되어 산화제의 확산이 느려짐으로써 산화가 억제된다(도 2의 b 참조). 그 결과, 제1 폴리실리콘층 패턴(14)의 바닥 엣지부분이 외부로 굴곡되면서 제1 폴리실리콘층 패턴(14)의 측벽(도 2의 c)이 포지티브 기울기(positive slope)를 갖게 된다. 여기서, 측벽이 포지티브 기울기를 갖는다는 것은 에천트에 대하여 측벽이 침식되는 기울기를 갖는다는 것을 의미한다. 즉, 도시한 바와 같이, 질화막 패턴(16)의 바로 아래는 질화막 패턴(16)의 존재에 의해, 산화제의 침투가 억제되어 제1 폴리실리콘층 패턴(14)의 측벽 상부는 약간의 네거티브 기울기를 갖게 되지만, 측벽 하부는 바닥 에지부분이 외부로 굴곡되어 메사 구조물의 측벽과 같이 기판 상부 방향에서 도입되는 에천트에 대하여 침식되거나 하부 막질의 저지막으로서 작용하게 되는 포지티브 기울기를 갖게 된다.
도 1d를 참조하면, 트렌치(18)를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 산화막을 형성한 후, 질화막 패턴(16)의 상부 표면이 노출될 때까지 CVD-산화막을 화학 기계적 연마(CMP)에 의해 제거한다. 그 결과, 트렌치(18)의 내부에 필드 산화막(22)이 형성된다.
이어서, 인산 스트립 공정으로 질화막 패턴(16)을 제거한 후, 제1 폴리실리콘층 패턴(14) 및 필드 산화막(22)의 상부에 플로팅 게이트로 사용될 제2 폴리실리콘층을 증착한다. 제2 폴리실리콘층은 제1 폴리실리콘층 패턴(14)과 전기적으로 접촉하며, 후속 공정에서 형성될 층간유전막의 면적을 증가시키는 역할을 한다.
이어서, 사진식각 공정에 의해 필드 산화막(22) 상의 제2 폴리실리콘층을 부분적으로 제거하여 제2 폴리실리콘층 패턴(24)을 형성한 후, 결과물의 전면에 ONO(산화막/질화막/산화막) 층간유전막(26) 및 컨트롤 게이트(28)를 차례로 형성한다. 컨트롤 게이트(28)는 통상 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조로 형성한다.
도 1e를 참조하면, 사진식각 공정에 의해 컨트롤 게이트(28)를 패터닝한 후, 계속해서 노출된 층간유전막(26), 제2 폴리실리콘층 패턴(24) 및 제1 폴리실리콘층 패턴(14)을 건식 식각한다. 그 결과, 메모리 셀 영역에는 제1 폴리실리콘층 패턴(14)과 제2 폴리실리콘층 패턴(24)으로 이루어진 플로팅 게이트(25) 및 컨트롤 게이트(28)를 구비한 스택형 게이트 구조가 형성된다.
이때, 도 1d의 A와 같이 제1 폴리실리콘층 패턴(14)의 측벽 하부가 포지티브 기울기를 갖고 있으므로 건식 식각 공정의 이방성 식각 특성(즉, 수직 방향으로만 식각이 진행되는 특성)에 의해 제1 폴리실리콘층 패턴(14)의 필드 산화막(22)으로 마스킹되어진 부위가 식각되지 않고 남아있게 된다. 따라서, 필드 산화막(22)과 액티브 영역 간의 표면 경계를 따라 라인 형태의 폴리실리콘 잔류물(residue)(14a)이 형성된다. 이 폴리실리콘 잔류물(14a)은 인접한 플로팅 게이트 간에 브리지(bridge)를 형성하여 소자의 전기적 불량(fail)을 유발하게 된다.
따라서, 본 발명의 제1의 목적은 소자의 전기적 불량을 방지할 수 있는 자기정렬된 셸로우 트렌치 소자분리 방법을 제공하는데 있다.
본 발명의 제2의 목적은 플로팅 게이트 측벽의 포지티브 기울기를 개선할 수 있는 불휘발성 메모리 장치의 제조방법을 제공하는데 있다.
도 1a 내지 도 1e는 종래의 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 플래쉬 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 2는 도 1c의 점선 부분의 확대 단면도이다.
도 3a 내지 도 3i는 본 발명의 제1 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 4a 내지 도 4e는 본 발명의 제2 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 5a 내지 도 5g는 본 발명의 제3 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300 : 반도체 기판 102, 202, 302 : 산화막 패턴
104, 204, 304 : 제1 실리콘층 패턴
106, 206, 306 : 질화막 패턴
108, 208, 308 : 트렌치 110, 210, 310 : 트렌치 열산화막
112 : CVD-산화막 124, 214, 314 : 필드 산화막
126, 216, 316 : 제2 실리콘층 패턴
125, 215, 315 : 플로팅 게이트
128, 218, 318 : 층간유전막 130, 230, 330 : 컨트롤 게이트
332 : Ge-도프드 실리콘층 패턴 335 : 실리콘 적층물
상기한 본 발명의 제1의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 제1 실리콘층을 형성하는 단계; 상기 제1 실리콘층 상에 질화막을 형성하는 단계; 하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계; 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하여 상기 산화막 패턴을 상기 제1 실리콘층 패턴과 상기 기판에 비해 돌출시키는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 및 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법을 제공한다.
또한, 상기한 본 발명의 제1의 목적은 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 제1 실리콘층을 형성하는 단계; 상기 제1 실리콘층 상에 질화막을 형성하는 단계; 하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계; 상기 산화막 패턴을 선택적으로 식각하여 상기 제1 실리콘층 패턴 및 상기 기판을 상기 산화막 패턴에 비해 돌출시키는 단계; 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하여 상기 제1 실리콘층 패턴의 바닥 엣지 및 상기 기판의 상부 엣지를 라운딩시키는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 및 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법에 의해 달성될 수도 있다.
또한, 상기한 본 발명의 제1의 목적은 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 Ge-도프드 실리콘층을 형성하는 단계; 상기 Ge-도프드 실리콘층 상에 제1 실리콘층을 형성하는 단계; 상기 제1 실리콘층 상에 질화막을 형성하는 단계; 하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층, 상기Ge-도프드 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴, Ge-도프드 실리콘층 패턴 및 질화막 패턴을 형성함과 동시에, 상기 Ge-도프드 실리콘층 패턴에 언더컷을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 및 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법에 의해 달성될 수도 있다.
상기한 본 발명의 제2의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 산화막용 산화막을 형성하는 단계; 상기 산화막 상에 플로팅 게이트용 제1 실리콘층을 형성하는 단계; 상기 제1 실리콘층 상에 질화막을 형성하는 단계; 하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 실리콘층 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계; 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하여 상기 산화막 패턴을 상기 제1 실리콘층 패턴 및 상기 기판에 비해 돌출시키는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 및 상기 제1 실리콘층 패턴 상에 층간유전막 및 컨트롤 게이트를 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법을 제공한다.
또한, 상기한 본 발명의 제2의 목적은 반도체 기판 상에 게이트 산화막용 산화막을 형성하는 단계; 상기 산화막 상에 플로팅 게이트용 제1 실리콘층을 형성하는 단계; 상기 제1 실리콘층 상에 질화막을 형성하는 단계; 하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 실리콘층 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계; 상기 산화막 패턴을 선택적으로 식각하여 상기 제1 실리콘층 패턴 및 상기 기판을 상기 산화막 패턴에 비해 돌출시키는 단계; 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하여 상기 제1 실리콘층 패턴의 바닥 엣지 및 상기 기판의 상부 엣지를 라운딩시키는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 및 상기 제1 실리콘층 패턴 상에 층간유전막 상에 컨트롤 게이트를 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법에 의해 달성될 수도 있다.
또한, 상기한 본 발명의 제2의 목적은 반도체 기판 상에 게이트 산화막용 산화막을 형성하는 단계; 상기 산화막 상에 플로팅 게이트용 Ge-도프드 실리콘층을 형성하는 단계; 상기 Ge-도프드 실리콘층 상에 플로팅 게이트용 제1 실리콘층을 형성하는 단계; 상기 제1 실리콘층 상에 질화막을 형성하는 단계; 하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층, Ge-도프드 실리콘층 및 상기 산화막을식각하여 산화막 패턴, 제1 실리콘층 패턴, Ge-도프드 실리콘층 패턴 및 질화막 패턴을 형성함과 동시에, 상기 Ge-도프드 실리콘층 패턴에 언더컷을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 실리콘층 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 및 상기 제1 실리콘층 패턴 상에 층간유전막 및 컨트롤 게이트를 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법에 의해 달성될 수도 있다.
본 발명의 제1 실시예에 의하면, 트렌치에 자기정렬되는 제1 실리콘층 패턴 및 기판을 선택적으로 식각하여 산화막 패턴을 돌출시킨 후, 트렌치의 내면 산화를 진행한다. 따라서, 제1 실리콘층 패턴과 산화막 패턴 간의 계면 엣지에서 돌출되어 있는 상기 산화막 패턴의 표면을 따라 수평 방향으로 산화에 의한 부피 팽창이 진행되므로, 제1 실리콘층 패턴의 측벽의 포지티브 기울기를 개선할 수 있다.
또한, 본 발명의 바람직한 제2 실시예에 의하면, 산화막 패턴을 선택적 식각하여 트렌치에 자기정렬되는 제1 실리콘층 패턴 및 기판을 돌출시킨 후, 상기 제1 실리콘층 패턴 및 기판을 선택적으로 식각한다. 그러면, 상기 산화막 패턴보다 돌출되어 있는 제1 실리콘층 패턴의 바닥 엣지 및 기판의 상부 엣지가 라운딩된다. 이 상태에서 트렌치의 내면 산화를 진행하면, 상기 제1 실리콘층 패턴의 측벽이 네거티브 기울기를 갖게 된다. 따라서, 후속의 게이트 식각시 상기 제1 실리콘층 패턴의 노출되어진 부위가 완전히 제거되므로 필드 산화막과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다.
또한, 본 발명의 바람직한 제3 실시예에 의하면, 통상의 실리콘층에 비해 높은 건식 식각율 및 습식 식각율을 갖는 Ge-도프드 실리콘층을 산화막과 제1 실리콘층 사이에 삽입함으로써, 제1 실리콘층 패턴과 Ge-도프드 실리콘층 패턴으로 이루어진 실리콘 적층물의 측벽이 네거티브 기울기를 갖도록 한다. 또한, 별도의 식각 공정 없이 산화막 패턴을 돌출시킬 수 있으므로, 트렌치의 내면 산화를 진행한 후에도 상기 실리콘 적층물의 측벽이 네거티브 기울기를 갖게 된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 3a 내지 도 3i는 본 발명의 제1 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 3a를 참조하면, 실리콘과 같은 반도체 기판(100) 상에 산화막 또는 옥시나이트라이드막(oxynitride)을 약 100Å 이하의 두께로 얇게 성장시켜 셀 트랜지스터의 게이트 산화막(또는 터널 산화막)으로 사용될 산화막(101)을 형성한다. 이어서, 상기 산화막(101) 상에 플로팅 게이트로 사용될 제1 실리콘층(103)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 300∼1000Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 제1 실리콘층(103)을 고농도의 N형 불순물로 도핑시킨다. 바람직하게는, 제1 실리콘층(103)은 폴리실리콘 또는 비정질실리콘으로 형성한다.
상기 제1 실리콘층(103) 상에 저압 화학 기상 증착 방법으로 질화막(105)을 약 1500∼2000Å의 두께로 증착한다. 질화막(105)은 후속하는 화학 기계적 연마(CMP) 공정시 연마 종료층(stopping layer)으로 작용한다.
도 3b를 참조하면, 플로팅 게이트를 정의하기 위한 마스크를 이용한 사진식각 공정에 의해 상기 질화막(105), 제1 실리콘층(103) 및 산화막(101)을 건식 식각하여 산화막 패턴(102), 제1 실리콘층 패턴(104) 및 질화막 패턴(106)을 형성한다. 계속해서, 상기 마스크를 이용하여 제1 실리콘층 패턴(104)에 인접한 기판(100)의 상부를 약 2000∼5000Å 정도의 깊이로 식각하여 트렌치(108)를 형성한다. 결과적으로, 상기 제1 실리콘층 패턴(104)들은 트렌치(108)에 의해 분리된다. 상기 트렌치(108)의 형성 공정에 의하면, 하나의 마스크를 사용하여 액티브 영역과 플로팅 게이트를 동시에 정의하므로 액티브 영역과 플로팅 게이트 간에 자기정렬이 얻어진다.
도 3c를 참조하면, 산화막에 대해 높은 선택비를 갖는 케미칼을 이용하여 상기 제1 실리콘층 패턴(104)과 기판(100)을 선택적으로 등방성 식각함으로써 산화막 패턴(102)을 제1 실리콘층 패턴(104)과 기판(100)에 비해 돌출시킨다. 상기 제1 실리콘층 패턴(104) 및 기판(100)을 선택적으로 식각하는 양은 후속 공정에서 형성될 트렌치 열산화막 두께의 50% 이상인 것이 바람직하다. 본 실시예에서는 상기 제1 실리콘층 패턴(104) 및 기판(100)의 선택적 식각량을 30Å 이상으로 하였다.
상기 제1 실리콘층 패턴(104) 및 기판(100)의 선택적 식각은 바람직하게는 습식 식각법으로 수행한다. 물론, 등방성 식각 특성을 갖는 건식 식각법을 사용할 수도 있으며, 습식 식각과 건식 식각을 혼용하여 등방성 식각 공정을 진행할 수도 있다.
도 3d를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하고 누설 전류의 발생을 방지하기 위하여 상기 트렌치(108)의 내면을 산화성 분위기에서 처리한다. 그러면, 상기 트렌치(108)의 내면, 즉, 바닥면과 측벽 상에 약 20∼500Å의 두께로 트렌치 열산화막(110)이 형성된다. 바람직하게는, 트렌치 열산화막(110)은 산화막 형성시의 스트레스를 최소화하기 위하여 700℃ 이상의 온도에서 습식 산화법으로 형성한다.
산화막의 형성반응은 하기의 식과 같다.
상기 식으로부터 알 수 있듯이, 실리콘(Si) 소오스를 갖는 층으로 산화제가 확산되어 산화가 진행되므로 제1 실리콘층 패턴(104)의 표면, 실리콘 기판(100)의 표면, 제1 실리콘층 패턴(104)과 산화막 패턴(102) 간의 계면, 및 산화막 패턴(102)과 실리콘 기판(100) 간의 계면에서 산화 반응이 일어난다.
제1 실리콘층 패턴과 산화막 패턴이 동일한 경계면을 갖고 있는 상술한 종래 방법에 의하면, 제1 실리콘층 패턴과 산화막 패턴 간의 계면 엣지에서는 실리콘 소오스를 갖는 제1 실리콘층 패턴의 측벽을 따라 수직 방향으로 산화에 의한 부피 팽창이 진행되여야 하므로 제1 실리콘층 패턴의 바닥 엣지가 외부로 굴곡되어(즉, 리프팅되어) 그 측벽 하부가 포지티브 기울기를 갖게 된다(도 2 참조). 이에 반하여, 본 발명에서는 상기 산화막 패턴(102)이 상기 제1 실리콘층 패턴(104) 및 기판(100)에 비해 돌출되어 있으므로, 제1 실리콘층 패턴(104)과 산화막 패턴(102) 간의 계면 엣지에서는 돌출되어 있는 산화막 패턴(102)의 수평 표면을 따라 산화에 의한 부피 팽창이 진행된다. 따라서, 제1 실리콘층 패턴(104)의 바닥 엣지가 외부로 굴곡되어 그 측벽이 포지티브 기울기를 갖는 것을 방지할 수 있다.
도 3e를 참조하면, 트렌치(108)를 채우도록 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막과 같은 갭 필링 특성이 우수한 산화막(112)을 화학 기상 증착 방법에 의해 약 5000Å의 두께로 증착한다. 바람직하게는, SiH4, O2및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 HDP 산화막을 형성한다.
도 3f를 참조하면, 질화막 패턴(106)의 상부 표면까지 상기 CVD-산화막(112)을 에치백 또는 화학 기계적 연마(CMP) 방법으로 제거하여 상기 트렌치(108)의 내부에 필드 산화막(124)을 형성한다.
도 3g를 참조하면, 인산 스트립 공정으로 상기 질화막 패턴(106)을 제거하여 제1 실리콘층 패턴(104)을 노출시킨다. 이어서, 불산을 함유한 에천트로 기판을 미리 약 30초 정도 세정하는 공정(pre-cleaning)을 실시한다. 상기 질화막 패턴(106)의 스트립 공정 및 프리-세정 공정으로 인해 필드 산화막(124)이 약 250Å 이상 소모된다.
도 3h를 참조하면, 상기 제1 실리콘층 패턴(104) 및 필드 산화막(124) 상에 폴리실리콘이나 비정질실리콘과 같은 제2 실리콘층을 저압 화학 기상 증착 방법에 의해 약 3000Å 이상의 두께로 증착하여 제1 실리콘층 패턴(104)에 전기적으로 접촉되도록 형성한다. 이어서, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 제2 실리콘층을 고농도의 N형 불순물로 도핑시킨다. 상기 제2 실리콘층은 후속 공정에서 형성될 층간유전막의 면적을 증가시키기 위해 형성하는 것으로, 가능한 한 두껍게 형성하는 것이 바람직하다.
이어서, 통상적인 사진식각 공정으로 필드 산화막(124) 상의 제2 실리콘층을 부분적으로 제거하여 제2 실리콘층 패턴(126)을 형성한다. 그러면, 이웃하는 셀의 플로팅 게이트들이 서로 분리된다.
이어서, 결과물의 전면에 ONO 층간유전막(128)을 형성한다. 예를 들어, 상기 제2 실리콘층 패턴(126)을 산화시켜 약 100Å 두께의 제1 산화막을 성장시킨 후 그 위에 약 130Å 두께의 질화막을 증착하고, 이 질화막을 산화시켜 약 40Å 두께의 제2 산화막을 성장시킴으로써 등가 산화막 두께가 약 100∼200Å인 층간유전막(128)을 형성한다.
이어서, 상기 층간유전막(128) 상에 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 컨트롤 게이트(130)를 형성한다. 바람직하게는, 상기컨트롤 게이트(130)의 폴리실리콘층은 약 1000Å의 두께로 형성하고, 금속 실리사이드층은 약 1000∼1500Å의 두께로 형성한다.
도 3i를 참조하면, 사진식각 공정으로 컨트롤 게이트(130)를 패터닝한 후, 노출된 층간유전막(128), 제2 실리콘층 패턴(126) 및 제1 실리콘층 패턴(104)을 차례로 건식식각한다. 그 결과, 메모리 셀 영역에는 제1 실리콘층 패턴(104)과 제2 실리콘층(126)으로 이루어진 플로팅 게이트(125) 및 컨트롤 게이트(130)를 구비한 스택형 게이트가 형성된다.
상술한 건식식각 공정시 제1 실리콘층 패턴(104)의 측벽이 포지티브 기울기를 갖고 있지 않으므로, 제1 실리콘층 패턴(104)의 노출되어진 부위가 완전히 제거되어 필드 산화막(124)과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다.
상술한 바와 같이 본 발명의 제1 실시예에 의하면, 트렌치(108)에 자기정렬되는 제1 실리콘층 패턴(104)과 기판(100)을 선택적으로 식각하여 산화막 패턴(102)을 돌출시킨 후, 트렌치(108)의 내면 산화를 진행한다. 따라서, 제1 실리콘층 패턴(104)과 산화막 패턴(102) 간의 계면 엣지에서 돌출되어 있는 상기 산화막 패턴(102)의 표면을 따라 수평 방향으로 산화에 의한 부피 팽창이 진행되므로, 제1 실리콘층 패턴(104)의 측벽의 포지티브 기울기를 개선할 수 있다.
도 4a 내지 도 4e는 본 발명의 제2 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 4a를 참조하면, 상술한 본 발명의 제1 실시예와 동일한 방법으로 반도체 기판(200) 상에 셀 트랜지스터의 게이트 산화막으로 사용될 산화막, 플로팅 게이트로 사용될 제1 실리콘층 및 연마 종료층으로 사용될 질화막을 차례로 증착한다.
이어서, 플로팅 게이트를 정의하기 위한 마스크를 이용한 사진식각 공정으로 상기 질화막, 제1 실리콘층 및 산화막을 건식 식각하여 산화막 패턴(202), 제1 실리콘층 패턴(204) 및 질화막 패턴(206)을 형성한다. 계속해서, 상기 마스크를 이용하여 상기 제1 실리콘층 패턴(204)에 인접한 기판(200)의 상부를 약 2000∼5000Å 정도의 깊이로 식각하여 트렌치(208)를 형성한다. 결과적으로, 제1 실리콘층 패턴(204)들은 트렌치(208)에 의해 정의된 액티브 영역에 자기정렬되어 형성된다.
이어서, 실리콘에 대해 높은 선택비를 갖는 케미칼을 이용하여 산화막 패턴(202)을 예컨대 습식 식각법으로 등방성 식각함으로써, 상기 제1 실리콘층 패턴(204) 및 기판(200)을 산화막 패턴(202)에 비해 돌출시킨다. 바람직하게는, 산화막 패턴(202)을 선택적으로 식각하는 양은 100Å 이상이다.
도 4b를 참조하면, 산화막에 대해 높은 선택비를 갖는 케미칼을 이용하여 상기 제1 실리콘층 패턴(204)과 기판(200)을 선택적으로 등방성 식각한다. 이때, 제1 실리콘층 패턴(204)과 기판(200)이 산화막 패턴(202)에 비해 돌출되어 있으므로, 노출된 제1 실리콘층 패턴(204)의 바닥 엣지 및 기판(200)의 상부 엣지에서 3차원적으로 식각이 진행된다. 그 결과, 제1 실리콘층 패턴(204)의 바닥 엣지가 라운딩되면서 그 측벽이 네거티브 기울기를 갖게 된다(B 참조). 여기서, 임의의 패턴의 상부면이 하부면보다 길 때 그 측벽이 네거티브 기울기를 갖는다고 정의한다.
상기 제1 실리콘층 패턴(204) 및 기판(100)을 선택적으로 식각하는 양은 후속 공정에서 형성될 트렌치 열산화막 두께의 40% 이상 또는 산화막 패턴(202)의 식각량보다 적은 것이 바람직하다. 본 실시예에서는 상기 산화막 패턴(202)의 식각량이 100Å 이상이고, 상기 제1 실리콘층 패턴(204) 및 기판(200)의 식각량이 100Å 미만이다.
상기 제1 실리콘층 패턴(204) 및 기판(200)의 선택적 식각은 바람직하게는 습식 식각법으로 수행한다. 물론, 등방성 식각 특성을 갖는 건식 식각법을 사용할 수도 있으며, 습식 식각과 건식 식각을 혼용하여 등방성 식각 공정을 진행할 수도 있다.
도 4c를 참조하면, 산화 공정에 의해 트렌치(208)의 내면 상에 약 20∼500Å의 두께로 트렌치 열산화막(210)을 형성한다. 바람직하게는, 트렌치 열산화막(210)은 산화막 형성시의 스트레스를 최소화하기 위하여 700℃ 이상의 온도에서 습식 산화법으로 형성한다.
본 실시예에서는 트렌치 열산화막(210)의 형성 전에 제1 실리콘층 패턴(204)의 측벽이 네거티브 기울기를 갖고 있었으므로, 산화 공정시 제1 실리콘층 패턴(204)과 산화막 패턴(202) 간의 계면 엣지에 부피 팽창으로 인한 스트레스가 집중되어 제1 실리콘층 패턴(204)의 바닥 엣지 부위가 약간의 포지티브 기울기를 갖더라도 최종적으로는 제1 실리콘층 패턴(204)의 측벽이 네거티브 기울기를 갖게 된다. 예를 들어, 제1 실리콘층 패턴(204)의 측벽이 약 45°의 네거티브 기울기를 갖도록 제1 실리콘층 패턴(204)을 선택적 식각한 후 측벽 산화 공정을 진행하면,제1 실리콘층 패턴(204)의 바닥 엣지 부위가 약 20°의 포지티브 기울기를 갖게 되더라도 최종적으로 얻어지는 제1 실리콘층 패턴(204)의 측벽은 약 20°∼ 25°의 네거티브 기울기를 갖게 된다.
도 4d를 참조하면, 트렌치(208)를 채우도록 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막과 같은 갭 필링 특성이 우수한 산화막을 화학 기상 증착 방법에 의해 약 5000Å의 두께로 증착한다. 이어서, 질화막 패턴(206)의 상부 표면까지 상기 CVD-산화막을 에치백 또는 화학 기계적 연마(CMP) 방법으로 제거하여 트렌치(208)의 내부에 필드 산화막(214)을 형성한다.
이어서, 인산 스트립 공정으로 질화막 패턴(206)을 제거하여 제1 실리콘층 패턴(204)을 노출시킨 후, 불산을 함유한 에천트로 기판에 대해 프리-세정을 실시한다.
도 4e를 참조하면, 제1 실리콘층 패턴(204) 및 필드 산화막(214) 상에 플로팅 게이트로 사용될 제2 실리콘층을 저압 화학 기상 증착 방법에 의해 약 3000Å 이상의 두께로 형성하고, 통상의 도핑 방법에 의해 제2 실리콘층을 고농도의 N형 불순물로 도핑시킨다. 이어서, 사진식각 공정으로 필드 산화막(214) 상의 제2 실리콘층을 부분적으로 제거하여 제2 실리콘층 패턴(216)을 형성한다.
이어서, 결과물의 전면에 ONO 층간유전막(218)을 형성한 후, 그 상부에 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 컨트롤 게이트(230)를 형성한다. 바람직하게는, 컨트롤 게이트(230)의 폴리실리콘층은 약 1000Å의 두께로 형성하고, 금속 실리사이드층은 약 1000∼1500Å의 두께로 형성한다.
이어서, 사진식각 공정으로 컨트롤 게이트(230)를 패터닝한 후, 노출된 층간유전막(218), 제2 실리콘층 패턴(216) 및 제1 실리콘층 패턴(204)을 차례로 건식 식각한다. 그 결과, 메모리 셀 영역에는 제1 실리콘층 패턴(204)과 제2 실리콘층 패턴(216)으로 이루어진 플로팅 게이트(215) 및 컨트롤 게이트(230)를 구비한 스택형 게이트가 형성된다.
상술한 건식식각 공정시 제1 실리콘층 패턴(204)의 측벽이 네거티브 기울기를 갖고 있으므로, 상기 제1 실리콘층 패턴(204)의 노출되어진 부위가 완전히 제거되어 필드 산화막(214)과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다.
상술한 바와 같이 본 발명의 제2 실시예에 의하면, 산화막 패턴(202)을 선택적 식각하여 제1 실리콘층 패턴(204)과 기판(200)을 돌출시킨 후, 제1 실리콘층 패턴(204)과 기판(200)을 선택적으로 식각한다. 그러면, 산화막 패턴(202)보다 돌출되어 있는 제1 실리콘층 패턴(204)의 바닥 엣지 및 기판(200)의 상부 엣지가 라운딩되므로, 이 상태에서 트렌치의 내면 산화를 진행하면 상기 제1 실리콘층 패턴(204)의 측벽이 네거티브 기울기를 갖게 된다.
도 5a 내지 도 5g는 본 발명의 제3 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 5a를 참조하면, 실리콘과 같은 반도체 기판(300) 상에 산화막 또는 옥시나이트라이드막(oxynitride)을 약 100Å 이하의 두께로 얇게 성장시켜 셀 트랜지스터의 게이트 산화막으로 사용될 산화막(301)을 형성한다. 이어서, 상기 산화막(301) 상에 SiH4가스와 GeH4가스를 반응 가스로 이용하여 게르마늄(Ge)-도프드 실리콘층(331)을 인-시튜 도핑에 의해 Ge의 도핑 농도가 0.1∼0.3 at%이 되도록 증착한다. 상기 Ge-도프드 실리콘층(331)은 그 위에 형성되어질 제1 실리콘층의 두께보다 1/2 이하의 두께, 예컨대 약 150∼500Å의 두께로 증착한다. 바람직하게는, 상기 Ge-도프드 실리콘층(331)은 증착 초기에는 Ge의 도핑 농도를 높게 하고 증착이 진행될수록 Ge의 도핑 농도가 점차적으로 낮아지도록 증착한다. 이때, 증착 초기의 Ge 도핑 농도가 0.1∼0.3 at%의 값을 갖도록 하며, 증착 완료후 Ge-도프드 실리콘층(331)의 표면에서는 Ge의 도핑 농도가 거의 0 at%이 되도록 한다. 이와 같이 박막 내의 도핑 농도를 다르게 증착하는 이유에 대해서는 나중에 상세히 설명하기로 한다.
이어서, Ge-도프드 실리콘층(331) 상에 제1 실리콘층(303)을 저압 화학 기상 증착(LPCVD) 방법에 의000해 약 300∼1000Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 제1 실리콘층(303)을 고농도의 N형 불순물로 도핑시킨다. 상기 Ge-도프드 실리콘층(331) 및 상기 제1 실리콘층(303)은 모두 플로팅 게이트로 사용되어진다.
이어서, 상기 제1 실리콘층(303) 상에 저압 화학 기상 증착 방법으로질화막(305)을 약 1500∼2000Å의 두께로 증착한다.
도 5b를 참조하면, 플로팅 게이트를 정의하기 위한 마스크를 이용한 사진식각 공정에 의해 상기 질화막(305), 제1 실리콘층(303) 및 Ge-도프드 실리콘층(331)을 건식 식각하여 Ge-도프드 실리콘층 패턴(332), 제1 실리콘층 패턴(304) 및 질화막 패턴(306)을 형성한다. 이때, 상기 Ge-도프드 실리콘층(331)은 다음의 [표 1]에 나타난 바와 같이 제1 실리콘층(303)에 비해 건식 식각율(etch rate)이 크기 때문에, Ge-도프드 실리콘층(331)에 언더컷(C)이 형성되어 제1 실리콘층 패턴(304)이 Ge-도프드 실리콘층 패턴(332)에 비해 돌출된다.
[표 1]
실리콘층 Ge-도프드 실리콘층
통상의 실리콘(Si)식각 레시피 적용시 23∼35 Å/sec ∼65Å/sec
도 5c를 참조하면, 상기 마스크를 이용하여 산화막(301)을 건식 식각하여 산화막 패턴(302)을 형성한 후, 계속해서 노출되어진 기판(300)의 상부를 약 2000∼5000Å 정도의 깊이로 식각하여 트렌치(308)를 형성한다. 결과적으로, 상기 제1 실리콘층 패턴(304) 및 Ge-도프드 실리콘층 패턴(332)은 트렌치(308)에 의해 분리된다. 상기 트렌치(308)의 형성 공정에 의하면, 하나의 마스크를 사용하여 액티브 영역과 플로팅 게이트를 동시에 정의하므로 액티브 영역과 플로팅 게이트 간에 자기정렬이 얻어진다.
도 5d를 참조하면, 상술한 바와 같이 트렌치(308)를 형성한 후, 트렌치 식각공정에 의해 발생한 실리콘 손상을 큐어링하기 위한 통상의 세정 공정을 진행한다. 상기 세정 공정은 SC1(standard clean 1)을 사용하여 수행된다. 참고로, SC1은 NH4OH, H2O2및 H2O의 혼합물이다. 상기 세정 공정에 의해 실리콘층들 및 실리콘 기판이 어느정도 소모되는데, 도 5d의 D와 같이 Ge-도프드 실리콘층 패턴(332)의 언더컷이 더욱 커지게 된다. 이것은 다음의 [표 2]에 나타난 바와 같이 Ge-도프드 실리콘층 패턴(332)이 제1 실리콘층 패턴(304)에 비해 높은 습식 식각율을 갖기 때문이다.
[표 2]
실리콘층 Ge-도프드 실리콘층
세정조건: SC1 10분 ∼30 Å 90∼95Å
상기 [표 1] 및 [표 2]로부터 알 수 있듯이, 실리콘층에 Ge이 도핑되면 통상의 실리콘층에 비해 건식 식각율 및 습식 식각율이 커지게 되며, Ge의 도핑 농도가 증가할수록 식각율이 더욱 커지게 된다. 따라서, Ge-도프드 실리콘층의 증착시 Ge의 도핑 농도를 점차 감소시키면서 증착을 진행하면 Ge-도프드 실리콘층 패턴(332)의 상부면보다 하부면이 더 많이 언더컷팅되므로, 제1 실리콘층 패턴(304)과 Ge-도프드 실리콘층 패턴(332)으로 이루어진 실리콘 적층물(silicon stack)(335)의 측벽이 네거티브 기울기를 갖게 된다.
도 5e를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하고 누설 전류의 발생을 방지하기 위하여 상기 트렌치(308)의 내면을 산화성 분위기에서 처리한다. 그러면, 상기 트렌치(308)의 내면, 즉, 바닥면과 측벽 상에 약 20∼500Å의 두께로 트렌치 열산화막(310)이 형성된다. 바람직하게는, 트렌치 열산화막(310)은 산화막 형성시의 스트레스를 최소화하기 위하여 700℃ 이상의 온도에서 습식 산화법으로 형성한다.
본 실시예에서는 산화막 패턴(302)이 Ge-도프드 실리콘층 패턴(332)에 비해 돌출되면서 제1 실리콘층 패턴(304)과 Ge-도프드 실리콘층 패턴(332)으로 이루어진 실리콘 적층물(335)의 측벽이 네거티브 기울기를 갖고 있는 상태에서 트렌치의 내면 산화를 진행한다. 따라서, Ge-도프드 실리콘층 패턴(332)과 산화막 패턴(302) 간의 계면 엣지에서는 돌출되어 있는 산화막 패턴(302)의 수평 표면을 따라 산화에 의한 부피 팽창이 진행되므로, 상기 실리콘 적층물(335)의 측벽의 네거티브 기울기가 그대로 유지된다.
도 5f를 참조하면, 트렌치(308)를 채우도록 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막과 같은 갭 필링 특성이 우수한 산화막을 화학 기상 증착 방법에 의해 약 5000Å의 두께로 증착한다. 이어서, 질화막 패턴(306)의 상부 표면까지 상기 CVD-산화막을 에치백 또는 화학 기계적 연마(CMP) 방법으로 제거하여 트렌치(308)의 내부에 필드 산화막(314)을 형성한다.
이어서, 인산 스트립 공정으로 질화막 패턴(306)을 제거하여 제1 실리콘층 패턴(304)을 노출시킨 후, 불산을 함유한 에천트로 기판에 대해 프리-세정을 실시한다.
도 5g를 참조하면, 제1 실리콘층 패턴(304) 및 필드 산화막(314) 상에 플로팅 게이트로 사용될 제2 실리콘층을 저압 화학 기상 증착 방법에 의해 약 3000Å 이상의 두께로 형성하고, 통상의 도핑 방법에 의해 제2 실리콘층을 고농도의 N형 불순물로 도핑시킨다. 이어서, 사진식각 공정으로 필드 산화막(314) 상의 제2 실리콘층을 부분적으로 제거하여 제2 실리콘층 패턴(316)을 형성한다.
이어서, 결과물의 전면에 ONO 층간유전막(318)을 형성한 후, 그 상부에 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 컨트롤 게이트(330)를 형성한다. 바람직하게는, 상기 컨트롤 게이트(330)의 폴리실리콘층은 약 1000Å의 두께로 형성하고, 금속 실리사이드층은 약 1000∼1500Å의 두께로 형성한다.
이어서, 도시하지는 않았으나, 사진식각 공정으로 컨트롤 게이트(330)를 패터닝한 후, 노출된 층간유전막(318), 제2 실리콘층 패턴(316), 제1 실리콘층 패턴(304) 및 Ge-도프드 실리콘층 패턴(332)을 차례로 건식 식각한다. 그 결과, 메모리 셀 영역에는 Ge-도프드 실리콘층 패턴(332), 제1 실리콘층 패턴(304) 및 제2 실리콘층 패턴(316)으로 이루어진 플로팅 게이트(325)와 컨트롤 게이트(330)를 구비한 스택형 게이트가 형성된다.
상술한 건식식각 공정시 제1 실리콘층 패턴(304)과 Ge-도프드 실리콘층 패턴(332)으로 이루어진 실리콘 적층물(335)의 측벽이 네거티브 기울기를 갖고 있으므로, 상기 실리콘 적층물(335)의 노출되어진 부위가 완전히 제거되어 필드 산화막(314)과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다.
상술한 바와 같이 본 발명의 제3 실시예에 의하면, 통상의 실리콘층에 비해 높은 건식 식각율 및 습식 식각율을 갖는 Ge-도프드 실리콘층(331)을 산화막(301)과 제1 실리콘층(303) 사이에 삽입함으로써, 제1 실리콘층 패턴(304)과 Ge-도프드 실리콘층 패턴(332)으로 이루어진 실리콘 적층물(335)의 측벽이 네거티브 기울기를 갖도록 한다. 또한, 별도의 식각 공정 없이 산화막 패턴을 돌출시킬 수 있으므로, 트렌치의 내면 산화를 진행한 후에도 상기 실리콘 적층물(335)의 측벽이 네거티브 기울기를 갖게 된다.
상술한 바와 같이 본 발명의 바람직한 제1 실시예에 의하면, 트렌치에 자기정렬되는 제1 실리콘층 패턴과 기판을 선택적으로 식각하여 산화막 패턴을 돌출시킨 후, 트렌치의 내면 산화를 진행한다. 따라서, 제1 실리콘층 패턴과 산화막 패턴 간의 계면 엣지에서 돌출되어 있는 상기 산화막 패턴의 표면을 따라 수평 방향으로 산화에 의한 부피 팽창이 진행되므로, 제1 실리콘층 패턴의 측벽의 포지티브 기울기를 개선할 수 있다.
본 발명의 바람직한 제2 실시예에 의하면, 산화막 패턴을 선택적 식각하여 트렌치에 자기정렬되는 제1 실리콘층 패턴과 기판을 돌출시킨 후, 제1 실리콘층 패턴과 기판을 선택적으로 식각한다. 그러면, 상기 산화막 패턴보다 돌출되어 있는 제1 실리콘층 패턴의 바닥 엣지 및 기판의 상부 엣지가 라운딩된다. 이 상태에서 트렌치의 내면 산화를 진행하면, 상기 제1 실리콘층 패턴의 측벽이 네거티브 기울기를 갖게 된다.
본 발명의 바람직한 제3 실시예에 의하면, 통상의 실리콘층에 비해 높은 건식 식각율 및 습식 식각율을 갖는 Ge-도프드 실리콘층을 산화막과 제1 실리콘층 사이에 삽입함으로써, 제1 실리콘층 패턴과 Ge-도프드 실리콘층 패턴으로 이루어진 실리콘 적층물의 측벽이 네거티브 기울기를 갖도록 한다. 또한, 별도의 식각 공정 없이 산화막 패턴을 돌출시킬 수 있으므로, 트렌치의 내면 산화를 진행한 후에도 상기 실리콘 적층물의 측벽이 네거티브 기울기를 갖게 된다.
따라서, 상술한 본 발명의 실시예들에 의하면, 후속의 게이트 형성을 위한 건식 식각 공정시 상기 실리콘층 패턴 또는 실리콘 구조물의 노출되어진 부위가 완전히 제거되므로 필드 산화막과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다. 그러므로, 실리콘 잔류물에 의해 이웃하는 게이트들이 쇼트되어 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (36)

  1. 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막 상에 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 상에 질화막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계;
    상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하여 상기 산화막 패턴을 상기 제1 실리콘층 패턴과 상기 기판에 비해 돌출시키는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 및
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 양은 상기 트렌치의 내면이 산화되는 양의 50% 이상인 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  3. 제2항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 양은 30Å 이상인 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  4. 제1항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 단계는 등방성 식각법으로 수행하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  5. 제1항에 있어서, 상기 트렌치의 내면 산화는 700℃ 이상의 온도에서 습식 산화법으로 수행하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  6. 제1항에 있어서, 상기 필드 산화막은 상기 트렌치를 매립하면서 상기 질화막 패턴을 덮은 CVD-산화막을 형성하고, 상기 CVD-산화막을 상기 질화막 패턴의 표면이 노출될 때까지 에치백 또는 화학 기계적 연마로 평탄화시켜 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  7. 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막 상에 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 상에 질화막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계;
    상기 산화막 패턴을 선택적으로 식각하여 상기 제1 실리콘층 패턴 및 상기 기판을 상기 산화막 패턴에 비해 돌출시키는 단계;
    상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하여 상기 제1 실리콘층 패턴의 바닥 엣지 및 상기 기판의 상부 엣지를 라운딩시키는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 및
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  8. 제7항에 있어서, 상기 산화막 패턴을 선택적으로 식각하는 양은 100Å 이상인 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  9. 제7항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 양은 상기 산화막 패턴을 선택적으로 식각하는 양보다 적게 하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  10. 제7항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 양은 상기 트렌치의 내면이 산화되는 양의 40% 이상인 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  11. 제7항에 있어서, 상기 산화막 패턴을 선택적으로 식각하는 단계는 등방성 식각법으로 수행하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  12. 제7항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 단계는 등방성 식각법으로 수행하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  13. 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막 상에 Ge-도프드 실리콘층을 형성하는 단계;
    상기 Ge-도프드 실리콘층 상에 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 상에 질화막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층, 상기 Ge-도프드 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴, Ge-도프드 실리콘층 패턴 및 질화막 패턴을 형성함과 동시에, 상기 Ge-도프드 실리콘층 패턴에 언더컷을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계; 및
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  14. 제13항에 있어서, 상기 Ge-도프드 실리콘층은 상기 실리콘층의 두께보다 1/2 이하의 두께로 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  15. 제13항에 있어서, 상기 Ge-도프드 실리콘층 내의 Ge 도핑 농도는 0.1∼0.3 at%인 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  16. 제13항에 있어서, 상기 Ge-도프드 실리콘층은 증착이 진행될수록 Ge의 도핑 농도가 낮아지도록 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  17. 제16항에 있어서, 상기 Ge-도프드 실리콘층은 증착 초기의 Ge 도핑 농도가 0.1∼0.3 at%의 값을 갖도록 하고 증착 후 표면에서의 Ge 도핑 농도가 약 0 at%가 되도록 형성하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  18. 반도체 기판 상에 게이트 산화막용 산화막을 형성하는 단계;
    상기 산화막 상에 플로팅 게이트용 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 상에 질화막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 실리콘층 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계;
    상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하여 상기 산화막 패턴을 상기 제1 실리콘층 패턴 및 상기 기판에 비해 돌출시키는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계;
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 및
    상기 제1 실리콘층 패턴 상에 층간유전막 및 컨트롤 게이트를 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  19. 제18항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 양은 상기 트렌치의 내면이 산화되는 양의 50% 이상인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  20. 제19항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 양은 30Å 이상인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  21. 제18항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 단계는 등방성 식각법으로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  22. 제18항에 있어서, 상기 트렌치의 내면 산화는 700℃ 이상의 온도에서 습식 산화법으로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  23. 제18항에 있어서, 상기 필드 산화막은 상기 트렌치를 매립하면서 상기 질화막 패턴을 덮은 CVD-산화막을 형성하고, 상기 CVD-산화막을 상기 질화막 패턴의 표면이 노출될 때까지 에치백 또는 화학 기계적 연마로 평탄화시켜 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  24. 제18항에 있어서, 상기 층간유전막을 형성하는 단계 전에, 상기 제1 실리콘층 패턴 및 상기 필드 산화막 상에 플로팅 게이트용 제2 실리콘층을 형성하는 단계, 및 상기 필드 산화막 상의 상기 제2 실리콘층을 부분적으로 제거하여 제2 실리콘층 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  25. 반도체 기판 상에 게이트 산화막용 산화막을 형성하는 단계;
    상기 산화막 상에 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 상에 질화막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴 및 질화막 패턴을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 실리콘층 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계;
    상기 산화막 패턴을 선택적으로 식각하여 상기 제1 실리콘층 패턴 및 상기 기판을 상기 산화막 패턴에 비해 돌출시키는 단계;
    상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하여 상기 제1 실리콘층 패턴의 바닥 엣지 및 상기 기판의 상부 엣지를 라운딩시키는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계;
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 및
    상기 제1 실리콘층 패턴 상에 층간유전막 및 컨트롤 게이트를 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  26. 제25항에 있어서, 상기 산화막 패턴을 선택적으로 식각하는 단계는 등방성식각법으로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  27. 제25항에 있어서, 상기 산화막 패턴을 선택적으로 식각하는 양은 100Å 이상인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  28. 제25항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 양은 상기 산화막 패턴을 선택적으로 식각하는 양보다 적게 하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  29. 제25항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 양은 상기 트렌치의 내면이 산화되는 양의 40% 이상인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  30. 제25항에 있어서, 상기 산화막 패턴을 선택적으로 식각하는 단계는 등방성 식각법으로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  31. 제25항에 있어서, 상기 제1 실리콘층 패턴 및 상기 기판을 선택적으로 식각하는 단계는 등방성 식각법으로 수행하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  32. 반도체 기판 상에 게이트 산화막용 산화막을 형성하는 단계;
    상기 산화막 상에 플로팅 게이트용 Ge-도프드 실리콘층을 형성하는 단계;
    상기 Ge-도프드 실리콘층 상에 플로팅 게이트용 제1 실리콘층을 형성하는 단계;
    상기 제1 실리콘층 상에 질화막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 질화막, 상기 제1 실리콘층, Ge-도프드 실리콘층 및 상기 산화막을 식각하여 산화막 패턴, 제1 실리콘층 패턴, Ge-도프드 실리콘층 패턴 및 질화막 패턴을 형성함과 동시에, 상기 Ge-도프드 실리콘층 패턴에 언더컷을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 실리콘층 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 실리콘층 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 열산화막을 형성하는 단계;
    상기 트렌치를 매립하는 필드 산화막을 형성하는 단계; 및
    상기 제1 실리콘층 패턴 상에 층간유전막 및 컨트롤 게이트를 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  33. 제32항에 있어서, 상기 Ge-도프드 실리콘층은 상기 실리콘층의 두께보다 1/2 이하의 두께로 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  34. 제32항에 있어서, 상기 Ge-도프드 실리콘층 내의 Ge 도핑 농도는 0.1∼0.3 at%인 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  35. 제32항에 있어서, 상기 Ge-도프드 실리콘층은 증착이 진행될수록 Ge의 도핑 농도가 낮아지도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  36. 제35항에 있어서, 상기 Ge-도프드 실리콘층은 증착 초기의 Ge 도핑 농도가 0.1∼0.3 at%의 값을 갖도록 하고 증착 후 표면에서의 Ge 도핑 농도가 약 0 at%가 되도록 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
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