KR100670916B1 - 자기정렬된 셸로우 트렌치 소자분리방법 및 이를 이용한불휘발성 메모리장치의 제조방법 - Google Patents

자기정렬된 셸로우 트렌치 소자분리방법 및 이를 이용한불휘발성 메모리장치의 제조방법 Download PDF

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Abstract

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법이 개시되어 있다. 반도체 기판 상에 산화막, 제1 도전층 및 저지막을 차례로 형성한다. 하나의 마스크를 사용하여 상기 저지막, 제1 도전층 및 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 저지막 패턴을 형성하고, 계속해서 상기 제1 도전층 패턴에 인접한 기판의 상부를 식각하여 트렌치를 형성한다. 어닐링을 실시하여 상기 제1 도전층 패턴의 측벽을 라운딩시킨 후, 상기 트렌치의 내면을 산화시켜 트렌치 내벽산화막을 형성한다. 상기 트렌치의 내부에 필드 산화막을 형성한다. 제1 도전층 패턴으로 이루어진 플로팅 게이트의 측벽이 포지티브 기울기를 갖는 것을 방지하여 후속하는 게이트 식각시 게이트 잔류물에 의해 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.

Description

자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법{Method for Self-Aligned Shallow Trench Isolation and Method of manufacturing Non-Volatile Memory Device comprising the same}
도 1a 내지 도 1d는 종래의 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 2는 도 1b의 A 부분의 확대 단면도이다.
도 3a 내지 도 3h는 본 발명의 제1 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a 내지 도 4e는 본 발명의 제2 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 게이트 산화막
104, 204 : 제1 플로팅 게이트 패턴
206 : 버퍼막 패턴 108, 208 : 저지막 패턴
109, 209 : 마스크 패턴 110, 210 : 트렌치
112, 212 : 트렌치 내벽산화막 114 : 갭매립 산화막
116, 216 : 필드 산화막 118 : 제2 플로팅 게이트 패턴
120 : 유전막 122 : 컨트롤 게이트층
본 발명은 소자분리 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 게이트와 액티브 영역을 동시에 형성하기 위한 자기정렬된 셸로우 트렌치 소자분리(self-aligned shallow trench isolation; SA-STI) 방법 및 이를 이용한 불휘발성 메모리 장치의 제조방법에 관한 것이다.
고집적 메모리 장치의 제조에 있어서, 셀의 집적도는 메모리 셀의 레이아웃 및 임계 치수의 축소에 따른 상기 레이아웃의 비례축소능력(scalability)에 의해 주로 결정된다. 임계 치수가 서브-마이크론 영역 이하로 축소됨에 따라, 레이아웃의 비례축소능력(scalability)은 제조 공정의 해상도(resolution) 및 설계용 마스크에 의한 얼라인먼트 공차에 의해 제한되어진다. 마스크의 얼라인먼트는 공정시 웨이퍼의 상부에 마스크를 위치시키는 기계적 기술 및 마스크의 상부에 패턴을 일관되게 인쇄하는 기술에 의해 제한된다. 얼라인먼트 공차가 축적되면 어레이의 레이아웃시 미스얼라인먼트 에러가 유발되기 때문에, 칩 설계에서 얼라인먼트 공차를 제어하기 위해서는 얼라인먼트 임계 마스크를 보다 적게 사용하는 것이 바람직하다. 따라서, 소위 “자기정렬(self-aligned)” 공정 단계가 개발되어왔다.
대부분의 고집적 메모리 설계는 어레이 내의 열 방향의 셀들 사이에 소자분리 구조를 요구하므로, 메모리 어레이의 집적도를 증가시키기 위해서는 소자분리 구조의 치수를 최소화는 것이 바람직하다. 그러나, 소자분리 구조의 크기는 소자분리 구조를 형성하기 위한 공정 및 메모리 어레이 내의 구조들에 대한 정렬에 의해 제한된다.
통상적으로, 소자분리 구조는 실리콘 부분 산화법(LOCal Oxidation of Silicon; LOCOS)과 같은 열적 필드 산화 공정을 사용하여 형성된다. LOCOS 소자분리에 의하면, 먼저 실리콘 기판 상에 산화막 및 질화막을 차례로 형성한 후, 질화막을 패터닝한다. 다음에, 패터닝한 질화막을 산화 방지 마스크로 사용하여 실리콘 기판을 선택적으로 산화시켜 필드 산화막을 형성한다. LOCOS 소자분리에 의하면, 실리콘 기판의 선택적 산화시 마스크로 사용되는 질화막 하부에서 산화막의 측면으로 산소가 침투하면서 필드 산화막의 끝부분에 버즈 비크(bird′s beak)가 발생하게 된다. 이러한 버즈 비크에 의해 필드 산화막이 버즈 비크의 길이만큼 액티브 영역으로 확장되기 때문에, 액티브 영역의 폭이 감소되어 소자의 전기적 특성이 열화된다.
이에 따라, 초고집적 반도체 장치에서는 셸로우 트렌치 소자분리(STI) 구조가 각광받고 있다. STI 공정에 의하면, 실리콘 기판을 식각하여 트렌치를 형성한 후, 트렌치를 채우도록 산화막을 증착한다. 다음에, 산화막을 에치백(etch back) 또는 화학 기계적 연마(chemical mechanical polishing; CMP) 방법으로 식각하여 트렌치의 내부에 필드 산화막을 형성한다.
상술한 LOCOS 방법이나 STI 방법은 공통적으로 소자분리 영역을 정의하기 위한 마스크 단계와 이 영역에 필드 산화막을 형성하는 단계를 포함한다. 소자분리 구조를 형성한 후에는, 메모리 셀들을 형성하기 위한 마스크 단계들이 수행된다. 따라서, 소자분리 구조의 형성에 수반되는 얼라인먼트 공차와 메모리 셀의 레이아웃에 수반되는 얼라인먼트 공차가 결합하여 소자의 동작에 치명적인 영향을 미치는 미스얼라인먼트를 유발하게 된다.
이러한 얼라인먼트 문제를 해결하기 위한 한 방법으로서, 불휘발성 메모리 장치에 있어서 LOCOS 소자분리 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 제시되어 있다. 또한, STI 구조를 플로팅 게이트에 자기정렬하여 형성하는 방법이 미합중국 특허 제6,013,551호(issued to Jong Chen) 등에 개시되어 있다. 이 방법들에 의하면, 전하의 저장에 사용되는 플로팅 게이트와 액티브 영역이 하나의 마스크를 사용하여 동시에 정의되므로 액티브 영역과 플로팅 게이트 간에 자기정렬을 제공한다.
불휘발성 메모리 장치는 한번 데이터를 입력하면 시간이 지나도 그 상태를 유지할 수 있는 특성을 갖는데, 최근에는 전기적으로 데이터의 입·출력이 가능한 플래쉬 메모리에 대한 수요가 늘고 있다. 플래쉬 메모리 장치에서 데이터를 저장하는 메모리 셀은, 실리콘 기판의 상부에 터널 산화막을 개재하여 형성된 플로팅 게이트와, 플로팅 게이트의 상부에 유전막을 개재하여 형성된 컨트롤 게이트의 스택형 게이트 구조를 갖는다. 이러한 구조를 갖는 플래쉬 메모리 셀에서 데이터의 저장은 컨트롤 게이트와 기판에 적절한 전압을 인가하여 플로팅 게이트에 전자를 집 어넣거나 빼냄으로써 이루어진다. 이때, 유전막은 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하는 역할을 한다.
도 1a 내지 도 1d는 종래의 자기정렬된 셸로우 트렌치 소자분리를 갖는 플래쉬 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 실리콘과 같은 반도체 물질로 이루어진 반도체 기판(10) 상에 산화막, 제1 폴리실리콘층 및 질화막(도시하지 않음)을 차례로 증착한다. 상기 산화막은 플래쉬 메모리 셀의 터널 산화막, 즉 게이트 산화막으로 제공되고, 상기 제1 폴리실리콘층은 플로팅 게이트로 제공된다. 상기 질화막은 후속하는 화학 기계적 연마(CMP) 공정시 연마 저지막으로 제공된다.
이어서, 하나의 마스크를 사용하는 사진식각 공정을 통해 상기 질화막, 제1 폴리실리콘층 및 산화막을 차례로 건식 식각하여 게이트 산화막(12), 제1 플로팅 게이트 패턴(14) 및 질화막 패턴(18)을 형성한다. 계속해서, 상기 마스크를 사용하여 제1 플로팅 게이트 패턴(14)에 인접한 기판(10)의 상부를 식각하여 트렌치(20)를 형성한다. 즉, 하나의 마스크를 이용한 트렌치 공정에 의해 액티브 영역과 플로팅 게이트를 동시에 정의한다.
도 1b를 참조하면, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상(damage)을 큐어링하고 누설 전류의 발생을 억제하기 위하여 트렌치(20)의 노출된 부분을 산화 분위기에서 열처리한다. 그러면, 노출된 실리콘과 산화제와의 산화 반응에 의해, 트렌치(20)의 바닥면과 측벽을 포함하는 내면 상에 트렌치 내벽산화막(22)이 형성된다.
상기 산화 공정시 제1 플로팅 게이트 패턴(14)의 하부에서 게이트 산화막(12)의 측면으로 산화제(oxidant)가 침투하여 도 2에 도시한 바와 같이 버즈비크(b)가 형성된다. 또한, 산화시에는 산화막의 부피 팽창이 계속적으로 일어나는데, 실리콘 기판(10)과 제1 플로팅 게이트 패턴(14)의 표면에서만 산화가 진행되므로 제1 플로팅 게이트 패턴(14)과 게이트 산화막(12) 간의 계면 엣지 및 실리콘 기판(10)과 게이트 산화막(12) 간의 계면 엣지에서는 산화에 의한 부피 팽창이 한정된다. 따라서, 이들 계면 엣지에서는 부피 팽창으로 인한 스트레스가 집중되어 산화제의 확산이 느려짐으로써 산화가 억제된다(도 2의 c 참조). 도 2에서, 참조부호 a는 상기 트렌치 내벽산화막(22)을 형성하기 위한 산화 공정 전의 프로파일을 나타낸다.
그 결과, 제1 플로팅 게이트 패턴(14)의 바닥 엣지부분이 외부로 굴곡되면서 제1 플로팅 게이트 패턴(14)의 측벽이 포지티브 기울기(positive slope)를 갖게 된다. 여기서, 측벽이 포지티브 기울기를 갖는다는 것은 에천트에 대하여 측벽이 침식되는 기울기를 갖는다는 것을 의미한다. 즉, 도시한 바와 같이, 질화막 패턴(18)의 바로 아래는 질화막 패턴(18)의 존재에 의해, 산화제의 침투가 억제되어 제1 플로팅 게이트 패턴(14)의 측벽 상부는 네거티브 기울기를 갖게 되지만, 측벽 하부는 바닥 에지부분이 외부로 굴곡되어 메사 구조물의 측벽과 같이 기판 상부 방향에서 도입되는 에천트에 대하여 침식되거나 하부 막질의 저지막으로서 작용하게 되는 포지티브 기울기를 갖게 된다.
도 1c를 참조하면, 상기 트렌치(20)를 채우도록 화학 기상 증착(chemical vapor deposition; CVD) 방법으로 갭매립(gap-fill) 산화막(23)을 형성한 후, 상기 질화막 패턴(18)의 상부 표면이 노출될 때까지 상기 갭매립 산화막(23)을 화학 기계적 연마(CMP)에 의해 제거한다. 그 결과, 트렌치(20)의 내부에 필드 산화막(24)이 형성된다.
도 1d를 참조하면, 인산 스트립 공정으로 상기 질화막 패턴(18)을 제거하여 상기 제1 플로팅 게이트 패턴(14)의 표면을 노출시킨다. 이어서, 상기 제1 플로팅 게이트 패턴(14) 및 필드 산화막(24) 상에 플로팅 게이트로 사용될 제2 폴리실리콘층을 증착한다. 상기 제2 폴리실리콘층은 제1 플로팅 게이트 패턴(14)과 전기적으로 접촉하며, 후속 공정에서 형성될 유전막의 면적을 증가시키는 역할을 한다.
이어서, 사진식각 공정에 의해 상기 필드 산화막(24) 상의 제2 폴리실리콘층을 부분적으로 제거하여 제2 플로팅 게이트 패턴(26)을 형성한 후, 결과물의 전면에 ONO(산화막/질화막/산화막) 유전막(28) 및 컨트롤 게이트층(30)을 차례로 형성한다. 상기 컨트롤 게이트층(30)은 통상 도핑된 폴리실리콘층과 텅스텐 실리사이드층이 적층된 폴리사이드 구조로 형성한다.
그런 다음, 셀프-얼라인 게이트 식각 공정으로 상기 컨트롤 게이트층(30), 유전막(28), 그리고 제2 및 제1 플로팅 게이트 패턴(26, 14)을 차례로 건식 식각하여 불휘발성 메모리 장치의 스택형 게이트 구조를 완성한다.
이때, 도 1b의 A와 같이 제1 플로팅 게이트 패턴(14)의 측벽 하부가 포지티브 기울기를 갖고 있으므로 건식 식각 공정의 이방성 식각 특성(즉, 수직 방향으로만 식각이 진행되는 특성)에 의해 제1 플로팅 게이트 패턴(14)의 필드 산화막(24) 으로 마스킹되어진 부위가 식각되지 않고 남아있게 된다. 따라서, 필드 산화막(24)과 액티브 영역 간의 표면 경계를 따라 라인 형태의 폴리실리콘 잔류물(residue)(14a)이 남게 된다. 이 폴리실리콘 잔류물(14a)은 인접한 플로팅 게이트 간에 브리지(bridge)를 형성하여 소자의 전기적 불량(fail)을 유발하게 된다.
따라서, 본 발명의 제1의 목적은 소자의 전기적 불량을 방지할 수 있는 자기정렬된 셸로우 트렌치 소자분리 방법을 제공하는데 있다.
본 발명의 제2의 목적은 플로팅 게이트 측벽의 포지티브 기울기를 방지할 수 있는 불휘발성 메모리 장치의 제조방법을 제공하는데 있다.
상기한 본 발명의 제1의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 산화막을 형성하는 단계; 상기 산화막 상에 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 저지막을 형성하는 단계; 하나의 마스크를 사용하여 상기 저지막, 제1 도전층 및 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 저지막 패턴을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 도전층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계; 어닐링을 실시하여 상기 제1 도전층 패턴의 측벽을 라운딩시키는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 내벽산화막을 형성하는 단계; 및 상기 트렌치의 내부에 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법을 제공한다.
상기한 본 발명의 제2의 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 게이트 산화막을 형성하는 단계; 상기 산화막 상에 플로팅 게이트용 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 저지막을 형성하는 단계; 하나의 마스크를 사용하여 상기 저지막, 제1 도전층 및 게이트 산화막을 패터닝하여 상기 제1 도전층으로부터 제1 플로팅 게이트 패턴을 형성하는 단계; 상기 마스크를 사용하여 상기 제1 플로팅 게이트 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 플로팅 게이트 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계; 어닐링을 실시하여 상기 제1 플로팅 게이트 패턴의 측벽을 라운딩시키는 단계; 상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 내벽산화막을 형성하는 단계; 상기 트렌치의 내부에 필드 산화막을 형성하는 단계; 및 상기 제1 플로팅 게이트 패턴 상에 유전막 및 컨트롤 게이트층을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법을 제공한다.
본 발명에 의하면, 트렌치의 측벽 산화 전에 수소(H2) 또는 아르곤(Ar) 가스를 이용한 어닐링을 실시하여 제1 도전층 패턴(즉, 제1 플로팅 게이트 패턴)의 측벽을 라운딩시킨다. 그러면, 상기 트렌치의 측벽 산화시 제1 플로팅 게이트 패턴의 중간 부분으로부터 하단부까지의 측벽이 포지티브 기울기로 경사지는 것을 보상할 수 있다. 또한, 상기 어닐링에 의해 제1 플로팅 게이트 패턴의 상부와 하부 엣지가 모두 라운딩되므로, 트렌치의 측벽 산화시 부피 팽창에 따른 스트레스가 감소되어 버즈비크가 억제된다. 따라서, 상기 제1 플로팅 게이트 패턴의 측벽이 포지티브 기울기를 갖는 것을 방지하여 후속하는 게이트 식각시 게이트 잔류물에 의해 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
실시예 1
도 3a 내지 도 3h는 본 발명의 제1 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 3a를 참조하면, 실리콘과 같은 반도체 기판(100) 상에 산화막 또는 옥시나이트라이드막(oxynitride)을 약 50∼100Å의 두께로 얇게 성장시켜 셀 트랜지스터의 게이트 산화막(또는 터널 산화막)으로 사용될 산화막(101)을 형성한다. 이어서, 상기 산화막(101) 상에 플로팅 게이트로 사용될 폴리실리콘 또는 비정질실리콘을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 300∼1000Å의 두께로 형성하고, 통상의 도핑 방법, 예컨대 POCl3 확산, 이온주입, 또는 인-시튜 도핑에 의해 고농도의 N형 불순물로 도핑시킴으로써 제1 도전층(103)을 형성한다.
여기서, 제1 도전층(103)을 비정질상으로 증착하면서 인-시튜 도핑시킬 경 우, 후속 공정의 열다발(thermal budget)에 의해 비정질상에서 결정상으로의 결정입자 변화로 그 하부의 게이트 산화막을 열화시킬 수 있다. 따라서, 제1 도전층(103)을 600℃ 이상의 온도에서 결정상으로 인-시튜 도핑하면서 증착하는 것이 위상 변화가 적어 스트레스 측면에서 안정적이다.
이어서, 상기 제1 도전층(103) 상에 저압 화학 기상 증착 방법으로 질화막을 약 1000∼2000Å의 두께로 증착하여 후속하는 화학 기계적 연마 공정시 연마 저지막으로 제공되는 저지막(107)을 형성한다.
이어서, 상기 저지막(107) 상에 산화물로 이루어진 하드 마스크층 및 SiON으로 이루어진 반사 방지층(도시하지 않음)을 차례로 형성한다. 상기 반사 방지층은 후속하는 사진 공정시 빛의 난반사를 방지하는 역할을 하며, 후속하는 트렌치 형성공정시 제거된다.
플로팅 게이트를 정의하기 위한 사진식각 공정에 의해 상기 반사 방지층 및 하드 마스크층을 건식 식각하여 마스크 패턴(109)을 형성한다.
도 3b를 참조하면, 상기 마스크 패턴(109)을 식각 마스크로 이용하여 상기 저지막(107), 제1 도전층(103) 및 산화막(101)을 차례로 건식 식각하여 게이트 산화막(102), 제1 플로팅 게이트 패턴(104), 저지막 패턴(108)을 형성한다.
계속해서 상기 마스크 패턴(109)을 이용하여 제1 플로팅 게이트 패턴(104)에 인접한 기판(100)의 상부를 약 2000∼5000Å 정도의 깊이로 식각하여 트렌치(110)를 형성한다. 이때, 상기에서 임의로 형성된 반사 방지층이 제거되고 상기 마스크 패턴(109)도 소정 두께만큼 식각된다.
결과적으로, 상기 제1 플로팅 게이트 패턴(109)들은 트렌치(110)에 의해 분리된다. 상기 트렌치(110)의 형성 공정에 의하면, 하나의 마스크를 사용하여 액티브 영역과 플로팅 게이트를 동시에 정의하므로 액티브 영역과 플로팅 게이트 간에 자기정렬이 얻어진다.
도 3c를 참조하면, 수소(H2) 가스 또는 아르곤(Ar) 가스를 이용한 어닐링을 실시하여 상기 제1 플로팅 게이트 패턴(104)의 측벽을 라운딩시킨다. 바람직하게는, 상기 수소(H2) 가스를 이용한 어닐링은 750∼950℃ 정도의 온도 및 10∼40torr 정도의 압력에서 약 1∼30리터의 수소 가스를 사용하여 실시한다.
상술한 바와 같이 750∼950℃ 정도의 온도에서 어닐링을 실시하면, 제1 플로팅 게이트 패턴(104)의 엣지부에 존재하는 실리콘들이 그 측면부나 상부면으로 이동(flow)되어 상기 제1 플로팅 게이트 패턴(104)의 측벽이 라운딩된다(B 참조).
도 3d를 참조하면, 상술한 어닐링을 실시한 후, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하고 누설 전류의 발생을 방지하기 위하여 상기 트렌치(110)의 내면을 산화성 분위기에서 처리한다. 그러면, 상기 트렌치(110)의 내면, 즉, 바닥면과 측벽을 따라 약 10∼500Å의 두께, 바람직하게는 30 내지 40Å의 두께로 트렌치 내벽산화막(112)이 형성된다.
이와 같이 어닐링을 실시하여 상기 제1 플로팅 게이트 패턴(104)의 측벽 쪽에 곡률을 형성한 후 트렌치 측벽산화를 실시하면, 상기 제1 플로팅 게이트 패턴(104)의 중간 부분으로부터 하단부까지의 측벽이 포지티브 기울기로 경사지는 것을 보상할 수 있다. 또한, 상술한 고온 어닐링에 의해 상기 제1 플로팅 게이트 패턴(104)의 상부 및 하부 엣지가 모두 라운딩되므로, 트렌치 측벽산화시 부피 팽창으로 인한 스트레스가 감소되어 제1 플로팅 게이트 패턴(104)의 하부에서 버즈비크가 억제된다. 따라서, 본 발명에 의하면, 제1 플로팅 게이트 패턴(104)의 바닥 에지부분이 외부로 굴곡되는 현상이 일어나지 않으므로, 최종적으로 얻어지는 플로팅 게이트가 양호한 프로파일을 갖게 된다.
도 3e를 참조하면, 상기 트렌치(110)를 채우도록 USG, O3-TEOS USG 또는 고밀도 플라즈마(HDP) 산화막과 같은 갭 매립 특성이 우수한 산화막을 화학 기상 증착 방법에 의해 약 5000Å의 두께로 증착하여 갭매립 산화막(112)을 형성한다. 바람직하게는, SiH4, O2 및 Ar 가스를 플라즈마 소오스로 이용하여 고밀도 플라즈마를 발생시킴으로써 고밀도 플라즈마 산화막을 형성한다. 이때, 트렌치(110)의 내부에 균열이나 보이드가 생성되지 않도록 고밀도 플라즈마 산화막의 갭 매립 능력을 향상시켜 트렌치(110)를 매립한다.
상기 갭매립 산화막(112) 상에 Si(OC2H5)4를 소오스로 하는 플라즈마 방식에 의해 PE-TEOS로 이루어진 캡핑 산화막(도시하지 않음)을 증착할 수도 있다. 또한, 필요한 경우에, 갭매립 산화막(112)을 치밀화(densification)하여 후속하는 세정 공정에 대한 습식 식각율을 낮추기 위하여 약 800∼1050℃의 고온 및 불활성 가스 분위기 하에서 어닐링을 실시할 수 있다.
이어서, 상기 저지막 패턴(108)의 상부 표면까지 상기 갭매립 산화막(112)을 에치백 또는 화학 기계적 연마(CMP) 방법으로 제거하여 상기 트렌치(110)의 내부에 필드 산화막(114)을 형성한다.
도 3f를 참조하면, 인산 스트립 공정으로 상기 저지막 패턴(108)을 제거한 후, 노출된 버퍼막 패턴(106)을 건식 식각으로 제거하여 상기 제1 플로팅 게이트 패턴(104)을 노출시킨다. 이어서, 불산을 함유한 에천트로 기판을 미리 약 30초 정도 세정하는 공정(pre-cleaning)을 실시한다. 상술한 공정의 결과로, 상기 필드 산화막(114)이 소정 두께만큼 습식 식각된다.
도 3g를 참조하면, 상기 플로팅 게이트 패턴(104) 및 필드 산화막(114) 상에 폴리실리콘이나 비정질실리콘을 저압 화학 기상 증착 방법에 의해 약 1000∼3000Å의 두께로 증착하고 통상의 도핑 방법에 의해 고농도의 N형 불순물로 도핑시킴으로써, 제1 플로팅 게이트 패턴(104)에 전기적으로 접촉되는 제2 도전층을 형성한다. 상기 제2 도전층은 후속 공정에서 형성될 유전막의 면적을 증가시키기 위해 형성하는 것으로, 가능한 한 두껍게 형성하는 것이 바람직하다. SA-STI 구조의 플래쉬 메모리 셀에 의하면 액티브 영역에 자기정렬되어 형성되는 제1 플로팅 게이트 패턴(104)의 면적이 기존의 플로팅 게이트 면적보다 작아지므로, 커플링 계수를 높게 유지하기 위하여 제2 도전층을 추가적으로 증착하여 플로팅 게이트의 측벽 높이를 증가시킴으로써 유전막의 면적을 크게 만든다.
이어서, 통상적인 사진식각 공정으로 상기 필드 산화막(114) 상의 제2 도전층을 부분적으로 제거하여 제2 플로팅 게이트 패턴(118)을 형성한다. 그러면, 워드라인 방향을 따라 이웃하는 셀의 플로팅 게이트들이 서로 분리된다.
도 3h를 참조하면, 상기 결과물의 전면에 플로팅 게이트에 충전된 전하 특성을 유지시키고 컨트롤 게이트의 전압을 플로팅 게이트에 전달하기 위한 ONO 유전막(120)을 형성한다. 상기 유전막(120)은 열산화 공정으로 형성할 수도 있고, 저압 화학 기상 증착 방법으로 형성할 수도 있다. 저압 화학 기상 증착 공정으로 상기 유전막(120)을 형성할 경우에는, 열산화막과 동일한 특성을 얻기 위하여 NO 또는 N2O 분위기에서 어닐링을 수행한다.
이어서, 상기 유전막(120) 상에 N+형으로 도핑된 폴리실리콘층과 텅스텐 실리사이드(WSix), 티타늄 실리사이드(TiSix), 탄탈륨 실리사이드(TaSix)와 같은 금속 실리사이드층이 적층된 컨트롤 게이트층(122)을 형성한다. 바람직하게는, 상기 컨트롤 게이트층(122)의 폴리실리콘층은 약 1000Å의 두께로 형성하고, 금속 실리사이드층은 약 1000∼1500Å의 두께로 형성한다.
그런 다음, 셀프-얼라인 게이트 식각 공정으로 상기 컨트롤 게이트층(122), 유전막(120), 그리고 제2 및 제1 플로팅 게이트 패턴(118, 114)을 차례로 건식식각하여 불휘발성 메모리 장치의 스택형 게이트 구조를 완성한다.
상술한 건식식각 공정시 제1 플로팅 게이트 패턴(104)의 측벽이 포지티브 기울기를 갖고 있지 않으므로, 제1 플로팅 게이트 패턴(104)의 노출되어진 부위가 완전히 제거되어 필드 산화막(116)과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다.
실시예 2
도 4a 내지 도 4e는 본 발명의 제2 실시예에 의한 자기정렬된 셸로우 트렌치 소자분리 공정을 적용한 불휘발성 메모리 장치의 제조방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 실리콘과 같은 반도체 기판(200) 상에 셀 트랜지스터의 게이트 산화막(또는 터널 산화막)으로 사용될 산화막 및 플로팅 게이트로 사용될 제1 도전층(도시하지 않음)을 차례로 형성한다.
이어서, 상기 제1 도전층 상에 버퍼막(도시하지 않음)을 상기 산화막과 대체적으로 동일한 두께로 형성한다. 바람직하게는, 상기 버퍼막은 산화막을 저압 화학 기상 증착(low pressure chemical vapor deposition; LPCVD) 또는 플라즈마-증대 화학 기상 증착(plasma-enhanced chemical vapor deposition; PE-CVD)에 의해 증착하여 형성한다.
상기 버퍼막 상에 질화물로 이루어진 저지막(도시하지 않음)을 형성한 후, 상기 저지막 상에 액티브 영역을 정의하는 마스크 패턴(209)을 형성한다. 이어서, 상기 마스크 패턴(209)을 식각 마스크로 이용하여 상기 저지막, 버퍼막, 제1 도전층 및 산화막을 차례로 건식 식각하여 게이트 산화막(202), 제1 플로팅 게이트 패턴(204), 버퍼막 패턴(206) 및 저지막 패턴(208)을 형성한다.
계속해서 상기 마스크 패턴(209)을 이용하여 제1 플로팅 게이트 패턴(204)에 인접한 기판(200)의 상부를 소정 깊이로 식각하여 트렌치(210)를 형성한다. 이때, 상기에서 임의로 형성된 반사 방지층이 제거되고 상기 마스크 패턴(209)도 소정 두 께만큼 식각된다. 상기 트렌치(210)의 형성 공정에 의하면, 하나의 마스크를 사용하여 액티브 영역과 플로팅 게이트를 동시에 정의하므로 액티브 영역과 플로팅 게이트 간에 자기정렬이 얻어진다.
도 4b를 참조하면, 수소(H2) 가스 또는 아르곤(Ar) 가스를 이용한 어닐링을 실시하여 상기 제1 플로팅 게이트 패턴(204)의 측벽을 라운딩시킨다. 바람직하게는, 상기 수소(H2) 가스를 이용한 어닐링은 750∼950℃ 정도의 온도 및 10∼40torr 정도의 압력에서 약 1∼30리터의 수소 가스를 사용하여 실시한다.
상술한 바와 같이 750∼950℃ 정도의 온도에서 어닐링을 실시하면, 제1 플로팅 게이트 패턴(204)의 엣지부에 존재하는 실리콘들이 그 측면부나 상부면으로 이동(flow)되어 상기 제1 플로팅 게이트 패턴(204)의 측벽이 라운딩된다.
도 4c를 참조하면, 상술한 어닐링을 실시한 후, 트렌치 식각 공정 동안에 고에너지의 이온 충격으로 야기된 실리콘 손상을 제거하고 누설 전류의 발생을 방지하기 위하여 상기 트렌치(210)의 내면을 산화성 분위기에서 처리한다. 그러면, 상기 트렌치(210)의 바닥면과 측벽을 따라 트렌치 내벽산화막(212)이 형성된다.
이와 같이 고온 어닐링을 실시하여 상기 제1 플로팅 게이트 패턴(204)의 측벽 쪽에 곡률을 형성한 후 트렌치 측벽산화를 실시하면, 상기 제1 플로팅 게이트 패턴(204)의 중간 부분으로부터 하단부까지의 측벽이 포지티브 기울기로 경사지는 것을 보상할 수 있다.
또한, 상술한 고온 어닐링에 의해 상기 제1 플로팅 게이트 패턴(204)의 상부 및 하부 엣지가 모두 라운딩되어 있으므로, 트렌치 측벽산화시 부피 팽창으로 인한 스트레스가 감소되어 제1 플로팅 게이트 패턴(204)의 하부에서 게이트 산화막(202)의 측면으로 산화제(또는 산화성 가스)가 침투하여 제1 플로팅 게이트 패턴(204)의 하부에 발생하는 제1 버즈비크가 억제된다. 이와 동시에, 저지막 패턴(208)의 하부에서 버퍼막 패턴(206)의 측면으로 산화제가 침투하여 제1 플로팅 게이트 패턴(204)의 상부에 발생하는 제2 버즈비크도 억제된다. 따라서, 상기 제1 플로팅 게이트 패턴(204)의 측벽은 거의 평탄한 기울기를 갖게 된다.
도 4d를 참조하면, 상기 트렌치(210)를 채우도록 예컨대, 고밀도 플라즈마(HDP) 산화막(도시하지 않음)을 화학 기상 증착 방법에 의해 증착한 후, 상기 저지막 패턴(208)의 상부 표면까지 상기 고밀도 플라즈마 산화막을 에치백 또는 화학 기계적 연마(CMP) 방법으로 평탄화하여 상기 트렌치(210)의 내부에 필드 산화막(216)을 형성한다.
도 4e를 참조하면, 인산 스트립 공정으로 상기 저지막 패턴(208)을 제거한 후, 노출된 버퍼막 패턴(206)을 건식 식각으로 제거하여 상기 제1 플로팅 게이트 패턴(204)을 노출시킨다. 이때, 상기 필드 산화막(216)도 소정 두께만큼 습식 식각된다. 그런 다음, 상기 버퍼막 패턴(206)에 의해 상기 제1 플로팅 게이트 패턴(204)의 상부에 형성되는 제2 버즈비크로 인해 유발될 수 있는 게이트 패터닝 불량을 방지하기 위하여 상기 필드 산화막(216)을 소정 두께만큼 습식 식각한다. 그러면, 상기 제1 플로팅 게이트 패턴(204)의 높이보다 상기 필드 산화막(216)의 높이가 낮아지게 된다.
이어서, 도시하지는 않았으나, 상술한 본 발명의 제2 실시예와 동일한 방법으로 상기 제1 플로팅 게이트 패턴(204)과 접촉하는 제2 플로팅 게이트 패턴, 유전막 및 컨트롤 게이트층을 차례로 형성한 후, 셀프-얼라인 게이트 식각 공정으로 상기 컨트롤 게이트층, 유전막, 그리고 제2 및 제1 플로팅 게이트 패턴을 차례로 건식 식각하여 불휘발성 메모리 장치의 스택형 게이트 구조를 완성한다.
상술한 건식식각 공정시 제1 플로팅 게이트 패턴(204)의 측벽이 포지티브 기울기를 갖고 있지 않으므로, 제1 플로팅 게이트 패턴(204)의 노출되어진 부위가 완전히 제거되어 필드 산화막(216)과 액티브 영역 간의 표면 경계에 실리콘 잔류물이 형성되지 않는다.
다음의 [표 1]은 0.15㎛의 임계치수(critical dimension; CD)를 갖는 실리콘 패턴들에 대해 수소 어닐링을 실시한 직후, 각 실리콘 패턴의 곡률 반경을 측정한 데이터들을 나타낸다.
곡률 반경
적용 막질 (도핑가스의 유량비) 어닐링 온도 언도프드 폴리실리콘 저농도 도프드 폴리실리콘 (SiH4:PH3 = 1000:8) 본 발명의 플로팅 게이트 (SiH4:PH3 = 1000:19) 고농도 도프드 폴리실리콘 (SiH4:PH3 = 500:50) 언도프드 실리콘 기판
800℃ 300∼350Å 350∼400Å 200∼250Å 20∼50Å 100∼140Å
850℃ 오버플로우 오버플로우 오버플로우 250∼300Å 700∼800Å
900℃ 오버플로우 오버플로우 오버플로우 오버플로우 오버플로우

상기 [표 1]을 참조하면, 폴리실리콘막의 도핑 레벨이 낮아질수록 수소 어닐 링에 따른 곡률 반경의 증가가 커지고, 실리콘 기판에 비해 폴리실리콘막의 곡률 반경 증가가 더욱 큼을 알 수 있다. 또한, 어닐링 온도가 너무 높으면 폴리실리콘막의 측벽 라운딩이 과도하게 되어 곡률 반경이 오버-플로우(over-flow)된다. 따라서, 플로팅 게이트로 사용되는 폴리실리콘막의 도핑 레벨을 조절하면, 약 800℃의 온도에서 실시하는 어닐링에 의해 원하는 곡률 반경을 얻을 수 있으므로 소자의 전기적 특성을 열화시키지 않으면서 플로팅 게이트의 측벽이 포지티브 기울기를 갖는 것을 방지할 수 있다.
상술한 바와 같이 본 발명에 의하면, 트렌치의 측벽 산화 전에 수소(H2) 또는 아르곤(Ar) 가스를 이용한 어닐링을 실시하여 제1 도전층 패턴(즉, 제1 플로팅 게이트 패턴)의 측벽을 라운딩시킨다. 그러면, 상기 트렌치의 측벽 산화시 제1 플로팅 게이트 패턴의 중간 부분으로부터 하단부까지의 측벽이 포지티브 기울기로 경사지는 것을 보상할 수 있다. 또한, 상기 어닐링에 의해 제1 플로팅 게이트 패턴의 상부와 하부 엣지가 모두 라운딩되므로, 트렌치의 측벽 산화시 부피 팽창에 따른 스트레스가 감소되어 버즈비크가 억제된다. 따라서, 상기 제1 플로팅 게이트 패턴의 측벽이 포지티브 기울기를 갖는 것을 방지하여 후속하는 게이트 식각시 게이트 잔류물에 의해 소자의 전기적 불량이 유발되는 것을 방지할 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (15)

  1. 반도체 기판 상에 산화막을 형성하는 단계;
    상기 산화막 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 저지막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 저지막, 제1 도전층 및 산화막을 식각하여 산화막 패턴, 제1 도전층 패턴 및 저지막 패턴을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 도전층 패턴에 인접한 상기 기판의 상부를 식각하여 트렌치를 형성하는 단계;
    어닐링을 실시하여 상기 제1 도전층 패턴의 측벽을 라운딩시키는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 내벽산화막을 형성하는 단계; 및
    상기 트렌치의 내부에 필드 산화막을 형성하는 단계를 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  2. 제1항에 있어서, 상기 어닐링은 수소(H2) 가스를 이용하여 실시하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  3. 제2항에 있어서, 상기 수소 가스는 1∼30리터 정도로 사용하는 것을 특징으 로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  4. 제2항에 있어서, 상기 어닐링은 750∼950℃ 정도의 온도에서 실시하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  5. 제2항에 있어서, 상기 어닐링은 10∼40torr 정도의 압력에서 실시하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  6. 제1항에 있어서, 상기 어닐링은 아르곤(Ar) 가스를 이용하여 실시하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  7. 제1항에 있어서, 상기 저지막을 형성하는 단계 전에, 상기 제1 도전층 상에 산화물로 이루어진 버퍼막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 자기정렬된 셸로우 트렌치 소자분리 방법.
  8. 반도체 기판 상에 게이트 산화막을 형성하는 단계;
    상기 산화막 상에 플로팅 게이트용 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 저지막을 형성하는 단계;
    하나의 마스크를 사용하여 상기 저지막, 제1 도전층 및 게이트 산화막을 패터닝하여 상기 제1 도전층으로부터 제1 플로팅 게이트 패턴을 형성하는 단계;
    상기 마스크를 사용하여 상기 제1 플로팅 게이트 패턴에 인접한 상기 기판의 상부를 식각하여 상기 제1 플로팅 게이트 패턴과 정렬되는 트렌치를 형성함으로써 상기 기판에 액티브 영역을 정의하는 단계;
    어닐링을 실시하여 상기 제1 플로팅 게이트 패턴의 측벽을 라운딩시키는 단계;
    상기 트렌치의 내면을 산화시켜 상기 트렌치의 내면 상에 트렌치 내벽산화막을 형성하는 단계;
    상기 트렌치의 내부에 필드 산화막을 형성하는 단계; 및
    상기 제1 플로팅 게이트 패턴 상에 유전막 및 컨트롤 게이트층을 차례로 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  9. 제8항에 있어서, 상기 어닐링은 수소(H2) 가스를 이용하여 실시하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  10. 제9항에 있어서, 상기 수소 가스는 1∼30리터 정도로 사용하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  11. 제9항에 있어서, 상기 어닐링은 750∼950℃ 정도의 온도에서 실시하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  12. 제9항에 있어서, 상기 어닐링은 10∼40torr 정도의 압력에서 실시하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  13. 제8항에 있어서, 상기 어닐링은 아르곤(Ar) 가스를 이용하여 실시하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  14. 제8항에 있어서, 상기 저지막을 형성하는 단계 전에, 상기 제1 도전층 상에 산화물로 이루어진 버퍼막을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
  15. 제8항에 있어서, 상기 유전막을 형성하는 단계 전에,
    상기 제1 플로팅 게이트 패턴 및 필드 산화막 상에 플로팅 게이트용 제2 도전층을 형성하는 단계; 및
    상기 필드 산화막 상의 상기 제2 도전층을 부분적으로 제거하여 제2 플로팅 게이트 패턴을 형성하는 단계를 더 구비하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조방법.
KR1020010037911A 2001-06-29 2001-06-29 자기정렬된 셸로우 트렌치 소자분리방법 및 이를 이용한불휘발성 메모리장치의 제조방법 KR100670916B1 (ko)

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