JP2004179624A

JP2004179624A - 半導体素子の製造方法

Info

Publication number: JP2004179624A
Application number: JP2003328028A
Authority: JP
Inventors: Cha Deok Dong; 且徳童; Shiyouyu Shin; 承祐申
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2002-11-27
Filing date: 2003-09-19
Publication date: 2004-06-24
Also published as: TW200409217A; KR100537277B1; TWI248639B; KR20040046512A; US6991985B2; US20040102005A1

Abstract

【課題】フローティングゲートを形成した後、窒化工程を行ってフローティングゲート電極上部の表面荒さを改善することができ、窒化工程と誘電体膜形成工程をインサイチュで行って工程を単純化することが可能な半導体素子の製造方法を提供する。
【解決手段】フローティングゲート電極が形成された半導体基板を設ける段階と、前記フローティングゲート電極の上部を窒化処理する段階と、前記結果物の段差に沿って誘電体膜を形成する段階と、前記誘電体膜上にコントロールゲート電極用物質膜を形成する段階とを含んでなるが、前記フローティングゲート電極の上部を窒化処理する段階と、前記誘電体膜を形成する段階とを同一のチャンバー内でインサイチュにて行う。
【選択図】図２

Description

本発明は、半導体素子の製造方法に係り、特に、フラッシュメモリセルの誘電体膜形成方法に関する。

最近、デザインルール(Design Rule)及び素子サイズの減少に伴って、フラッシュメモリセルでフローティングゲート間の間隔及びカップリングに最大の影響を及ぼすフィールド酸化膜(Field Oxide;ＦＯＸ)のオーバーラップ(Overlap)の調節に困っている。一般に、ＳＴＩ工程を用いてフラッシュメモリセルを実現しているが、フローティングゲートのアイソレーション(Isolation)の際にマスクを用いたパターニング工程の作業は、マスクの臨界寸法(Critical Dimension)の変化によるウェーハの均一化が容易でないため、素子間のカップリング比が均一でないという問題点が生ずる。また、フラッシュメモリ素子のプログラム及び消去の際に高いバイアス電圧を印加すると、均一でないフローティングゲートによってフラッシュメモリ素子の欠陥が発生する。

フローティングゲート電極の表面荒さが増加して電界が一定の領域に集中する現象が起こり、フローティングゲートとコントロールゲート間の誘電体膜の効果的な厚さ確保が難しく、漏洩電流の増加によりフラッシュメモリセルの記憶特性を改善させ難いという問題点が生ずる。

従って、本発明は、かかる問題点を解決するためのもので、その目的は、Ｎ_２Ｏガスを用いてフローティングゲート電極の表面荒さを改善し、その上部に形成される誘電体膜の特性を向上させ、ゲート電極表面の電界集中を抑制し、誘電体膜の漏洩電流発生を減少させ、チャージ・トゥ・ブレークダウン(Charge To Breakdown)を増加させ、ブレークダウン領域を増加させてフラッシュメモリセルの記憶特性を改善することが可能な半導体素子の製造方法を提供することにある。

上記目的を達成するために、本発明は、フローティングゲート電極が形成された半導体基板を設ける段階と、前記フローティングゲート電極の上部を窒化処理する段階と、前記結果物の段差に沿って誘電体膜を形成する段階と、前記誘電体膜上にコントロールゲート電極用物質膜を形成する段階とを含んでなるが、前記フローティングゲート電極の上部を窒化処理する段階と、前記誘電体膜を形成する段階とを同一のチャンバー内でインサイチュにて行う半導体素子の製造方法を提供する。

また、上記目的を達成するために、本発明は、フローティングゲート電極が形成された半導体基板を蒸着チャンバー内にロードする段階と、前記蒸着チャンバー内の温度を第１蒸着温度に変化させる段階と、前記第１蒸着温度で前記フローティングゲート電極の上部を窒化処理する段階と、前記蒸着チャンバー内の温度を第２蒸着温度範囲に変化させる段階と、前記第２蒸着温度範囲で段差に沿って第１酸化膜、窒化膜及び第２酸化膜を順次蒸着して誘電体膜を形成する段階と、前記半導体基板を蒸着チャンバーにアンロードする段階とを含む半導体素子の製造方法を提供する。

上述したように、本発明は、フローティングゲートを形成した後、窒化工程を行ってフローティングゲート電極上に窒化層を形成することにより、誘電体膜の特性を改善して漏洩電流、ブレークダウン領域及びチャージ・トゥ・ブレークダウンの特性を改善し、フローティングゲート電極の表面荒さを改善することができる。

また、窒化工程と誘電体膜形成工程をインサイチュで行って工程を単純化することができる。しかも。複雑な工程又は装備の追加所要なしで既存の装備と工程を用いて応用及び適用することができるので、高信頼性を有する素子を低いコストで形成することができる。

以下、本発明の実施例を添付図面に基づいて詳細に説明する。ところが、本発明は、下記の実施例に限定されるものではなく、様々な変形実現が可能である。これらの実施例は、本発明の開示を完全にし、当技術分野で通常の知識を有する者に本発明の範疇を知らせるために提供されるものである。一方、図面上において、同一の符号は同一の要素を示す。

図１ないし図３は本発明に係る半導体素子の製造方法を説明するための断面図である。

図１（ａ）を参照すると、半導体基板１０上に、基板表面の結晶欠陥抑制又は表面処理及びイオン注入の際にバッファ層の役割を果たすスクリーン酸化膜 (図示せず)を蒸着した後、イオン注入を行ってウェルを形成する。前記スクリーン酸化膜を除去した後、トンネル酸化膜１２、第１ポリシリコン膜１４及びパッド窒化膜１６を蒸着する。

具体的に、前記スクリーン酸化膜の形成前に半導体基板１０の洗浄のために、５０：１のＨ_２ＯとＨＦとの混合比を有するＤＨＦ(Dilute ＨＦ)とＮＨ_４ＯＨ、Ｈ_２Ｏ_２及びＨ_２ＯからなるＳＣ−１(Standard Cleaning-１)とを用いるか、或いは１００：１ないし３００：１のＮＨ_４ＦとＨＦとの混合比を有するＢＯＥ(Buffered Oxide Etch)とＮＨ_４ＯＨ、Ｈ_２Ｏ_２及びＨ_２ＯからなるＳＣ−１とを用いて前処理洗浄工程を行う。７５０〜８００℃の温度範囲内でドライ又はウェット酸化を行って厚さ３０〜１２０Åの前記スクリーン酸化膜を形成する。

イオン注入の後、５０：１のＨ_２ＯとＨＦとの混合比を有するＤＨＦと、ＮＨ_４ＯＨ、Ｈ_２Ｏ_２及びＨ_２ＯからなるＳＣ−１とを用いて前記スクリーン酸化膜をエッチングする。トンネル酸化膜１２を７５０〜８００℃の温度でウェット酸化方式によって８５〜１１０Åの厚さに形成し、トンネル酸化膜１２の蒸着後、９００〜９１０℃の温度でＮ_２を用いて２０〜３０分間熱処理工程を行うことにより、トンネル酸化膜１２と半導体基板１０との界面の欠陥密度を最小化する。

トンネル酸化膜１２上に、４８０〜５５０℃の温度と０.１〜３.０ｔｏｒｒの圧力でＣＶＤ(Chemical Vapor Deposition)、ＬＰＣＶＤ(Low Pressure ＣＶＤ)、ＰＥＣＶＤ(Plasma Enhanced ＣＶＤ)又はＡＰＣＶＤ(Atmospheric Pressure ＣＶＤ)方式によりＳｉＨ_４又はＳｉ_２Ｈ_６とＰＨ_３ガスを用いて３００〜５００Åの厚さに、Ｐが１.０Ｅ２０〜５.０Ｅ２０ａｔｏｍｓ／ｃｃ程度の濃度でドープされたアモルファスシリコン膜としての第１ポリシリコン膜１４を蒸着する。これにより、第１ポリシリコン膜１４の粒度が最小化されて電界集中を防止することができる。第１ポリシリコン膜１４上にＬＰＣＶＤ方法によって約９００〜２０００Å程度の厚さにパッド窒化膜１６を形成する。

図１（ｂ）を参照すると、パッド窒化膜１６、第１ポリシリコン膜１４、トンネル酸化膜１２及び半導体基板１０をＩＳＯマスクパターニング(ISO mask patterning)を用いて順次エッチングし、ＳＴＩ(Shallow Trench Isolation)構造のトレンチ１８を形成して活性領域とフィールド領域を定義する。ＳＴＩ構造のトレンチ１８側壁のエッチングダメージを補償するためのドライ酸化工程を行ってトレンチ１８のコーナー部分をラウンド化する。全体構造上に高温酸化膜(High Temperature Oxide；ＨＴＯ)を薄く蒸着し、高温で緻密化工程を行ってライナー酸化膜（図示せず）を形成する。勿論、上述したライナー酸化膜蒸着工程を省略して工程を単純化することができる。

具体的に、全体構造上部に感光膜を塗布した後、感光膜マスクを用いたフォトリソグラフィ工程を行って感光膜パターン（図示せず）を形成する。前記感光膜パターンをエッチングマスクとするエッチング工程を行ってパッド窒化膜１６、第１ポリシリコン膜１４、トンネル酸化膜１２及び半導体基板１０をエッチングしてＳＴＩ構造のトレンチ１８を形成する。トレンチの形成に際して、半導体基板は６５〜８５°程度の特定の傾きを有するようにエッチングを行う。上述したエッチング工程によるトレンチ１８の側壁のダメージを補償し、トレンチの上部コーナーをラウンド(Rounding)化するために、７５０〜９００℃の温度範囲内でドライ酸化工程を行って側壁酸化膜２０を５０〜１５０Åの厚さに形成する。従来より低いドライ酸化工程を行ってウェル又はしきい値電圧（Ｖｔ）調節のために注入されているイオンの拡散を最小化して正常的なジャンクションとウェルを維持する。

後続工程の酸化膜とトレンチ１８間の接着特性を向上させ、モウト(moat)の発生を防止するために、ＤＣＳ(Dichloro Silane；ＳｉＨ_２Ｃｌ_２)ガスを用いて形成されたＨＴＯで５０〜１５０Åの厚さだけ蒸着した後、１０００〜１１００℃の温度でＮ_２を用いて２０〜３０分間高温緻密化工程を行ってライナー酸化膜（図示せず）を形成する。高温緻密化工程によりライナー酸化膜の組織が緻密になってエッチング抵抗性を増加させ、ＳＴＩ実現の際にモウト形成を抑制し、漏洩電流を防止する。

図１（ｃ）を参照すると、全体構造上に高密度プラズマ(High Density Plasma；ＨＤＰ)酸化膜２２を蒸着してトレンチ１８の内部を埋め込む。パッド窒化膜１６を停止層とする平坦化工程を行ってパッド窒化膜１６上のＨＤＰ酸化膜２０及びライナー酸化膜を除去する。これにより、素子間の孤立のための素子分離膜を形成する。

具体的に、トレンチ１８の空白を満たすために、４０００〜１００００Å程度の厚さにＨＤＰ(High Density Plasma)酸化膜２２を形成する。この際、トレンチ１８の内部に空間が設けられないように前記ＨＤＰ酸化膜２２を蒸着する。

ＣＭＰを用いた平坦化工程を行った後、パッド窒化膜１６上に残存する可能性のある酸化膜を除去するために、ＢＯＥ又はＨＦを用いたポスト洗浄工程を行う。この際、オーバーエッチングされてＨＤＰ酸化膜２２の高さが減少することを最大限抑制しなければならない。ＨＤＰ酸化膜２２は、トレンチの内部を埋め込み、その上部が突出した形状にして、後続の工程によって形成されるフローティングゲート電極を互いに孤立させる素子分離膜となる。

図１（ｄ）及び図２（ａ）を参照すると、リン酸Ｈ_３ＰＯ_４を用いた窒化膜ストリップ工程(nitride strip)を行ってパッド窒化膜１６をエッチングする。ＤＨＦを用いた前処理洗浄工程を行って、第１ポリシリコン膜１４上に形成された自然酸化膜と残留物を除去する。全体構造上に第２ポリシリコン膜２６を蒸着した後、パターニング工程を行ってフローティングゲート電極３０を形成する。

具体的に、ストリップ工程を行って第１ポリシリコン１４を露出させた後、ウェット洗浄工程を行って第１及び第２ポリシリコン膜１４及び２６間の界面効果を最小化する。

全体構造上に、４８０〜５５０℃の温度と０.１〜３.０ｔｏｒｒの圧力でＣＶＤ、ＬＰＣＶＤ、ＰＥＣＶＤ又はＡＰＣＶＤ方式によりＳｉＨ_４又はＳｉ_２Ｈ_６とＰＨ_３ガスを用いて１０００〜３０００Åの厚さに、Ｐが１.０Ｅ２０〜５.０Ｅ２０ａｔｏｍｓ／ｃｃ程度の濃度でドープされたアモルファスシリコン膜の第２ポリシリコン膜２６を蒸着する。これに限定されず、第２ポリシリコン膜２６をフラッシュメモリ素子のカップリング比を最大化することが可能な厚さに形成する。

第２ポリシリコン膜２６上に感光膜を塗布した後、フローティングゲート用マスクを用いたフォトリソグラフィ工程を行って感光膜パターン（図示せず）を形成する。前記感光膜パターンをエッチングマスクとするエッチング工程を行ってフローティングゲート電極３０を形成するが、この際、露出したＨＤＰ酸化膜２２の一部を除去するオーバーエッチングによってＨＤＰ酸化膜２２の上部がリセスされるように形成してフローティングゲート電極３０の孤立を確実にするが、ＨＤＰ酸化膜２２の損失を最小化する。

図４は本発明に係る表面処理工程と誘電体膜蒸着工程を説明するための概念図である。

図２（ｂ）及び図４を参照すると、洗浄工程を行ってフローティングゲート電極３０を含んだ全体構造の表面に形成された自然酸化膜を除去した後、表面処理工程を行って全体構造の表面を窒化処理する。全体構造上にその段差に沿って誘電体膜４０を形成する。この際、上述した全工程をインサイチュで行って工程の単純化とコストダウンを図ることができる。

具体的に、フローティングゲート電極３０上に表面処理を行って窒化層３２を形成し、ＯＮＯ（第１酸化膜３４−窒化膜３６−第２酸化膜３８；ＳｉＯ_２−Ｓｉ_３Ｎ_４−ＳｉＯ_２）構造の誘電体膜４０を形成する。フローティングゲート電極３０が形成された半導体基板１０を４００〜７００℃の温度とＮ_２ガス雰囲気状態の蒸着チャンバーにロードする（図４のＡ領域）。一定の時間チャンバーの温度を８００℃以上に急速上昇させた後（図４のＢ領域）、８５０〜９５０℃の温度と１０〜７６０ｔｏｒｒの圧力で１００〜１００００ｓｃｃｍのＮ_２Ｏガスを流入して５〜６０分間アニーリングを行う（図４のＣ領域）。これにより、全体構造の表面に薄い窒化層３２が形成される。

Ｎ_２Ｏガスを用いたアニーリング工程の後、一定の時間チャンバーの温度を７５０℃まで下降させる（図４のＤ領域）。０.１〜３ｔｏｒｒの低圧と７９０〜８３０℃の温度で蒸着ガスとしてＤＣＳ(Dichloro Silane；ＳｉＨ_２Ｃｌ_２)ガスをチャンバーにさらに注入するが、ＤＣＳとＮ_２Ｏの比が１：５〜１：１０に維持されるように２つのガスを調節して全体構造の段差に沿って第１酸化膜３４を形成する（図４のＥ領域）。第１酸化膜３４は厚さ３５〜１００Åの高温酸化膜(Hot Temperature Oxide)で形成する。

チャンバーへのＮ_２Ｏガスの流入を防ぎ、ＮＨ_３ガスを注入して第１酸化膜３４の上部にＤＣＳガスとＮＨ_３ガスをソースとする窒化膜３６を形成する（図４のＦ領域）。蒸着条件としては０.１〜３ｔｏｒｒの低圧と６５０〜８００℃の温度でＣＶＤ法を用いて厚さ５０〜１００Åの窒化膜３６を蒸着する。

チャンバーへのＮＨ_３ガスの流入を防ぎ、Ｎ_２ＯガスとＤＣＳガスを注入し続けて窒化膜３６上に第２酸化膜３８を形成する（図４のＧ領域）。第２酸化膜３８の蒸着は第１酸化膜３４の蒸着条件と同一の条件で行うが、アニーリング工程は行わない。第２酸化膜３８を３５〜１５０Åの厚さに形成する。一定の時間チャンバーの温度を４００〜７００℃まで下降させた後（図４のＨ領域）、半導体基板をアンロードする（図４のＩ領域）。この際、第１酸化膜、窒化膜及び第２酸化膜を同一の温度で蒸着することができる。

ＯＮＯ構造を有する誘電体膜４０の形成後、ＯＮＯの質を向上させかつ各層間のインタフェースを強化するために、ウェット酸化方式によって約７５０〜８００℃の温度でモニタリングウェーハ(monitoring wafer)を基準として約１５０〜３００Åの厚さに酸化するようにスチームアニール(steam anneal)を行うことができる。ひいては、前記ＯＮＯ工程と前記スチームアニールを行う際、各工程間に数時間以内の時間遅延のない工程を行って、自然酸化膜又は不純物による汚染を防止することができる。

図３を参照すると、コントロールゲートを形成するための物質膜としての第３ポリシリコン膜４２とタングステンシリサイド膜ＷＳｉ_ｘ４４を順次蒸着する。

具体的に、第３ポリシリコン膜４２は、タングステンシリサイド膜４４の蒸着の際に誘電体膜４０に置換固溶して酸化膜の厚さを増加させる可能性のあるフッ酸の拡散を防止し、タングステンＷとリンＰとの結合によって形成されるＷＰ_ｘ層の生成を防止するために、ドープ処理された膜とドープ処理されていない膜(doped and undoped)の二重構造で、約５１０〜５５０℃の温度と１.０〜３ｔｏｒｒの圧力でＣＶＤ、ＰＥＣＶＤ、ＬＰＣＶＤ又はＡＰＣＶＤを用いてアモルファスシリコン膜で蒸着することが好ましい。これにより、後続のタングステンシリサイド膜４４が膨れ上がる現象(Blowing-up)を防止することができる。ドープ処理された膜とドープ処理されていない膜との比を１：２〜６：１とし、第２ポリシリコン膜２６間の空間が十分埋め込まれるように約５００〜１５００Åの厚さにアモルファスシリコン膜を形成することにより、後続のタングステンシリサイド膜４４の蒸着の際に隙間の形成を抑制し、ワードライン抵抗Ｒｓを減少させることができる。前記２層構造の第３ポリシリコン膜４２を形成する際、ＳｉＨ_４又はＳｉ_２Ｈ_６とＰＨ_３ガスを用いて、ドープ処理された膜を形成し、その後ＰＨ_３ガスを遮断し、引き続きドープ処理されていない膜を形成することが好ましい。

タングステンシリサイド膜４４を、低いフッ素含有、低いポストアニールストレス(post annealed stress)及び良好な接着強度を有するＭＳ（ＳｉＨ_４）又はＤＣＳ（ＳｉＨ_２Ｃｌ_２）とＷＦ_６との反応を用いて３００〜５００℃の温度で適切なステップカバレッジ(step coverage)を実現し、ワードライン抵抗Ｒｓを最小化させることが可能な化学的量論比２.０〜２.８程度に成長させることがよい。

タングステンシリサイド膜４４上にＳｉＯ_ｘＮ_ｙ又はＳｉ_３Ｎ_４を用いてＡＲＣ層（図示せず）を蒸着し、ゲートマスクとエッチング工程(gate mask and etching)、セルフアラインマスクとエッチング(self aligned mask andetching)工程を行ってフラッシュメモリセルを形成する。

本発明に係る半導体素子の製造方法を説明するための断面図である。本発明に係る半導体素子の製造方法を説明するための断面図である。本発明に係る半導体素子の製造方法を説明するための断面図である。本発明に係る表面処理工程と誘電体膜蒸着工程を説明するための概念図である。

符号の説明

１０半導体基板
１２トンネル酸化膜
１４、２６、４２ポリシリコン
１６パッド窒化膜
１８トレンチ
２０、２２、３４、３８酸化膜
３０フローティングゲート電極
３２窒化層
３６窒化膜
４０誘電体膜
４４タングステンシリサイド膜

Claims

（ａ）フローティングゲート電極が形成された半導体基板を設ける段階と、
（ｂ）前記フローティングゲート電極の上部を窒化処理する段階と、
（ｃ）前記結果物の段差に沿って誘電体膜を形成する段階と、
（ｄ）前記誘電体膜上にコントロールゲート電極用物質膜を形成する段階とを含んでなるが、
前記フローティングゲート電極の上部を窒化処理する段階と、前記誘電体膜を形成する段階とを同一のチャンバー内でインサイチュにて行うことを特徴とする半導体素子の製造方法。
前記誘電体膜は第１酸化膜、窒化膜及び第２酸化膜が順次積層されたＯＮＯ構造であることを特徴とする請求項１記載の半導体素子の製造方法。
前記同一のチャンバー内でインサイチュにて行う前記（ｂ）段階と前記（ｃ）段階は、
８００〜９００℃の温度で１００〜１００００ｓｃｃｍのＮ_２Ｏガスを流入して前記フローティングゲート電極の上部を窒化処理する段階と、
０.１〜３ｔｏｒｒの圧力と７９０〜８３０℃の温度でＮ_２ＯガスとＤＣＳ（ＳｉＨ_２Ｃｌ_２）ガスを流入して段差に沿って第１酸化膜を形成する段階と、
０.１〜３ｔｏｒｒの圧力と６５０〜８００℃の温度でＤＣＳガスとＮＨ_３ガスを流入して前記第１酸化膜上に窒化膜を形成する段階と、
０.１〜３ｔｏｒｒの圧力と７９０〜８３０℃の温度でＮ_２ＯガスとＤＣＳ（ＳｉＨ_２Ｃｌ_２）ガスを流入して前記窒化膜上に第２酸化膜を形成する段階とを含むことを特徴とする請求項１記載の半導体素子の製造方法。
前記ＤＣＳ（ＳｉＨ_２Ｃｌ_２）ガスとＮ_２Ｏガスとの比が１：５〜１：１０であることを特徴とする請求項２記載の半導体素子の製造方法。
前記フローティングゲート電極の形成は、
前記半導体基板上にトンネル酸化膜、第１ポリシリコン膜及びパッド窒化膜を順次形成する段階と、
パターニング工程によって前記パッド窒化膜、第１ポリシリコン膜、前記トンネル酸化膜及び前記半導体基板の一部をエッチングして前記半導体基板内にトレンチを形成する段階と、
前記トレンチを含んだ全体構造上に酸化膜を蒸着した後、前記パッド窒化膜が露出されるように前記酸化膜を平坦化する段階と、
前記パット窒化膜をエッチングした後、全体構造上に第２ポリシリコン膜を蒸着する段階と、
前記第２ポリシリコンをパターニングしてフローティングゲート電極を形成する段階とを含むことを特徴とする請求項１記載の半導体素子の製造方法。
前記（ｃ）段階と前記（ｄ）段階との間に、
前記誘電体膜の厚さが１５０〜３００Åとなるように約７５０〜８００℃の温度でウェット酸化方式のスチームアニーリングを行う段階をさらに含むことを特徴とする請求項１記載の半導体素子の製造方法。
（ａ）フローティングゲート電極が形成された半導体基板を蒸着チャンバー内にロードする段階と、
（ｂ）前記蒸着チャンバー内の温度を第１蒸着温度に変化させる段階と、
（ｃ）前記第１蒸着温度で前記フローティングゲート電極の上部を窒化処理する段階と、
（ｄ）前記蒸着チャンバー内の温度を第２蒸着温度範囲に変化させる段階と、
（ｅ）前記第２蒸着温度範囲で段差に沿って誘電体膜を形成する段階と、
（ｆ）前記半導体基板を蒸着チャンバーにアンロードする段階とを含む半導体素子の製造方法。
前記第１蒸着温度は８００〜９５０℃であり、前記第２蒸着温度は６５０〜８３０℃であることを特徴とする請求項７記載の半導体素子の製造方法。
前記（ｃ）段階は、前記蒸着チャンバー内にＮ_２Ｏガスを流入してフローティングゲート電極の上部を窒化処理することを特徴とする請求項７記載の半導体素子の製造方法。
前記（ｅ）段階は、
前記蒸着チャンバー内にＮ_２ＯガスとＤＣＳ（ＳｉＨ_２Ｃｌ_２）ガスを流入して第１酸化膜を形成する段階と、
前記蒸着チャンバー内にＮＨ_３ガスとＤＣＳ（ＳｉＨ_２Ｃｌ_２）ガスを流入して前記第１酸化膜上に窒化膜を形成する段階と、
前記蒸着チャンバー内にＮ_２ＯガスとＤＣＳ（ＳｉＨ_２Ｃｌ_２）ガスを流入して前記窒化膜上に第２酸化膜を形成する段階とを含むことを特徴とする請求項７記載の半導体素子の製造方法。
前記ＤＣＳ（ＳｉＨ_２Ｃｌ_２）ガスとＮ_２Ｏガスとの比が１：５〜１：１０であることを特徴とする請求項１０記載の半導体素子の製造方法。