KR100537277B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100537277B1
KR100537277B1 KR10-2002-0074456A KR20020074456A KR100537277B1 KR 100537277 B1 KR100537277 B1 KR 100537277B1 KR 20020074456 A KR20020074456 A KR 20020074456A KR 100537277 B1 KR100537277 B1 KR 100537277B1
Authority
KR
South Korea
Prior art keywords
gas
film
oxide film
gate electrode
floating gate
Prior art date
Application number
KR10-2002-0074456A
Other languages
English (en)
Other versions
KR20040046512A (ko
Inventor
동차덕
신승우
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2002-0074456A priority Critical patent/KR100537277B1/ko
Priority to US10/617,476 priority patent/US6991985B2/en
Priority to TW092119149A priority patent/TWI248639B/zh
Priority to JP2003328028A priority patent/JP2004179624A/ja
Publication of KR20040046512A publication Critical patent/KR20040046512A/ko
Application granted granted Critical
Publication of KR100537277B1 publication Critical patent/KR100537277B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3211—Nitridation of silicon-containing layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 본 발명은 플로팅 게이트를 형성한 다음 질화 공정을 실시하여 플로팅 게이트 전극 상부표면의 거칠기를 개선할 수 있고, 질화공정과 유전체막 형성공정을 인-시츄로 진행하여 공정을 단순화할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 셀의 유전체막 형성 방법에 관한 것이다.
최근 디자인 룰(Design Rule)이 줄어들고 소자의 사이즈(Size)가 줄어들면서 플래시 메모리 셀에서 플로팅 게이트간의 간격 및 커플링에 가장 큰 영향을 미치는 필드 산화막(Field Oxide; FOX) 중첩(Overlap)의 조절에 어려움을 겪고 있다. 일반적으로 STI 공정을 이용하여 플래시 메모리 셀을 구현하고 있는데, 플로팅 게이트의 아이솔레이션(Isolation) 진행시에 마스크를 이용한 패터닝 공정의 작업은 마스크 임계치수(Critical Dimension; CD) 변화에 따른 웨이퍼의 균일화가 용이하지 않아 소자간의 커플링 비가 균일하지 않는 문제점이 발생한다. 또한 플래시 메모리 소자의 프로그램 및 소거시 높은 바이어스 전압을 인가하게 되면 균일하지 않은 플로팅 게이트에 의해 플래시 메모리 소자의 결함이 발생하게 된다.
플로팅 게이트 전극 표면의 거칠기가 증가하여 전계가 일정영역에 집중되는 현상이 발생하고, 플로팅 게이트와 컨트롤 게이트 사이의 유전체막의 효과적인 두께 확보가 어렵고, 누설전류의 증가로 인해 플래시 메모리 셀의 저장 특성을 개선시키기 어려운 문제가 발생한다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 N2O 가스를 이용하여 플로팅 게이트 전극 표면의 거칠기를 개선하고, 그 상부에 형성되는 유전체막의 특성을 향상시켜 게이트 전극 표면의 전계 집중을 억제하고, 유전체막의 누설전류 발생을 감소하며 차지 투 브레이크다운(Charge To Breakdown)이 증가하며 브레이크다운 영역(Breakdown)이 증가하여 플래시 메모리 셀의 저장 특성을 개선할 수 있는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
본 발명에 따른 반도체 소자의 제조 방법은, 플로팅 게이트 전극이 형성된 반도체 기판이 제공되는 단계; 상기 플로팅 게이트 전극 표면의 거칠기를 개선하기 위해 상기 플로팅 게이트 전극 상부를 질화처리한 후, 상기 결과물의 단차를 따라 ONO로 이루어진 유전체막을 형성하는 공정을 동일 챔버 내에서 실시하는 단계; 상기 유전체막 형성 후, 상기 ONO의 질을 향상시키고 각 층간의 인터페이스를 강화하기 위해 습식 산화방식의 스팀 어닐을 수행하는 단계; 및 상기 유전체막 상부에 콘트롤 게이트 전극용 물질막을 형성하는 단계를 포함한다.
또한, 플로팅 게이트 전극이 형성된 반도체 기판을 증착 챔버 내로 로딩하는 단계와, 상기 증착 챔버 내의 온도를 제 1 증착 온도로 변화시키는 단계와, 상기 제 1 증착 온도에서 상기 플로팅 게이트 전극 상부를 질화처리하는 단계와, 상기 증착 챔버 내의 온도를 제 2 층착 온도범위로 변화시키는 단계와, 상기 제 2 증착 온도범위에서 단차를 따라 제 1 산화막, 질화막 및 제 2 산화막을 순차적으로 증착하여 유전체막을 형성하는 단계 및 상기 반도체 기판을 증착 챔버에서 언로딩하는 공계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법에 관해 설명하기 위한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10) 상에 기판 표면의 결정결함 억제 또는 표면처리 및 이온주입시 버퍼층 역활을 하는 스크린 산화막(미도시)을 증착한 다음 이온주입을 실시하여 웰을 형성한다. 상기 스크린 산화막을 제거한 다음 터널 산화막(12), 제 1 폴리 실리콘막(14) 및 패드 질화막(16)을 증착한다.
구체적으로, 상기 스크린 산화막 형성전 반도체 기판(10)의 세정을 위해 H2O 와 HF의 혼합비율이 50:1인 DHF(Dilute HF)와 NH4OH, H2O2 및 H2O로 구성된 SC-1(Standard Cleaning - 1)을 이용하거나, NH4F와 HF의 혼합비율이 100:1 내지 300:1인 BOE(Buffered Oxide Etch)와 NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 전처리 세정공정을 실시한다. 750 내지 800℃의 온도범위 내에서 건식 또는 습식 산화를 실시하여 30 내지 120Å 두께의 상기 스크린 산화막을 형성한다.
이온 주입 후, H2O 와 HF의 혼합비율이 50:1인 DHF와, NH4OH, H2O2 및 H2O로 구성된 SC-1을 이용하여 상기 스크린 산화막을 식각한다. 터널 산화막(12)을 750 내지 800℃의 온도에서 습식 산화방식으로 85 내지 110Å의 두께로 형성하고, 터널 산화막(12) 증착 후 900 내지 910℃의 온도에서 N2를 이용하여 20 내지 30분간 열처리 공정을 실시함으로서 터널 산화막(12)과 반도체 기판(10)간의 계면의 결함 밀도를 최소화한다.
터널 산화막(12) 상부에 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 화학 기상 증착법(Chemical Vaper Deposition; CVD), 저압 화학 기상 증착법(Low Pressure CVD; LP-CVD), 플라즈마 인핸스드 화학 기상 증착법(Plasma Enhanced CVD; PE-CVD) 또는 대기압 화학 기상 증착법(Atmospheric Pressure CVD; AP-CVD) 방식으로 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 300 내지 500Å의 두께로 P 농도가 1.0E20 내지 5.0E20atoms/cc 정도 도핑된 비정질 실리콘 막인 제 1 폴리 실리콘막(14)을 증착한다. 이로써 제 1 폴리 실리콘막(14)의 입도가 최소화 되어 전계 집중을 방지할 수 있다. 제 1 폴리 실리콘막(14) 상에 LP-CVD 방법으로 약 900 내지 2000Å정도의 높은 두께로 패드 질화막(16)을 형성한다.
도 1b를 참조하면, 패드 질화막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 ISO(Isolation) 마스크 패터닝(ISO mask patterning)을 통해 순차적으로 식각하여 STI(Shallow Trench Isolation)구조의 트렌치(trench; 18)를 형성하여 활성 영역과 필드 영역을 정의한다. STI 구조의 트렌치(18) 측벽의 식각 데미지(Damage)를 보상하기 위한 건식산화공정을 실시하여 트렌치(18)의 코너부분을 라운딩한다. 전체 구조 상부에 고온 산화막(High Temperature Oxide; HTO)을 얇게 증착하고 고온에서 치밀화 공정을 수행하여 라이너 산화(liner oxide)막(미도시)을 형성한다. 물론 상술한 라이너 산화막 증착 공정을 생략하여 공정을 단순화 할 수 있다.
구체적으로, 전체 구조 상부에 감광막을 도포한 다음 감광막 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 패드 질화막(16), 제 1 폴리 실리콘막(14), 터널 산화막(12) 및 반도체 기판(10)을 식각하여 STI 구조의 트렌치(18)를 형성한다. 트렌치를 형성함에 있어서 반도체 기판은 65 내지 85°정도의 특정한 기울기를 갖도록 식각을 수행한다. 상술한 식각공정에 의한 트렌치(18) 측벽의 데미지를 보상하고, 트렌치 상부 코너(Corner)를 라운딩(Rounding)화하기 위해 750 내지 900℃의 온도 범위 내에서 건식 산화공정을 실시하여 측벽 산화막(20)을 50 내지 150Å 두께로 형성한다. 종래보다 낮은 건식 산화공정을 실시하여 웰 또는 문턱전압(Vt)조절을 위해 주입되어 있는 이온들의 확산을 최소화하여 정상적인 정션과 웰을 유지한다.
후속 공정의 산화막과 트렌치(18) 간의 접착특성을 향상시키고, 모우트(Moat) 발생을 방지하기 위하여 DCS(Dichloro Silane; SiH2Cl2)가스를 이용하여 형성된 HTO로 50 내지 150Å의 두께만큼 증착한 후, 1000 내지 1100℃의 온도에서 N2를 이용하여 20 내지 30분간 고온 치밀화 공정을 수행하여 라이너 산화막(미도시)을 형성한다. 고온 치밀화 공정으로 인해 라이너 산화막의 조직이 치밀해져 식각 저항성을 증가시키고 STI 구현시 모우트 형성을 억제하며 또한 누설 전류 방지에 도움을 준다.
도 1c를 참조하면, 전체 구조 상부에 고밀도 플라즈마(High Density Plasma; HDP) 산화막(22)을 증착하여 트렌치(18) 내부를 매립한다. 패드 질화막(16)을 정지층으로 하는 평탄화 공정을 실시하여 패드 질화막(16) 상의 HDP 산화막(20) 및 라이너 산화막을 제거한다. 이로써 소자간의 고립을 위한 소자 분리막을 형성한다.
구체적으로, 트렌치(18) 공백을 채우기 위해 4000 내지 10000Å정도의 두께로 HDP(High Density Plasma) 산화막(22)을 형성한다. 이때 트렌치(18) 내부에 빈 공간이 형성되지 않도록 상기 HDP 산화막(22)을 증착한다.
CMP를 이용한 평탄화 공정을 수행한 후 패드 질화막(16)상에 잔존할 가능성이 있는 산화막을 제거하기 위해 BOE또는 HF를 이용한 포스트 세정 공정을 실시한다. 이때 과도한 식각이 되어 HDP 산화막(22)의 높이가 감소하는 것을 최대한 억제해야 한다. HDP 산화막(22)은 트렌치 내부를 매립하고, 그 상부가 돌출된 형태가 되어 후속 공정에 의해 형성되는 플로팅 게이트전극들을 서로 고립을 하는 소자 분리막이 된다.
도 1d 및 도 1e를 참조하면, 인산(H3PO4)을 이용한 질화막 스트립(nitride strip) 공정을 수행하여 패드 질화막(16)을 식각한다. DHF를 이용한 전처리 세정 공정을 실시하여 제 1 폴리 실리콘막(14) 상부에 형성된 자연산화막과 잔류물들을 제거한다. 전체 구조 상부에 제 2 폴리 실리콘막(26)을 증착한 다음, 패터닝 공정을 실시하여 플로팅 게이트전극(30)을 형성한다.
구체적으로, 스트립 공정을 실시하여 제 1 폴리 실리콘(14)은 노출시킨 다음, 습식 세정공정을 실시하여 제 1 및 제 2 폴리 실리콘막(14 및 26)간의 계면효과를 최소화한다.
전체 구조 상부에 480 내지 550℃의 온도와 0.1 내지 3.0torr의 압력 하에서 CVD, LP-CVD, PE-CVD 또는 AP-CVD 방식으로 SiH4 또는 Si2H6 와 PH3 가스를 이용하여 1000 내지 3000Å의 두께로 P 농도가 1.0E20 내지 5.0E20atoms/cc 정도 도핑된 비정질 실리콘 막인 제 2 폴리 실리콘막(26)을 증착한다. 이에 한정되지 않고, 제 2 폴리 실리콘막(26)을 플래시 메모리 소자의 커플링 비를 최대화 할 수 있는 두께로 형성한다.
제 2 폴리 실리콘막(26) 상부에 감광막을 도포한 다음 플로팅 게이트용 마스크를 이용한 포토리소그라피 공정을 실시하여 감광막 패턴(미도시)을 형성한다. 상기 감광막 패턴을 식각 마스크로 하는 식각공정을 실시하여 플로팅 게이트 전극(30)을 형성한다. 이때 노출된 HDP 산화막(22)의 일부를 제거하는 과도식각을 통해 HDP 산화막(22) 상부가 리세스되도록 형성하여 플로팅 게이트 전극(30)의 고립을 확실히 하되, HDP 산화막(22)의 손실이 최소화 되도록 한다.
도 2는 본 발명에 따른 표면처리 공정과 유전체막 증착 공정을 설명하기 위한 개념도이다.
도 1f 및 도 2를 참조하면, 세정 공정을 실시하여 플로팅 게이트 전극(30)을 포함한 전체 구조 표면에 형성된 자연산화막을 제거한 다음, 표면처리 공정을 실시하여 전체 구조 표면을 질화처리한다. 전체 구조 상부에 그 단차를 따라 유전체막(40)을 형성한다. 이때 상술한 모든 공정을 인-시츄(In-Situ)로 진행하여 공정의 단순화와 원가절감을 할 수 있다.
구체적으로, 플로팅 게이트 전극(30) 상부에 표면처리를 실시하여 질화층(32)을 형성하고, ONO(제 1 산화막(34)-질화막(36)-제 2 산화막(38); SiO2-Si3N4-SiO2)구조의 유전체막(40)을 형성한다. 플로팅 게이트 전극(30)이 형성된 반도체 기판(10)을 400 내지 700℃ 온도와 N2가스 분위기 상태의 증착 챔버로 로딩한다(도 2의 A영역). 일정시간 동안 챔버의 온도를 800℃ 이상으로 급속 상승 시킨 다음(도 2의 B영역), 850 내지 950℃의 온도와 10 내지 760torr의 압력하에서 100 내지 10000sccm의 N2O 가스를 유입하여 5 내지 60 분간 어닐링(Annealing)을 실시한다(도 2의 C영역). 이로써 전체 구조 표면에 얇은 질화층(32)이 형성된다.
N2O 가스를 이용한 어닐링공정 후, 일정시간 동안 챔버의 온도를 750℃ 까지 하강 한다(도 2의 D영역). 0.1 내지 3torr의 낮은 압력과 790 내지 830℃의 온도하에서 증착 가스로 DCS(Dichloro Silane; SiH2Cl2) 가스를 챔버에 더 주입하되, DCS 와 N2O의 비율이 1 : 5 내지 1 : 10이 유지되도록 두 가스를 조절하여 전체 구조의 단차를 따라 제 1 산화막(34)을 형성한다(도 2의 E영역). 제 1 산화막(34)은 35 내지 100Å 두께의 고온 산화막(Hot Temperature Oxide)으로 형성한다.
챔버에 유입되는 N2O 가스의 유입을 막고, NH3 가스를 주입하여 제 1 산화막(34) 상부에 DCS 가스와 NH3 가스를 소스로 하는 질화막(36)을 형성한다(도 2의 F영역). 증착 조건으로는 0.1 내지 3torr의 낮은 압력과 650 내지 800℃의 온도하에서 화학 기상 증착법을 이용하여 50 내지 100Å 두께의 질화막(36)을 증착한다.
챔버에 유입되는 NH3 가스의 유입을 막고, N2O 가스와 DCS 가스를 계속 주입하여 질화막(36) 상부에 제 2 산화막(38)을 형성한다(도 2의 G영역). 제 2 산화막(38) 증착 조건은 제 1 산화막(34) 증착 조건과 동일한 조건에서 실시하되, 어닐링 공정은 실시하지 않는다. 제 2 산화막(38)을 35 내지 150Å 두께로 형성한다. 일정시간 동안 챔버의 온도를 400 내지 700℃ 까지 하강한 다음(도 2의 H영역), 반도체 기판을 언로딩(Unloading) 한다(도 2의 I영역). 이때 제 1 산화막, 질화막 및 제 2 산화막을 동일한 온도에서 증착할 수 있다.
ONO구조의 유전체막(40) 형성 후 ONO의 질을 향상시키고 각 층간의 인터페이스(interface)를 강화하기 위해 습식 산화방식으로 약 750 내지 800℃ 온도에서 모니터링 웨이퍼(monitoring wafer)를 기준으로 약 150 내지 300Å의 두께로 산화 되도록 스팀 어닐(steam anneal)을 수행할 수 있다. 나아가 상기 ONO공정과 상기 스팀 어닐을 수행시 각 공정간의 지연시간이 수 시간 이내의 시간 지연이 없는 공정을 진행하여 자연 산화막 또는 불순물에 오염되는 것을 방지하도록 한다.
도 1g를 참조하면, 컨트롤 게이트를 형성하기 위한 물질막인 제 3 폴리 실리콘막(42)과 텅스텐 실리사이드막(WSix; 44)을 순차적으로 증착한다.
구체적으로, 제 3 폴리 실리콘막(42)은 텅스텐 실리사이드막(44) 증착시 유전체막(40)에 치환 고용되어 산화막 두께를 증가시킬 수 있는 불산의 확산을 방지하고, 텅스텐(W)과 인(P)의 결합을 통해 형성되는 WPx 층의 생성을 방지하기 위해 도핑처리된 막과 도핑처리되지 않은 막(doped and undoped)의 2중구조로, 약 510 내지 550℃의 온도와 1.0 내지 3torr의 압력 하에서 CVD, PE-CVD, LP-CVD 또는 AP-CVD을 이용하여 비정질 실리콘 막으로 증착하는 것이 바람직하다. 이로써 후속 텅스텐 실리사이드막(44)이 부풀어 오르는 현상(Blowing-up)을 방지할 수 있다. 도핑처리된 막과 도핑처리되지 않은 막의 비율을 1:2 내지 6:1의 비율로 하고, 제 2 폴리 실리콘막(26) 사이의 공간이 충분히 매립이 되도록 약 500 내지 1500Å두께로 비정질 실리콘막을 형성함으로써, 후속 텅스텐 실리사이드막(44) 증착시 틈 형성을 억제하여 워드라인 저항(Rs)을 감소시킬 수 있다. 상기의 2층 구조의 제 3 폴리 실리콘막(42)을 형성할 때 SiH4 또는 Si2H6 와 PH3가스를 이용하여 도핑처리된 막을 형성하고 이후 PH3가스를 차단하고 연속적으로 도핑치리되지 않은 막을 형성하는 것이 바람직하다.
텅스텐 실리사이드막(44)을 낮은 불소 함유와 낮은 포스트 어닐드 스트레스(post annealed stress) 그리고 좋은 접착 강도를 갖는 MS(SiH4) 또는 DCS(SiH2CL2)와 WF6의 반응을 이용하여 300 내지 500℃사이의 온도에서 적절한 스텝 커버리지(step coverage)를 구현하고, 워드라인 저항(Rs)을 최소화시킬 수 있는 화학적양론비인 2.0 내지 2.8 정도로 성장시키는 것이 좋다.
텅스텐 실리사이드막(44)상에 SiOxNy 또는 Si3N4를 이용하여 도시되지 않은 ARC층을 증착하고, 게이트 마스크와 에칭(Gate mask and etching)공정과 셀프 얼라인드 마스크와 에칭(Self aligned mask and etching) 공정을 수행하여 플래시 메모리 셀을 형성한다.
상술한 바와 같이, 본 발명은 플로팅 게이트를 형성한 다음 질화 공정을 실시하여 플로팅 게이트 전극 상부에 질화층을 형성함으로서, 유전체막의 특성을 개선하여 누설전류(Leakage Current), 브레이크다운 영역(Breakdown Field) 및 차지 투 브레이크다운(Charge To Breakdown)의 특성을 개선하며, 플로팅 게이트 전극 표면의 거칠기를 개선할 수 있다.
또한, 질화공정과 유전체막 형성공정을 츄로 진행하여 공정을 단순화할 수 있다.
또한, 복잡한 공정이나 장비의 추가 소요 없기 기존의 장비와 공정을 이용하여 응용 및 적용 가능하여 낮은 비용으로 높은 신뢰성을 갖는 소자를 형성할 수 있다.
도 1a 내지 도 1g는 본 발명에 따른 반도체 소자의 제조 방법에 관해 설명하기 위한 단면도들이다.
도 2는 본 발명에 따른 표면처리 공정과 유전체막 증착 공정을 설명하기 위한 개념도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판 12 : 터널 산화막
14, 26, 42 : 폴리 실리콘 16 : 패드 질화막
18 : 트렌치 20, 22, 34, 38 : 산화막
30 : 플로팅 게이트 전극 32 : 질화층
36 : 질화막 40 : 유전체막
44 : 텅스텐 실리사이드막

Claims (11)

  1. (a)플로팅 게이트 전극이 형성된 반도체 기판이 제공되는 단계;
    (b)상기 플로팅 게이트 전극 표면의 거칠기를 개선하기 위해 상기 플로팅 게이트 전극 상부를 질화처리한 후, 상기 결과물의 단차를 따라 ONO로 이루어진 유전체막을 형성하는 공정을 동일 챔버 내에서 실시하는 단계;
    (c)상기 유전체막 형성 후, 상기 ONO의 질을 향상시키고 각 층간의 인터페이스를 강화하기 위해 습식 산화방식의 스팀 어닐을 수행하는 단계; 및
    (d)상기 유전체막 상부에 콘트롤 게이트 전극용 물질막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 삭제
  3. 제 1 항에 있어서, 상기 (b) 단계는,
    800 내지 950℃ 온도 하에서 100 내지 10000sccm의 N2O 가스를 유입하여 상기 플로팅 게이트 전극 상부를 질화처리하는 단계;
    0.1 내지 3torr의 압력과 790 내지 830℃의 온도 하에서 N2O 가스와 DCS(SiH2Cl2) 가스를 유입하여 단차를 따라 제 1 산화막을 형성하는 단계;
    0.1 내지 3torr의 압력과 650 내지 800℃의 온도 하에서 DCS 가스와 NH3 가스를 유입하여 상기 제 1 산화막 상에 질화막을 형성하는 단계; 및
    0.1 내지 3torr의 압력과 790 내지 830℃의 온도 하에서 N2O 가스와 DCS(SiH2Cl2) 가스를 유입하여 상기 질화막 상에 제 2 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 DCS(SiH2Cl2) 가스와 N2O 가스의 비율은 1 : 5 내지 1 : 10 인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 1 항에 있어서, 상기 플로팅 게이트 전극의 형성은,
    상기 반도체 기판 상에 터널 산화막, 제 1 폴리 실리콘막 및 패드 질화막을 순차적으로 형성하는 단계;
    패터닝 공정을 통해 상기 패드 질화막, 상기 제 1 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 식각하여 상기 반도체 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치를 포함한 전체구조 상부에 산화막을 증착한 후, 상기 패드 질화막이 노출되도록 상기 산화막을 평탄화하는 단계;
    상기 패드 질화막을 식각한 다음, 전체구조 상부에 제 2 폴리 실리콘막을 증착하는 단계; 및
    상기 제 2 폴리 실리콘을 패터닝하여 플로팅 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 스팀 어닐은,
    상기 유전체막의 두께가 150 내지 300Å이 되도록 약 750 내지 800℃ 온도에서 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. (a)플로팅 게이트 전극이 형성된 반도체 기판을 증착 챔버 내로 로딩하는 단계;
    (b)상기 증착 챔버 내의 온도를 제 1 증착 온도로 변화시키는 단계;
    (c)상기 제 1 증착 온도에서 상기 플로팅 게이트 전극 상부를 질화처리하는 단계;
    (d)상기 증착 챔버 내의 온도를 제 2 층착 온도범위로 변화시키는 단계;
    (e)상기 제 2 증착 온도범위에서 단차를 따라 제 1 산화막, 질화막 및 제 2 산화막을 순차적으로 증착하여 유전체막을 형성하는 단계; 및
    (f)상기 반도체 기판을 증착 챔버에서 언로딩하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 제 1 증착 온도는 800 내지 950℃이고, 상기 제 2 증착 온도범위는 650 내지 830℃인 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서, 상기 (c)단계는,
    상기 증착 챔버내에 N2O 가스를 유입하여 플로팅 게이트 전극 위부를 질화 처리하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제 7 항에 있어서, 상기 (e)단계는,
    상기 증착 챔버내에 N2O 가스와 DCS(SiH2Cl2) 가스를 유입하여 제 1 산화막을 형성하는 단계;
    상기 증착 챔버내에 NH3 가스와 DCS(SiH2Cl2) 가스를 유입하여 상기 제 1 산화막 상부에 질화막을 형성하는 단계; 및
    상기 증착 챔버내에 N2O 가스와 DCS(SiH2Cl2) 가스를 유입하여 상기 질화막 상부에 제 2 산화막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 DCS(SiH2Cl2) 가스와 N2O 가스의 비율은 1 : 5 내지 1 : 10 인 것을 특징으로 하는 반도체 소자의 제조 방법.
KR10-2002-0074456A 2002-11-27 2002-11-27 반도체 소자의 제조 방법 KR100537277B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR10-2002-0074456A KR100537277B1 (ko) 2002-11-27 2002-11-27 반도체 소자의 제조 방법
US10/617,476 US6991985B2 (en) 2002-11-27 2003-07-11 Method of manufacturing a semiconductor device
TW092119149A TWI248639B (en) 2002-11-27 2003-07-14 Method of manufacturing a semiconductor device
JP2003328028A JP2004179624A (ja) 2002-11-27 2003-09-19 半導体素子の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0074456A KR100537277B1 (ko) 2002-11-27 2002-11-27 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040046512A KR20040046512A (ko) 2004-06-05
KR100537277B1 true KR100537277B1 (ko) 2005-12-19

Family

ID=32322351

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0074456A KR100537277B1 (ko) 2002-11-27 2002-11-27 반도체 소자의 제조 방법

Country Status (4)

Country Link
US (1) US6991985B2 (ko)
JP (1) JP2004179624A (ko)
KR (1) KR100537277B1 (ko)
TW (1) TWI248639B (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
HUP0105169A3 (en) * 1999-07-21 2004-03-01 Kaneka Corp Process for producing optically active pyridineethanol derivatives
KR100573480B1 (ko) * 2003-06-30 2006-04-24 에스티마이크로일렉트로닉스 엔.브이. 반도체 소자의 제조 방법
US7122416B2 (en) * 2003-10-31 2006-10-17 Analog Devices, Inc. Method for forming a filled trench in a semiconductor layer of a semiconductor substrate, and a semiconductor substrate with a semiconductor layer having a filled trench therein
KR100550779B1 (ko) * 2003-12-30 2006-02-08 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
KR100601108B1 (ko) * 2003-12-31 2006-07-19 동부일렉트로닉스 주식회사 반도체 캐패시터의 산화막-질화막-산화막 구조 층의 일괄형성방법
KR100559040B1 (ko) * 2004-03-22 2006-03-10 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR100634400B1 (ko) * 2004-08-03 2006-10-16 삼성전자주식회사 리세스 채널 영역을 갖는 반도체 기판의 세정 방법
KR100647001B1 (ko) * 2005-03-09 2006-11-23 주식회사 하이닉스반도체 플래쉬 메모리 소자의 플로팅 게이트 전극 형성방법
KR100673242B1 (ko) 2005-06-24 2007-01-22 주식회사 하이닉스반도체 플래쉬 메모리 소자의 유전체막 제조방법
KR100650857B1 (ko) * 2005-12-23 2006-11-28 주식회사 하이닉스반도체 플래쉬 메모리 소자의 제조 방법
US7977190B2 (en) * 2006-06-21 2011-07-12 Micron Technology, Inc. Memory devices having reduced interference between floating gates and methods of fabricating such devices
KR100864935B1 (ko) * 2007-08-28 2008-10-23 주식회사 동부하이텍 반도체 소자의 소자 격리막 형성 방법
KR101026382B1 (ko) * 2007-12-28 2011-04-07 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법
US7943463B2 (en) * 2009-04-02 2011-05-17 Micron Technology, Inc. Methods of semiconductor processing involving forming doped polysilicon on undoped polysilicon
US8686492B2 (en) * 2010-03-11 2014-04-01 Spansion Llc Non-volatile FINFET memory device and manufacturing method thereof
JP2011253881A (ja) * 2010-06-01 2011-12-15 Toshiba Corp 不揮発性半導体記憶装置
US9236243B2 (en) 2014-01-09 2016-01-12 Stmicroelectronics Pte Ltd Method for making semiconductor devices including reactant treatment of residual surface portion
US9911821B2 (en) * 2015-11-13 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9799755B2 (en) * 2016-03-25 2017-10-24 Taiwan Semiconductor Manufacturing Co., Ltd. Method for manufacturing memory device and method for manufacturing shallow trench isolation

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422291A (en) * 1992-05-27 1995-06-06 Sgs-Thomson Microelectronics, S.R.L. Method of making an EPROM cell with a readily scalable interpoly dielectric
KR20010014955A (ko) * 1999-06-03 2001-02-26 다니구찌 이찌로오 반도체 장치의 제조 방법
KR20010059661A (ko) * 1999-12-30 2001-07-06 박종섭 비휘발성 메모리 소자 및 그 제조방법
KR20010066386A (ko) * 1999-12-31 2001-07-11 박종섭 플래시 메모리의 게이트전극 제조방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2920636B2 (ja) 1989-03-18 1999-07-19 松下電子工業株式会社 不揮発性半導体記憶装置の製造方法
TW451099B (en) 1998-01-23 2001-08-21 Hitachi Ltd Liquid crystal display device
US6127227A (en) * 1999-01-25 2000-10-03 Taiwan Semiconductor Manufacturing Company Thin ONO thickness control and gradual gate oxidation suppression by b. N.su2 treatment in flash memory
US6512264B1 (en) * 1999-08-13 2003-01-28 Advanced Micro Devices, Inc. Flash memory having pre-interpoly dielectric treatment layer and method of forming
US6362045B1 (en) * 2000-05-09 2002-03-26 Chartered Semiconductor Manufacturing Ltd. Method to form non-volatile memory cells
US20030153149A1 (en) * 2002-02-08 2003-08-14 Zhong Dong Floating gate nitridation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5422291A (en) * 1992-05-27 1995-06-06 Sgs-Thomson Microelectronics, S.R.L. Method of making an EPROM cell with a readily scalable interpoly dielectric
KR20010014955A (ko) * 1999-06-03 2001-02-26 다니구찌 이찌로오 반도체 장치의 제조 방법
KR20010059661A (ko) * 1999-12-30 2001-07-06 박종섭 비휘발성 메모리 소자 및 그 제조방법
KR20010066386A (ko) * 1999-12-31 2001-07-11 박종섭 플래시 메모리의 게이트전극 제조방법

Also Published As

Publication number Publication date
TWI248639B (en) 2006-02-01
JP2004179624A (ja) 2004-06-24
US6991985B2 (en) 2006-01-31
US20040102005A1 (en) 2004-05-27
KR20040046512A (ko) 2004-06-05
TW200409217A (en) 2004-06-01

Similar Documents

Publication Publication Date Title
KR100426483B1 (ko) 플래쉬 메모리 셀의 제조 방법
KR100426485B1 (ko) 플래쉬 메모리 셀의 제조 방법
US6943075B2 (en) Method for manufacturing flash memory device
KR100537277B1 (ko) 반도체 소자의 제조 방법
KR100471575B1 (ko) 플래시 메모리 소자의 제조방법
KR100875067B1 (ko) 플래시 메모리 소자의 제조방법
KR20040081897A (ko) 트렌치 소자 분리 방법 및 이를 이용한 불휘발성 메모리장치의 제조방법
KR100482747B1 (ko) 플래시 메모리 소자의 제조 방법
KR100590396B1 (ko) 플래시 메모리 셀의 제조 방법
KR100537276B1 (ko) 반도체 소자의 제조 방법
KR100523920B1 (ko) 플래시 소자의 제조 방법
KR100482760B1 (ko) 플래시 메모리 소자의 제조 방법
KR100673224B1 (ko) 플래시 메모리 소자의 제조 방법
KR100427537B1 (ko) 반도체 소자의 소자 분리막 형성 방법 및 이를 이용한플래시 메모리 셀 제조 방법
KR20030044146A (ko) 플래쉬 메모리 셀의 제조방법
KR100466188B1 (ko) 플래시 메모리 셀의 플로팅 게이트 제조방법
KR20040102305A (ko) 자기정렬된 셸로우 트렌치 소자분리 방법 및 이를 이용한불휘발성 메모리 장치의 제조방법
KR20030043499A (ko) 플래쉬 메모리 셀의 제조방법
KR20050086296A (ko) 플래쉬 메모리 소자의 제조 방법
KR100671623B1 (ko) 플래쉬 메모리 소자의 제조 방법
KR100854896B1 (ko) 플래시 메모리 소자의 제조 방법
KR20040048504A (ko) 반도체 소자의 제조 방법
KR20050075177A (ko) 낸드 플래시 메모리 소자의 제조 방법
KR20050064673A (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20121121

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee