JP2920636B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
不揮発性半導体記憶装置の製造方法Info
- Publication number
- JP2920636B2 JP2920636B2 JP1064962A JP6496289A JP2920636B2 JP 2920636 B2 JP2920636 B2 JP 2920636B2 JP 1064962 A JP1064962 A JP 1064962A JP 6496289 A JP6496289 A JP 6496289A JP 2920636 B2 JP2920636 B2 JP 2920636B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- oxide film
- gate
- gate oxide
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、フローティングゲート型不揮発性半導体記
憶装置のメモリ部への情報の電気的書き込みに際し、書
き込み電圧を低くできる不揮発性半導体記憶装置の製造
方法に関する。
憶装置のメモリ部への情報の電気的書き込みに際し、書
き込み電圧を低くできる不揮発性半導体記憶装置の製造
方法に関する。
（従来の技術） 近年、ユーザ側で半導体チップ内のROMに情報を電気
的に自由にプログラムできるという使いやすさのため、
不揮発性半導体記憶装置が数多く利用されるようになっ
てきた。特にフローティングゲート型のものは一度記憶
した情報が半永久的に保持できること、また、製造プロ
セスが通常の半導体製造プロセスとほとんど同じであり
製造しやすいこと等のために利用しやすい状況にあり、
今後さらに大きな発展が期待されている。
的に自由にプログラムできるという使いやすさのため、
不揮発性半導体記憶装置が数多く利用されるようになっ
てきた。特にフローティングゲート型のものは一度記憶
した情報が半永久的に保持できること、また、製造プロ
セスが通常の半導体製造プロセスとほとんど同じであり
製造しやすいこと等のために利用しやすい状況にあり、
今後さらに大きな発展が期待されている。
第４図は従来のフローティングゲート型不揮発性半導
体記憶装置の単体メモリセル部の断面図を示したもので
ある。第４図において、41はＰ型半導体基板、42は第１
ゲート酸化膜、43は第１ポリシリコンによって形成され
たフローティングゲート電極、44は第２ゲート酸化膜、
45は第２ポリシリコンによって形成されたコントロール
ゲート電極、46および47はＮ型不純物の拡散によって形
成されたＮ型ソース領域およびＮ型ドレイン領域であ
る。
体記憶装置の単体メモリセル部の断面図を示したもので
ある。第４図において、41はＰ型半導体基板、42は第１
ゲート酸化膜、43は第１ポリシリコンによって形成され
たフローティングゲート電極、44は第２ゲート酸化膜、
45は第２ポリシリコンによって形成されたコントロール
ゲート電極、46および47はＮ型不純物の拡散によって形
成されたＮ型ソース領域およびＮ型ドレイン領域であ
る。
次に書き込み時における動作を説明する。コントロー
ルゲート電極45に12.5Vのゲート電庄（VG）を、Ｎ型ド
レイン領域47に約10Vのドレイン電圧（VD）を、Ｎ型ソ
ース領域46およびＰ型半導体基板41に0Vのソース電庄
（VS）および基板電圧（Vsub）をそれぞれ印加する。こ
の時、ドレイン近傍ではアバランシェブレータクダウン
が起こり、発生した高エネルギーを有するホットエレク
トロンの一部がコントロールゲート電極45に印加された
正の高電圧に引き寄せられ、第１ゲート酸化膜42による
エネルギーギャップを飛び越えてフローティングゲート
電極43に入る。一度フローティングゲート電極43に入っ
たエレクトロンは、第1,第２ゲート酸化膜42,44による
エネルギー障壁に囲まれ、フローティングゲート電極43
内に半永久的に閉じ込められる。この閉じ込められたエ
レクトロンの作用で半導体表面のゲート部分にホールが
引き寄せられエレクトロンが基板内部へ押し出されるた
めしきい値電圧が変化する。このしきい値電圧の変化
（書き込み前のしきい値電圧との差）を利用して不揮発
性の記憶を行っている。
ルゲート電極45に12.5Vのゲート電庄（VG）を、Ｎ型ド
レイン領域47に約10Vのドレイン電圧（VD）を、Ｎ型ソ
ース領域46およびＰ型半導体基板41に0Vのソース電庄
（VS）および基板電圧（Vsub）をそれぞれ印加する。こ
の時、ドレイン近傍ではアバランシェブレータクダウン
が起こり、発生した高エネルギーを有するホットエレク
トロンの一部がコントロールゲート電極45に印加された
正の高電圧に引き寄せられ、第１ゲート酸化膜42による
エネルギーギャップを飛び越えてフローティングゲート
電極43に入る。一度フローティングゲート電極43に入っ
たエレクトロンは、第1,第２ゲート酸化膜42,44による
エネルギー障壁に囲まれ、フローティングゲート電極43
内に半永久的に閉じ込められる。この閉じ込められたエ
レクトロンの作用で半導体表面のゲート部分にホールが
引き寄せられエレクトロンが基板内部へ押し出されるた
めしきい値電圧が変化する。このしきい値電圧の変化
（書き込み前のしきい値電圧との差）を利用して不揮発
性の記憶を行っている。
（発明が解決しようとする課題） しかしながら、上記従来の構成ではしきい値電圧の変
化を十分確保するために、書き込み時にコントロールゲ
ート電極45に12.5Vという高電圧を印加しなければなら
ないという問題があった。そのため12.5Vという高電圧
を安定して供給できる回路が必要であり、また、通常耐
圧プロセスを用いた場合は標準トランジスタの耐圧が14
V程度であり、量産時の耐圧バラツキの実力を考慮する
と12.5Vは耐圧実力とのマージンがほとんどなく、回路
途中でのリーク等が発生しやすい状況にあり、歩留りを
低下させる主要な原因の１つであり問題点であった。
化を十分確保するために、書き込み時にコントロールゲ
ート電極45に12.5Vという高電圧を印加しなければなら
ないという問題があった。そのため12.5Vという高電圧
を安定して供給できる回路が必要であり、また、通常耐
圧プロセスを用いた場合は標準トランジスタの耐圧が14
V程度であり、量産時の耐圧バラツキの実力を考慮する
と12.5Vは耐圧実力とのマージンがほとんどなく、回路
途中でのリーク等が発生しやすい状況にあり、歩留りを
低下させる主要な原因の１つであり問題点であった。
本発明は上記従来の問題点を解決するものであり、書
き込み時のゲート電圧（VG）を低下させることができ、
その結果高電圧印加回路の耐圧マージンを十分とし、歩
留り向上を図ることのできるフローティングゲート型不
揮発性半導体記憶装置を提供することを目的とするもの
である。
き込み時のゲート電圧（VG）を低下させることができ、
その結果高電圧印加回路の耐圧マージンを十分とし、歩
留り向上を図ることのできるフローティングゲート型不
揮発性半導体記憶装置を提供することを目的とするもの
である。
（課題を解決するための手段） 本発明は上記目的を達成するために、フローティング
ゲート型不揮発性半導体記憶装置の製造方法は、第１ゲ
ート酸化膜の形成後に、急速熱窒化によって第１ゲート
酸化膜の両面に第1,第２オキシナイトライド膜を形成
し、さらに第２オキシナイトライド膜上には第１ゲート
電極膜、第１ゲート電極膜上には第２ゲート酸化膜、第
２ゲート酸化膜上には第２ゲート電極膜の形成を行い、
第２ゲート電極膜上に形成したマスクに基づいて、第２
ゲート電極膜，第２ゲート酸化膜，第１ゲート電極膜，
第２オキシナイトライド膜，第１ゲート酸化膜，第１オ
キシナイトライド膜を順次エッチングしてゲートパター
ンを形成する工程を有するものである。
ゲート型不揮発性半導体記憶装置の製造方法は、第１ゲ
ート酸化膜の形成後に、急速熱窒化によって第１ゲート
酸化膜の両面に第1,第２オキシナイトライド膜を形成
し、さらに第２オキシナイトライド膜上には第１ゲート
電極膜、第１ゲート電極膜上には第２ゲート酸化膜、第
２ゲート酸化膜上には第２ゲート電極膜の形成を行い、
第２ゲート電極膜上に形成したマスクに基づいて、第２
ゲート電極膜，第２ゲート酸化膜，第１ゲート電極膜，
第２オキシナイトライド膜，第１ゲート酸化膜，第１オ
キシナイトライド膜を順次エッチングしてゲートパター
ンを形成する工程を有するものである。
（作用） 一般に、半導体基板上に熱酸化膜を200Å〜300Å形成
した後、N2もしくはNH3ガス雰囲気中で1000℃,30秒程度
の急速熱窒化を行うと、半導体基板と酸化膜との界面に
窒素原子が蓄積（パイルアップ）し、界面近傍の酸化膜
が数10〜100Å程度オキシナイトライド化することが知
られている。
した後、N2もしくはNH3ガス雰囲気中で1000℃,30秒程度
の急速熱窒化を行うと、半導体基板と酸化膜との界面に
窒素原子が蓄積（パイルアップ）し、界面近傍の酸化膜
が数10〜100Å程度オキシナイトライド化することが知
られている。
本発明においてはこの現象を利用し、第１ゲート酸化
膜を形成した後、急速熱窒化を行うことにより半導体基
板と第１ゲート酸化膜との界面に窒素原子をパイルアッ
プさせ、ゲート酸化膜の基板との界面近傍領域をオキシ
ナイトライド化する。このオキシキナイトライド化によ
り、この部分のエネルギーバンドギャップは通常の熱酸
化膜のバンドギャップより小さくなる。このため、書き
込み時においてドレイン近傍で発生するホットエレクト
ロンがフローティングゲートに入り易くなる。すなわ
ち、第１ゲート酸化膜が通常の熱酸化膜のみで構成され
ている場合に比べ、ホットエレクトロンが入りやすくな
る分、逆に同じしきい値電圧の変化量を得るために必要
なコントロールゲートに印加するゲート電圧（VG）を低
くすることが可能となる。
膜を形成した後、急速熱窒化を行うことにより半導体基
板と第１ゲート酸化膜との界面に窒素原子をパイルアッ
プさせ、ゲート酸化膜の基板との界面近傍領域をオキシ
ナイトライド化する。このオキシキナイトライド化によ
り、この部分のエネルギーバンドギャップは通常の熱酸
化膜のバンドギャップより小さくなる。このため、書き
込み時においてドレイン近傍で発生するホットエレクト
ロンがフローティングゲートに入り易くなる。すなわ
ち、第１ゲート酸化膜が通常の熱酸化膜のみで構成され
ている場合に比べ、ホットエレクトロンが入りやすくな
る分、逆に同じしきい値電圧の変化量を得るために必要
なコントロールゲートに印加するゲート電圧（VG）を低
くすることが可能となる。
（実施例） 第１図は本発明の一実施例におけるフローティングゲ
ート型不揮発性半導体記憶装置の製造工程ごとの断面図
である。第１図において、11はＰ型半導体基板、12はLO
COS膜（素子分離領域）、13はトランジスタ形成領域、1
4は第１ゲート酸化膜、15は第１オキシナイトライド
膜、16は第２オキシナイトライド膜、17は第１ゲート電
極膜である第１ポリシリコン膜（フローティングゲート
電極）、18は第２ゲート酸化膜、19は第２ゲート電極膜
である第２ポリシリコン膜（コントロールゲート電
極）、20はフォトレジスト、21はＮ型ソース領域、22は
Ｎ型ドレイン領域である。
ート型不揮発性半導体記憶装置の製造工程ごとの断面図
である。第１図において、11はＰ型半導体基板、12はLO
COS膜（素子分離領域）、13はトランジスタ形成領域、1
4は第１ゲート酸化膜、15は第１オキシナイトライド
膜、16は第２オキシナイトライド膜、17は第１ゲート電
極膜である第１ポリシリコン膜（フローティングゲート
電極）、18は第２ゲート酸化膜、19は第２ゲート電極膜
である第２ポリシリコン膜（コントロールゲート電
極）、20はフォトレジスト、21はＮ型ソース領域、22は
Ｎ型ドレイン領域である。
次に製造工程について説明する。第１図（ａ）に示す
ように、Ｐ型半導体基板11上に通常のLOCOS法により素
子分離領域12とトランジスタ形成領域13を形成する。次
に第１ゲート酸化膜14を通常の熱酸化法により約300Å
成長させる。
ように、Ｐ型半導体基板11上に通常のLOCOS法により素
子分離領域12とトランジスタ形成領域13を形成する。次
に第１ゲート酸化膜14を通常の熱酸化法により約300Å
成長させる。
次に第１図（ｂ）に示すように、NH3ガス雰囲気下で1
000℃，約30秒間の急速熱窒化を行う。この結果、Ｐ型
半導体基板11と第１ゲート酸化膜14との界面領域と第１
ゲート酸化膜表面とが窒素原子の侵入によりオキシナイ
トライド化される。この２領域を第１オキシナイトライ
ド膜15,第２オキシナイトライド膜16とする。
000℃，約30秒間の急速熱窒化を行う。この結果、Ｐ型
半導体基板11と第１ゲート酸化膜14との界面領域と第１
ゲート酸化膜表面とが窒素原子の侵入によりオキシナイ
トライド化される。この２領域を第１オキシナイトライ
ド膜15,第２オキシナイトライド膜16とする。
その後、第１図（ｃ）に示すように、フローティング
ゲートを形成すべく、通常の気相成長（CVD）法により
第１ポリシリコン膜17を約3000Å成長させリンドープを
行う。続いてO2／N2混合ガス雰囲気下で希釈酸化を行
い、第１ポリシリコン膜17上に約400Åの第２ゲート酸
化膜18を形成する。さらに、コントロールゲートを形成
すべく通常のCVD法により第２ポリシリコン膜19を約400
0Å成長させリンドープを行う。
ゲートを形成すべく、通常の気相成長（CVD）法により
第１ポリシリコン膜17を約3000Å成長させリンドープを
行う。続いてO2／N2混合ガス雰囲気下で希釈酸化を行
い、第１ポリシリコン膜17上に約400Åの第２ゲート酸
化膜18を形成する。さらに、コントロールゲートを形成
すべく通常のCVD法により第２ポリシリコン膜19を約400
0Å成長させリンドープを行う。
次に、第１図（ｄ）に示すように、通常のフォトリソ
グラフィー技術とドライエッチ技術およびウェットエッ
チ技術を駆使して、メモリセルゲートとして形成する。
グラフィー技術とドライエッチ技術およびウェットエッ
チ技術を駆使して、メモリセルゲートとして形成する。
さらに、第１図（ｅ）に示すように、フォトレジスト
20除去後、通常のセルファライン技術を用い、Ｎ型ソー
ス領域21およびＮ型ドレイン領域22を砒素イオン注入に
より形成する。以下、通常の配線および層間膜，保護膜
形成法を用いて製品として完成する。
20除去後、通常のセルファライン技術を用い、Ｎ型ソー
ス領域21およびＮ型ドレイン領域22を砒素イオン注入に
より形成する。以下、通常の配線および層間膜，保護膜
形成法を用いて製品として完成する。
次に、上記のような製造工程を経て形成されたフロー
ティングゲート型不揮発性半導体記憶装置の動作につい
て説明する。第２図は本発明の一実施例におけるフロー
ティングゲート型不揮発性半導体記憶装置の断面を示し
ている。第２図において、11,14〜22は第１図の対応す
る数字と同一である。今、フローティングゲート型不揮
発性半導体記憶装置の各端子に、ゲート電圧（VG）＝10
V,ドレイン電圧（VD）＝10V,ソース電圧（VS）＝0V,基
板電圧（Vsub）＝0Vを1msの間印加すると、ホットエレ
クトロンのフローティングゲートへの注入によりしきい
値電圧が約2Vから約6Vへ変化する。このしきい値電圧の
変化量は、ゲート電圧VG＝12.5Vを印加する従来のフロ
ーティングゲート型不揮発性半導体記憶装置とほぼ同等
の性能であり、ゲート電圧10Vで十分な書き込みがなさ
れていることがわかる。
ティングゲート型不揮発性半導体記憶装置の動作につい
て説明する。第２図は本発明の一実施例におけるフロー
ティングゲート型不揮発性半導体記憶装置の断面を示し
ている。第２図において、11,14〜22は第１図の対応す
る数字と同一である。今、フローティングゲート型不揮
発性半導体記憶装置の各端子に、ゲート電圧（VG）＝10
V,ドレイン電圧（VD）＝10V,ソース電圧（VS）＝0V,基
板電圧（Vsub）＝0Vを1msの間印加すると、ホットエレ
クトロンのフローティングゲートへの注入によりしきい
値電圧が約2Vから約6Vへ変化する。このしきい値電圧の
変化量は、ゲート電圧VG＝12.5Vを印加する従来のフロ
ーティングゲート型不揮発性半導体記憶装置とほぼ同等
の性能であり、ゲート電圧10Vで十分な書き込みがなさ
れていることがわかる。
第３図は本発明および従来のフローティングゲート型
不揮発性半導体記憶装置のエネルギーバンド模式図（書
き込み時）を示したものである。第３図において、31は
Ｐ型半導体基板のエネルギーバンド、32は第１ゲート酸
化膜のエネルギーバンド、33は第１オキシナイトライド
膜のエネルギーバンド、34は第２オキシナイトライド膜
のエネルギーバンド、35は第１ポリシリコン膜のエネル
ギーバンド、36は第２ゲート酸化膜のエネルギーバン
ド、37は第２ポリシリコン膜のエネルギーバンドであ
る。
不揮発性半導体記憶装置のエネルギーバンド模式図（書
き込み時）を示したものである。第３図において、31は
Ｐ型半導体基板のエネルギーバンド、32は第１ゲート酸
化膜のエネルギーバンド、33は第１オキシナイトライド
膜のエネルギーバンド、34は第２オキシナイトライド膜
のエネルギーバンド、35は第１ポリシリコン膜のエネル
ギーバンド、36は第２ゲート酸化膜のエネルギーバン
ド、37は第２ポリシリコン膜のエネルギーバンドであ
る。
第３図（ａ）は従来の不揮発性半導体記憶装置のエネ
ルギーバンドを示すものであり、従来のものは、Ｐ型半
導体基板のエネルギーバンド31と第１ゲート酸化膜のエ
ネルギーバンド32が直接接しており、界面でのポテンシ
ャルギャップが大きいが、第３図（ｂ）に示すように本
発明の実施例では、Ｐ型半導体基板のエネルギーバンド
31と第１ゲート酸化膜のエネルギーバンド32の間に、第
１オキシナイトライド膜のエネルギーバンド33が存在す
るため、この部分でポテンシャルギャップが低くなりホ
ットエレクトロンが飛び越えやすくなる。従って、従来
の場合と同数のホットエレクトロンがポテンシャルギャ
ップを飛び越えるために必要なゲート電圧（VG）を低く
することができる。
ルギーバンドを示すものであり、従来のものは、Ｐ型半
導体基板のエネルギーバンド31と第１ゲート酸化膜のエ
ネルギーバンド32が直接接しており、界面でのポテンシ
ャルギャップが大きいが、第３図（ｂ）に示すように本
発明の実施例では、Ｐ型半導体基板のエネルギーバンド
31と第１ゲート酸化膜のエネルギーバンド32の間に、第
１オキシナイトライド膜のエネルギーバンド33が存在す
るため、この部分でポテンシャルギャップが低くなりホ
ットエレクトロンが飛び越えやすくなる。従って、従来
の場合と同数のホットエレクトロンがポテンシャルギャ
ップを飛び越えるために必要なゲート電圧（VG）を低く
することができる。
なお、本実施例では急速熱窒化のためにNH2ガスを用
い、温度1000℃としたが、他にN2ガス等窒素原子を供給
するガスを用いても、温度，時間等を所定のオキシナイ
トライド領域がＰ型半導体基板と第１ゲート酸化膜の界
面に形成されるような条件に設定すれば同様の効果が得
られることは言うまでもない。また、コントロールゲー
ト電極材料としてポリシリコン以外にアルミニウムや高
融点金属等を用いても何らさしつかえない。
い、温度1000℃としたが、他にN2ガス等窒素原子を供給
するガスを用いても、温度，時間等を所定のオキシナイ
トライド領域がＰ型半導体基板と第１ゲート酸化膜の界
面に形成されるような条件に設定すれば同様の効果が得
られることは言うまでもない。また、コントロールゲー
ト電極材料としてポリシリコン以外にアルミニウムや高
融点金属等を用いても何らさしつかえない。
（発明の効果） 本発明は上記実施例から明らかなように、フローティ
ングゲート型不揮発性半導体記憶装置を形成する際に、
半導体基板とフローティングゲートとの間のゲート酸化
膜形成後、急速熱窒化を行うことにより書き込み電圧を
下げることができ、書き込み電圧が印加される回路にお
いて耐圧マージンを十分取ることが可能となり、従って
製造時の工程が簡単でありかつ製造歩留まりを向上させ
ることができる効果を有し、すぐれたフローティングゲ
ート型不揮発性半導体記憶装置を実現できる。
ングゲート型不揮発性半導体記憶装置を形成する際に、
半導体基板とフローティングゲートとの間のゲート酸化
膜形成後、急速熱窒化を行うことにより書き込み電圧を
下げることができ、書き込み電圧が印加される回路にお
いて耐圧マージンを十分取ることが可能となり、従って
製造時の工程が簡単でありかつ製造歩留まりを向上させ
ることができる効果を有し、すぐれたフローティングゲ
ート型不揮発性半導体記憶装置を実現できる。
第１図は本発明の一実施例におけるフローティングゲー
ト型不揮発性半導体記憶装置の製造工程ごとの断面図、
第２図は本発明の一実施例におけるフローティングゲー
ト型不揮発性半導体記憶装置の断面図、第３図は本実施
例および従来例のフローティングゲート型不揮発性半導
体記憶装置の書き込み時におけるエネルギーバンド図、
第４図は従来のフローティングゲート型不揮発性半導体
記憶装置の断面図である。 11……Ｐ型半導体基板、12……素子分離領域（LOCOS
膜）、13……トランジスタ形成領域、14,42……第１ゲ
ート酸化膜、15……第１オキシナイトライド膜、16……
第２オキシナイトライド膜、17,43……第１ポリシリコ
ン膜（フローティングゲート電極）、18,44……第２ゲ
ート酸化膜、19,45……第２ポリシリコン膜（コントロ
ールゲート電極）、20……フォトレジスト、21,46……
Ｎ型ソース領域、22,47……Ｎ型ドレイン領域、31……
Ｐ型半導体基板のエネルギーバンド、32……第１ゲート
酸化膜のエネルギーバンド、33……第１オキシナイトラ
イド膜のエネルギーバンド、34……第２オキシナイトラ
イド膜のエネルギーバンド、35……第１ポリシリコン膜
のエネルギーバンド、36……第２ゲート酸化膜のエネル
ギーバンド、37……第２ポリシリコン膜のエネルギーバ
ンド。
ト型不揮発性半導体記憶装置の製造工程ごとの断面図、
第２図は本発明の一実施例におけるフローティングゲー
ト型不揮発性半導体記憶装置の断面図、第３図は本実施
例および従来例のフローティングゲート型不揮発性半導
体記憶装置の書き込み時におけるエネルギーバンド図、
第４図は従来のフローティングゲート型不揮発性半導体
記憶装置の断面図である。 11……Ｐ型半導体基板、12……素子分離領域（LOCOS
膜）、13……トランジスタ形成領域、14,42……第１ゲ
ート酸化膜、15……第１オキシナイトライド膜、16……
第２オキシナイトライド膜、17,43……第１ポリシリコ
ン膜（フローティングゲート電極）、18,44……第２ゲ
ート酸化膜、19,45……第２ポリシリコン膜（コントロ
ールゲート電極）、20……フォトレジスト、21,46……
Ｎ型ソース領域、22,47……Ｎ型ドレイン領域、31……
Ｐ型半導体基板のエネルギーバンド、32……第１ゲート
酸化膜のエネルギーバンド、33……第１オキシナイトラ
イド膜のエネルギーバンド、34……第２オキシナイトラ
イド膜のエネルギーバンド、35……第１ポリシリコン膜
のエネルギーバンド、36……第２ゲート酸化膜のエネル
ギーバンド、37……第２ポリシリコン膜のエネルギーバ
ンド。
Claims (1)
- 【請求項１】フローティングゲート型不揮発性半導体記
憶装置において、 半導体基板上に熱酸化法により第１ゲート酸化膜を形成
する工程と、急速熱窒化によって前記半導体基板と前記
第１ゲート酸化膜との界面領域に第１オキシナイトライ
ド膜を形成すると共に、前記第１ゲート酸化膜上に第２
オキシナイトライド膜を形成する工程と、前記第２オキ
シナイトライド膜上に第１ゲート電極膜を形成する工程
と、O2／N2混合ガス雰囲気で希釈酸化を行うことによっ
て、前記第１ゲート電極膜上に第２ゲート酸化膜を形成
する工程と、前記第２ゲート酸化膜上に第２ゲート電極
膜を形成する工程と、前記第２ゲート電極膜上に形成し
たマスクに基づいて前記第２ゲート電極膜，第２ゲート
酸化膜，第１ゲート電極膜，第２オキシナイトライド
膜，第１ゲート酸化膜，第１オキシナイトライド膜を順
次エッチングしゲートパターンを形成する工程とを備え
たことを特徴とする不揮発性半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064962A JP2920636B2 (ja) | 1989-03-18 | 1989-03-18 | 不揮発性半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1064962A JP2920636B2 (ja) | 1989-03-18 | 1989-03-18 | 不揮発性半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246162A JPH02246162A (ja) | 1990-10-01 |
| JP2920636B2 true JP2920636B2 (ja) | 1999-07-19 |
Family
ID=13273179
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1064962A Expired - Lifetime JP2920636B2 (ja) | 1989-03-18 | 1989-03-18 | 不揮発性半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2920636B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100345662B1 (ko) * | 1995-12-16 | 2002-11-07 | 주식회사 하이닉스반도체 | 반도체소자의게이트절연막형성방법 |
| KR100455737B1 (ko) | 1998-12-30 | 2005-04-19 | 주식회사 하이닉스반도체 | 반도체소자의게이트산화막형성방법 |
| JP4594554B2 (ja) * | 2001-05-29 | 2010-12-08 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| KR100537277B1 (ko) | 2002-11-27 | 2005-12-19 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2570324B2 (ja) * | 1987-10-30 | 1997-01-08 | 日本電装株式会社 | 不揮発性半導体メモリおよびその製造方法 |
| JP2570331B2 (ja) * | 1987-11-20 | 1997-01-08 | 日本電装株式会社 | 半導体装置およびその製造方法 |
-
1989
- 1989-03-18 JP JP1064962A patent/JP2920636B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02246162A (ja) | 1990-10-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6764902B2 (en) | Method of manufacturing semiconductor device | |
| US7202540B2 (en) | Semiconductor memory device | |
| US4822750A (en) | MOS floating gate memory cell containing tunneling diffusion region in contact with drain and extending under edges of field oxide | |
| KR100316089B1 (ko) | 폴리터널스페이서를갖는완전특징고밀도"전기적으로소거가능하고프로그램가능한판독전용메모리(eeprom)"셀을제조하는방법 | |
| US4011576A (en) | Nonvolatile semiconductor memory devices | |
| KR100842401B1 (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
| US6103576A (en) | Dielectric layer of a memory cell having a stacked oxide sidewall and method of fabricating same | |
| US6674133B2 (en) | Twin bit cell flash memory device | |
| EP0160003B1 (en) | Mos floating gate memory cell and process for fabricating same | |
| KR100348311B1 (ko) | 비휘발성 메모리 소자 및 그 제조방법 | |
| US6432773B1 (en) | Memory cell having an ONO film with an ONO sidewall and method of fabricating same | |
| US6864523B2 (en) | Self-aligned source pocket for flash memory cells | |
| JPH04211178A (ja) | 半導体装置の製造方法 | |
| JP2920636B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| US6906391B2 (en) | Semiconductor device having silicon oxide film | |
| US6238979B1 (en) | Process for fabricating EEPROM memory cell array embedded on core CMOS | |
| KR20080021885A (ko) | 이이피롬 장치 및 그 제조 방법 | |
| JPH05206412A (ja) | 半導体メモリー装置およびその作製方法 | |
| KR20000001261A (ko) | 이피롬 셀 형성방법 | |
| KR100247225B1 (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| JP2023039103A (ja) | 半導体装置 | |
| KR100216978B1 (ko) | 다결정 실리콘 박막을 이용한 eeprom 및 플래스 메모리와 그 제조방법 | |
| JPH03218075A (ja) | 半導体記憶装置の製造方法 | |
| JPH065875A (ja) | 不揮発性メモリ装置 | |
| JPH05145081A (ja) | 半導体不揮発性記憶装置の製造方法 |