JP2023039103A - 半導体装置 - Google Patents

Abstract

【課題】低電圧で書込および消去が可能な不揮発性メモリを実現し、周辺回路に必要な耐圧を下げる。
【解決手段】半導体装置１は、主面を有する半導体層２と、半導体層の主面の表面部に形成された第１導電型の第１ウェル領域Ｗ１および第２ウェル領域Ｗ２と、第２導電型の第１不純物領域Ｆ１および第２不純物領域Ｆ２と、導電体の第１フローティングゲートＦＧ１と、第２導電型の第３不純物領域Ｆ３と、導電体の第２フローティングゲートＦＧ３とを備える。第１フローティングゲートＦＧ１および第２フローティングゲートＦＧ２は、一体的に形成されているか、または導電体で接続されている。
【選択図】図２

Description

本開示は、半導体装置に関し、より特定的には不揮発性メモリを備える半導体装置に関する。

近年、メモリ機能を搭載したＬＳＩ（Large Scale Integration）の開発が進められている。たとえば、従来のＣＭＯＳ（Complementary Metal-Oxide-Semiconductor）プロセス、あるいはＢＣＤＭＯＳ（Bipolar CMOS Double-diffused MOS）プロセスをそのまま使用したメモリの開発が進められている。特開２０２１－０１９０２９号公報には、ＣＭＯＳＬＳＩとの混載が可能な不揮発性メモリが開示されている。

特開２０２１－０１９０２９号公報

特開２０２１－０１９０２９号公報（特許文献１）に記載された不揮発性メモリは、フローティングゲートと呼ばれる電気的に絶縁された状態のポリシリコンゲートに電子を注入したり、引き抜いたりする。これにより、ゲートに形成されるチャネルの形成具合を変動させてチャネル間を流れる電流を変化させることでメモリ機能が実現される。

このような電子を注入／消去する方法として、一般に、以下の１）～３）の方法が知られている。
１）ドレイン－ソース間に大きな電流を流すことで発生するホットキャリアによって注入／消去する方法。
２）ゲートに高電圧を印加することでＦＮ（Fowler Nordheim）トンネル電流を発生させて電子を注入、引き抜く方法。
３）ドレイン－ウェル間に逆バイアスを印加することでバンド間トンネリングを発生させ、そのとき発生するホットキャリアを注入／消去する方法。

上記の１）のドレイン－ソース間電流を流す方法では、電子を注入可能だが電子を引き抜くことが困難である。また、上記の２）のＦＮトンネル電流による方法は、高電圧を印加する必要があるため、周辺回路を高耐圧素子で形成する必要があり、回路面積が大きくなり製造コストが増加する。また、上記３）のバンド間トンネリングによる方法は、電子を注入する場合、ドレイン－ソース間に電流を流す方法より電流量が小さいため、注入量が小さくなる。一方、上記３）の方法では、ゲートに負バイアスを印加することでホールを注入、すなわち電子を引き抜くことが可能となる。

上記のいずれの方法も一長一短があり、現在は回路の仕様および求められる機能によって使い分けされている。

本開示の半導体装置の目的は、低電圧で書込および消去が可能な不揮発性メモリを実現し、周辺回路に必要な耐圧を下げることである。

本開示は、半導体装置に関する。半導体装置は、主面を有する半導体層と、半導体層の主面の表面部に形成された第１導電型の第１ウェル領域および第２ウェル領域と、第２導電型の第１不純物領域および第２不純物領域と、導電体の第１フローティングゲートと、第２導電型の第３不純物領域と、導電体の第２フローティングゲートとを備える。第１不純物領域は、第１ウェル領域の表面部に形成される。第２不純物領域は、第１不純物領域から間隔を空けて第１ウェル領域の表面部に形成される。第１フローティングゲートは、第１不純物領域と第２不純物領域との間の第１導電型の第１チャネル領域に対向するように半導体層の主面上に形成され、周囲を絶縁体で囲まれている。第３不純物領域は、第２ウェル領域の表面部に形成される。第２フローティングゲートは、第３不純物領域に隣接して形成される第１導電型の第２チャネル領域に対向するように半導体層の主面上に形成され、周囲を絶縁体で囲まれている。第１フローティングゲートおよび第２フローティングゲートは、一体的に形成されているか、または導電体で接続されている。

本開示に係る半導体装置によれば、比較的低い電圧での書込および消去が可能なメモリ素子構造を有するので、周辺回路に必要な耐圧を下げることが可能となり、素子面積を縮小することができるため、半導体装置全体の回路面積の縮小が可能となる。

実施の形態１に従う半導体装置１の平面図である。 実施の形態１に従う半導体装置１の模式断面図である。 実施の形態１に従う半導体装置１の回路図である。 読み出し時に半導体装置１に印加される電圧を示す図である。 書込時に半導体装置１に印加される電圧を示す図である。 消去時に半導体装置１に印加される電圧を示す図である。 半導体装置１の製造工程を説明するための第１の断面図である。 半導体装置１の製造工程を説明するための第１の平面図である。 半導体装置１の製造工程を説明するための第２の断面図である。 半導体装置１の製造工程を説明するための第２の平面図である。 半導体装置１の製造工程を説明するための第３の断面図である。 半導体装置１の製造工程を説明するための第３の平面図である。 半導体装置１の製造工程を説明するための第４の断面図である。 半導体装置１の製造工程を説明するための第５の断面図である。 半導体装置１の製造工程を説明するための第６の断面図である。 半導体装置１の製造工程を説明するための第７の断面図である。 半導体装置１の製造工程を説明するための第８の断面図である。 半導体装置１の製造工程を説明するための第４の平面図である。 実施の形態２に従う半導体装置２０１の平面図である。 実施の形態２に従う半導体装置２０１の断面図である。 実施の形態２に従う半導体装置２０１の回路図である。 半導体装置２０１に読み出し時に印加される電圧を示す図である。 書込時に半導体装置２０１に印加される電圧を示す図である。 消去時に半導体装置２０１に印加される電圧を示す図である。 書込後および消去後のメモリセルからの読み出し電流の差を示す図である。 図２５の電流を指数表示で拡大して示した図である。 半導体装置２０１の製造工程を説明するための断面図である。 半導体装置２０１の製造工程を説明するための平面図である。 実施の形態３に従う半導体装置３０１の断面図である。 半導体装置３０１の製造工程を説明するための断面図である。 半導体装置３０１の製造工程を説明するための平面図である。 半導体装置１，２０１，３０１の変形例の製造工程を説明するための平面図である。

以下、本開示の実施の形態について、図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。

［実施の形態１］
（半導体装置の構成）
図１は、実施の形態１に従う半導体装置１の平面図である。図２は、実施の形態１に従う半導体装置１の模式断面図である。図２には、図１におけるＩＩＡ－ＩＩＡ断面、ＩＩＢ－ＩＩＢ断面、ＩＩＣ－ＩＩＣ断面が並んで示されている。図２では、図面を理解容易とするため後述する被覆絶縁膜５１および層間絶縁膜６５は取り除かれている。以下では、図１および図２を参照して、半導体装置１の構成について説明する。

半導体装置１は、ＭＯＳＦＥＴ（Metal－Oxide－Semiconductor Field Effect Transistor）を用いた不揮発性メモリを搭載する。半導体装置１は、Ｓｉ単結晶である半導体層２に形成された、コントロールゲート用ＮＭＯＳキャパシタ１０１と、読み出し用ＰＭＯＳトランジスタ１０２と、書込および消去用のＮＭＯＳトランジスタ１０３とを備える。

半導体層２は、この実施形態では、ｐ型（第１導電型）であり、図１に示されるように直方体形状に形成されている。半導体層２は、一方側の第１主面３および他方側の第２主面４を有している。半導体装置１は、半導体層２に形成されたｎ型（第２導電型）のエピタキシャル層２０を含む。エピタキシャル層２０は、半導体層２の全体に形成されている。

エピタキシャル層２０には、ＮＭＯＳキャパシタ１０１およびＮＭＯＳトランジスタ１０３が形成されるｐ型（第１導電型）ウェル領域２１と、ＰＭＯＳトランジスタ１０２が形成されるｎ型（第２導電型）ウェル領域７１とが形成される。

ウェル領域７１のｎ型不純物濃度は、エピタキシャル層２０のｎ型不純物濃度よりも高い。ウェル領域７１のｎ型不純物濃度は、たとえば、１０×１０^１２ｃｍ^－３以上１０×１０^１６ｃｍ^－３以下である。また、ウェル領域２１のｐ型不純物濃度は、たとえば、１０×１０^１２ｃｍ^－３以上１０×１０^１６ｃｍ^－３以下である。

半導体装置１は、ＮＭＯＳキャパシタ１０１、ＮＭＯＳトランジスタ１０３およびＰＭＯＳトランジスタ１０２が形成されたデバイス領域６を区画するトレンチ絶縁構造１０を含む。トレンチ絶縁構造１０は、トレンチ１１および絶縁埋設物１２を含む。トレンチ１１は、第１主面３を第２主面４に向けて掘り下げることにより形成されている。

トレンチ１１は、第１主面３および第２主面４の図１に示す平面視（以下、単に「平面視」という。）において四角形状のデバイス領域６を区画している。

トレンチ１１は、この実施形態では、底壁に向かって開口幅が狭まる先細り形状に形成されている。トレンチ１１のテーパ角は、９０°を超えて１２５°以下であってもよい。テーパ角は、９０°を超えて１００°以下であることが好ましい。むろん、トレンチ１１は、第１主面３に対して垂直に形成されていてもよい。

トレンチ１１の深さは、０．１μｍ以上１μｍ以下であってもよい。トレンチ１１の幅は、任意である。トレンチ１１の幅は、０．１μｍ以上１０μｍ以下であってもよい。トレンチ１１の幅は、平面視においてトレンチ１１が延びる方向に直交する方向の幅によって定義される。

絶縁埋設物１２は、トレンチ１１に埋設されている。当該絶縁埋設物１２を構成する絶縁体は任意である。絶縁埋設物１２は、酸化シリコン（ＳｉＯ_２）および窒化シリコン（ＳｉＮ）のうちの少なくとも１つを含んでいてもよい。絶縁埋設物１２は、この実施形態では、酸化シリコンで形成される。

ウェル領域７１の底部は、エピタキシャル層２０に電気的に接続されている。ウェル領域２１およびウェル領域７１は、この実施形態では、トレンチ１１よりも深く形成され、当該トレンチ１１の底壁を部分的に被覆している。

半導体装置１は、ウェル領域２１の表面部に形成されたｎ型（第２導電型）の不純物領域２２と、ウェル領域７１の表面部に形成されたｐ型（第１導電型）の不純物領域７２とを含む。不純物領域２２のｎ型不純物濃度は、たとえば、１０×１０^１６ｃｍ^－３以上１０×１０^２０ｃｍ^－３以下である。不純物領域７２のｐ型不純物濃度は、たとえば、１０×１０^１６ｃｍ^－３以上１０×１０^２０ｃｍ^－３以下である。

デバイス領域６の表面部には、デバイス領域６と交差するようにゲート電極３２が形成される。デバイス領域６とゲート電極３２との交差部には、ゲート絶縁膜３１およびＮＭＯＳトランジスタ１０３のチャネル領域２４およびＰＭＯＳトランジスタ１０２のチャネル領域７４が形成されている。チャネル領域２４は、２つの不純物領域２２の間において電流経路を形成する。チャネル領域７４は、２つの不純物領域７２の間において電流経路を形成する。

ゲート絶縁膜３１は、半導体層２の酸化物により形成される。ゲート絶縁膜３１は、具体的には、第１主面３の表面部が酸化されることによって膜状に形成された酸化物である。つまり、ゲート絶縁膜３１は、第１主面３に沿って形成されたシリコン酸化膜（ＳｉＯ_２膜）である。ゲート絶縁膜３１は、さらに具体的には、半導体層２の第１主面３の表面部が熱酸化されることによって膜状に形成された半導体層２の熱酸化物である。ゲート絶縁膜３１は、７ｎｍ以上１３ｎｍ以下の厚さを有していてもよい。ゲート絶縁膜３１の厚さは、たとえば、１０ｎｍであってもよい。

ゲート電極３２は、導電性ポリシリコンによって形成される。ゲート電極３２は、ゲート絶縁膜３１の上に形成されている。ゲート電極３２の幅（ゲート長）は、０．１３μｍ以上０．３μｍ以下であってもよい。ゲート電極３２の側面には、絶縁スペーサ４１が形成される。

不純物領域２２は、ウェル領域２１の底部に対して第１主面３側に位置する底部を有している。不純物領域７２は、ウェル領域７１の底部に対して第１主面３側に位置する底部を有している。

書込および消去用のＮＭＯＳトランジスタ１０３の不純物領域２２の底部は、段差なく平坦である。ＮＭＯＳトランジスタ１０３の不純物領域２２は、チャネル領域２４に接しており、各々が不純物領域２２であるソースとドレインとの間には、不純物領域２２よりもｎ型不純物濃度が低いＬＤＤ（Lightly Doped Drain）領域が設けられていない。

一方、コントロールゲート用ＮＭＯＳキャパシタ１０１には、不純物領域２２よりもｎ型不純物濃度が低いＬＤＤ領域（不純物領域２３）が設けられている。ＬＤＤ領域（不純物領域２３）は、絶縁スペーサ４１の下部に形成されている。不純物領域２２は、ＬＤＤ領域（不純物領域２３）を介在してチャネル領域２４に接している。

同様に、読み出し用ＰＭＯＳトランジスタ１０２には、不純物領域７２よりもｐ型不純物濃度が低いＬＤＤ領域（不純物領域７３）が設けられている。ＬＤＤ領域（不純物領域７３）は、絶縁スペーサ４１の下部に形成されている。不純物領域７２は、ＬＤＤ領域（不純物領域７３）を介在してチャネル領域７４に接している。

図３は、実施の形態１に従う半導体装置１の回路図である。図３には、図１および図２に対応する１ビット分の記憶回路が示される。このような記憶回路が必要数だけ半導体装置に配置される。配置は必ずしも限定されないが、マトリクス状に配置され、適宜書込および読み出し制御回路が接続される。

図２、図３に示されるように、半導体装置１に搭載されるメモリセルＭＣは、コントロールゲート用ＮＭＯＳキャパシタ１０１と、読み出し用ＰＭＯＳトランジスタ１０２と、書込および消去用のＮＭＯＳトランジスタ１０３とを備える。

ＮＭＯＳキャパシタ１０１のソースまたはドレイン（Ｆ３）は、メモリセルＭＣを制御する制御電極ＴＧ２に接続される。ＮＭＯＳキャパシタ１０１のバックゲート（Ｗ２）は、メモリセルＭＣを制御する制御電極ＴＧ１に接続される。ＮＭＯＳキャパシタ１０１のゲート電極（ＦＧ２）は、読み出し用ＰＭＯＳトランジスタ１０２のゲート電極（ＦＧ３）および書込および消去用のＮＭＯＳトランジスタ１０３のゲート電極（ＦＧ１）と電気的に接続されており、これらのゲート電極は、絶縁物で周囲と絶縁されたフローティングゲートＦＧとなっている。

ＰＭＯＳトランジスタ１０２のドレインは、電極ＴＲ１に接続される。ＰＭＯＳトランジスタ１０２のソースは、電極ＴＲ２に接続される。ＰＭＯＳトランジスタ１０２のバックゲートは、電極ＴＲ３に接続される。

ＮＭＯＳトランジスタ１０３のドレインは、電極ＴＰ１に接続される。ＮＭＯＳトランジスタ１０３のソースは、電極ＴＰ２に接続される。ＮＭＯＳトランジスタ１０３のバックゲートは、電極ＴＰ３に接続される。

フローティングゲートは、キャパシタ１０１によって制御電極ＴＧ１およびＴＧ２と容量結合しているので、制御電極ＴＧ１およびＴＧ２の電位を制御することによってフローティングゲートの電位を制御することができる。このため、制御電極ＴＧ１およびＴＧ２は、メモリセルＭＣを制御するためのコントロールゲートとも呼ばれる。

（半導体装置の動作）
図４は、読み出し時に半導体装置１に印加される電圧を示す図である。

読み出し動作時には、読み出し用ＰＭＯＳトランジスタ１０２のドレイン－ソース間に流れる電流Ｉｄの大きさによってフローティングゲートに書込（プログラム）が行なわれているか否かを判定する。

具体的には、後述する書込動作後および消去動作後のいずれにおいても、読み出し動作では、書込および消去用ＮＭＯＳトランジスタ１０３の電極ＴＰ１～ＴＰ３はＯＰＥＮ状態に設定され、読み出し用ＰＭＯＳトランジスタ１０２の電極ＴＲ１はたとえば、－０．１～－２Ｖに設定され、電極ＴＲ１，ＴＲ３は、接地電位（ＧＮＤ）に設定され、ＮＭＯＳキャパシタ１０１の制御電極ＴＧ１およびＴＧ２は、ともにたとえば、－１～－５Ｖに設定される。

制御電極ＴＧ１，ＴＧ２を－１～－５Ｖに設定することにより、制御電極ＴＧ１およびＴＧ２に容量結合されているフローティングゲートＦＧの電位は、読み出し電位Ｖｒに設定される。

書き込み動作後のフローティングゲートＦＧの電位は、消去動作後のフローティングゲートＦＧの電位よりも低くなる。そのため、読み出し時に設定されるフローティングゲートＦＧの読み出し電位Ｖｒは、書き込み動作後の方が消去動作後よりも低くなる。したがって、制御電極ＴＧ１，ＴＧ２を－１～－５Ｖに設定した場合、書き込み動作後の読み出し動作におけるドレイン－ソース間に流れる電流Ｉｄ２は、消去動作後の読み出し動作におけるドレイン－ソース間に流れる電流Ｉｄ１よりも小さい。この電流差ΔＩ（ΔＩ＝Ｉｄ１－Ｉｄ２）によって、フローティングゲートＦＧにデータが書き込まれた状態であるか否かについての判定を行うことができる。なお、この電流Ｉｄについては、ここでは詳細には説明しないが、読み出し用トランジスタがＮＭＯＳの場合の実施の形態２について、図２５，図２６に図示して説明する。

図５は、書込時に半導体装置１に印加される電圧を示す図である。書込時には、フローティングゲートＦＧに電子が注入される。

書込動作では、書込および消去用ＮＭＯＳトランジスタ１０３の電極ＴＰ１はたとえば４～７Ｖに設定され、電極ＴＰ２およびＴＰ３は接地電位（ＧＮＤ）に設定される。また、読み出し用ＰＭＯＳトランジスタ１０２の電極ＴＲ１～ＴＲ３はＯＰＥＮ状態に設定される。ＮＭＯＳキャパシタ１０１の制御電極ＴＧ１は、ＯＰＥＮ状態または接地電位（ＧＮＤ）に設定され、制御電極ＴＧ２は、たとえば、４～７Ｖに設定される。

図５に示すように各端子を設定するとドレイン－ソース間に電流が流れ、ホットキャリア（ホットエレクトロンＨＥおよびホットホールＨＨ）が発生する。制御電極ＴＧ２が正電位のため、フローティングゲートＦＧも容量結合により正電位になっており、ホットエレクトロンＨＥがフローティングゲートＦＧに注入される。フローティングゲートＦＧは周囲を絶縁体に囲まれているため、フローティングゲートＦＧ内に電子が貯まる。この電子により、図４の読み出し状態に制御電極ＴＧ１，ＴＧ２を設定したときのフローティングゲートＦＧの電位（読み出し電位Ｖｒ）が変動する。

図６は、消去時に半導体装置１に印加される電圧を示す図である。消去動作は、バンド間トンネリング現象によって発生した正孔（ホットホールＨＨ）をフローティングゲートＦＧに注入することによって達成される。

消去動作では、書込および消去用ＮＭＯＳトランジスタ１０３の電極ＴＰ１はたとえば４～７Ｖに設定され、電極ＴＰ２はＯＰＥＮ状態に設定され、電極ＴＰ３は接地電位（ＧＮＤ）に設定される。また、読み出し用ＰＭＯＳトランジスタ１０２の電極ＴＲ１～ＴＲ３はＯＰＥＮ状態に設定される。ＮＭＯＳキャパシタ１０１の制御電極ＴＧ１およびＴＧ２は、たとえば、ともに－１～－７Ｖに設定される。

ＮＭＯＳトランジスタ１０３のドレイン（ＴＰ１）－ＰＷ（ＴＰ３）間に電圧を印加してＰＮ接合間をアバランシェ降伏状態とすることによりホットキャリア（ホットエレクトロンＨＥおよびホットホールＨＨ）が発生する。制御電極ＴＧ１，ＴＧ２が負電位のため、容量結合によりフローティングゲートＦＧも負電位となるためホットホールＨＨがフローティングゲートＦＧに注入され、フローティングゲートＦＧ内の電子を打ち消す。これにより、図４の読み出し状態に制御電極ＴＧ１，ＴＧ２を設定したときのフローティングゲートＦＧの電位（読み出し電位Ｖｒ）が変動する。

（半導体装置の製造工程）
図７は、半導体装置１の製造工程を説明するための第１の断面図である。図８は、半導体装置１の製造工程を説明するための第１の平面図である。図７には、図８におけるＶＩＩＡ－ＶＩＩＡ断面、ＶＩＩＢ－ＶＩＩＢ断面、ＶＩＩＣ－ＶＩＩＣ断面が並んで示されている。さらに、図７には、一般的なＣＭＯＳ素子が形成される領域が、ＶＩＩＣ－ＶＩＩＣ断面の横に並んで示されている。

図７に示すように、ｐ型の半導体層２上にｎ型エピタキシャル層２０を形成後、シャロートレンチ分離構造を作り込む。または、シャロートレンチ分離構造を形成した後、ｎ型エピタキシャル層２０に代えてイオン注入工程と拡散工程でｎ型不純物層を形成してもよい。

まず、露光工程によって、レジストマスクが、半導体ウエハ上に形成される。レジストマスクには、半導体ウエハにおいてトレンチ１１を形成すべき領域を露出させ、それ以外の領域を被覆するようにパターンが形成されている。続いて、レジストマスクを介するエッチング法によって、ウエハ主面の不要な部分が除去される。エッチング法は、ドライエッチング法およびウエットエッチング法のいずれであってもよいが、ドライエッチング法（たとえばＲＩＥ（Reactive Ion Etching）法）であることが好ましい。これにより、デバイス領域６を区画するトレンチ１１が、ウエハ主面に形成される。レジストマスクは、その後、除去される。

次に、絶縁埋設物１２のベースとなる絶縁膜が、ウエハ主面上に形成される。ベース絶縁膜は、たとえば、ＣＶＤ法によって形成された酸化シリコンである。ベース絶縁膜は、トレンチ１１を埋める。

次に、ベース絶縁膜の不要な部分が除去される。ベース絶縁膜は、ウエハ主面が露出するまで除去される。除去方法は、ドライエッチング法（たとえばＲＩＥ法）、ウエットエッチング法、ＣＭＰ（Chemical Mechanical Polishing）法のいずれであってもよい。これにより、トレンチ１１内に位置する絶縁埋設物１２が形成される。

図９は、半導体装置１の製造工程を説明するための第２の断面図である。図１０は、半導体装置１の製造工程を説明するための第２の平面図である。図９には、図１０におけるＩＸＡ－ＩＸＡ断面、ＩＸＢ－ＩＸＢ断面、ＩＸＣ－ＩＸＣ断面が並んで示されている。さらに、図９には、一般的なＣＭＯＳ素子が形成される領域が、ＩＸＣ－ＩＸＣ断面の横に並んで示されている。

図９に示すように、ｐ型のウェル領域２１が、デバイス領域６の一部においてウエハ主面の表面部に形成され、ｎ型のウェル領域７１が、デバイス領域６他の一部においてウエハ主面の表面部に形成される。

まず、ウエハ主面に注入深さを調節するための犠牲酸化膜が形成され、犠牲酸化膜を介して、ｐ型不純物がウエハ主面に注入され熱拡散される。これにより、ウェル領域２１が形成される。同様な工程を繰り返して、ｎ型不純物がウエハ主面に注入され熱拡散され、ウェル領域７１が形成される。

図１１は、半導体装置１の製造工程を説明するための第３の断面図である。図１２は、半導体装置１の製造工程を説明するための第３の平面図である。図１１には、図１２におけるＸＩＡ－ＸＩＡ断面、ＸＩＢ－ＸＩＢ断面、ＸＩＣ－ＸＩＣ断面が並んで示されている。さらに、図１１には、一般的なＣＭＯＳ素子が形成される領域が、ＸＩＣ－ＸＩＣ断面の横に並んで示されている。

まず、犠牲酸化膜が除去された後に、ゲート絶縁膜３１が形成される。ゲート絶縁膜３１は、熱酸化処理法によってウエハ主面の表面部を膜状に酸化させることによって形成される。ゲート絶縁膜３１の厚さＴは、たとえば７ｎｍ以上１３ｎｍ以下である。この段階では、ゲート絶縁膜３１は、絶縁埋設物１２と一体を成す。

次に、ゲート電極３２が、ゲート絶縁膜３１および絶縁埋設物１２を被覆するようにウエハ主面の上に形成される。ゲート電極３２は、本実施の形態では、導電性ポリシリコンによって形成される。ゲート電極３２は、たとえば、ＣＶＤ法によって形成される。

次に、露光工程によってパターンを有するレジストマスク１３２が、ゲート電極３２の上に形成される。レジストマスク１３２のパターンは、ゲート電極３２の不要な部分を露出させ、それ以外の領域を被覆するように形成される。次に、レジストマスク１３２を介するエッチング法によって、ゲート電極３２の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）、ウエットエッチング法のいずれであってもよい。ウエットエッチングは、たとえば、ＨＦ（フッ酸）の供給によって行なわれてもよい。これにより、ゲート電極３２が形成される。その後、レジストマスク１３２は除去される。

図１３は、半導体装置１の製造工程を説明するための第４の断面図である。図１３に示すように露光によるレジストマスク１７３のパターン形成後、イオン注入により、Ｐ－ＬＤＤ領域（７３）が形成される。その前に、同様にしてＮ－ＬＤＤ領域が形成される。その際、書込および消去用ＮＭＯＳトランジスタ１０３にはＮ－ＬＤＤ領域は形成しない。

図１４は、半導体装置１の製造工程を説明するための第５の断面図である。絶縁スペーサ４１のベースとなるＳｉＯ_２、またはＳｉＮの膜が５００～１０００Åの厚さでウエハ主面の上にＣＶＤ法によって形成される。その後、ゲート電極３２の側壁を被覆する部分を残存させるようにエッチングによって膜が部分的に除去され絶縁スペーサ４１が形成される。エッチング法は、たとえば、ドライエッチング法（たとえばＲＩＥ法）が使用される。絶縁スペーサ４１は、サイドウォールスペーサーとも呼ばれ、これによりＬＤＤ構造が形成される。

図１５は、半導体装置１の製造工程を説明するための第６の断面図である。図１５に示される状態に先立って、ｎ型の不純物領域２２が、ウェル領域２１の表面部に形成される。不純物領域２２は、ＮＭＯＳキャパシタ１０１のソース領域、およびＮＭＯＳトランジスタ１０３のソース領域およびドレイン領域となる。詳しくは、不純物領域２２は、ゲート電極３２および絶縁スペーサ４１と図示しないフォトレジスタとをマスクとするイオン注入法によって形成される。ｎ型不純物がウェル領域２１の表面部に導入されることによって、ウェル領域２１の表面部に不純物領域２２が形成される。これによりＮＭＯＳキャパシタのソース領域、ＮＭＯＳトランジスタのソース領域およびドレイン領域は、ゲート電極３２に対して自己整合的に形成される。

その後、図１５に示すように、ｐ型の不純物領域７２が、ウェル領域７１の表面部に形成される。不純物領域７２は、ＰＭＯＳトランジスタ１０２のソース領域およびドレイン領域となる。詳しくは、露光工程によってパターンを有するフォトレジスタ１７２が形成され、その後、ゲート電極３２および絶縁スペーサ４１とフォトレジスタ１７２とをマスクとするイオン注入法によってウェル領域７１の表面部に不純物領域７２が形成される。これによりＰＭＯＳトランジスタ１０２のソース領域およびドレイン領域は、ゲート電極３２に対して自己整合的に形成される。

図１６は、半導体装置１の製造工程を説明するための第７の断面図である。図１６に示す被覆絶縁膜５１が、デバイス領域６および絶縁埋設物１２上に形成される。被覆絶縁膜５１は、シリサイドをブロックするための酸化膜であり、たとえば、ＣＶＤ法によって形成される酸化シリコンである。被覆絶縁膜５１の厚さは、たとえば、３００～１０００Å程度である。

そして、露光工程によって、パターンを有する図示しないレジストマスクが、被覆絶縁膜５１の上に形成される。レジストマスクは、被覆絶縁膜５１の不要な部分を露出させ、それ以外の領域を被覆している。次に、レジストマスクを介するエッチング法によって、被覆絶縁膜５１の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）、ウエットエッチング法のいずれであってもよい。その後、レジストマスクは除去され、シリサイド膜６１が形成される。シリサイド膜６１の形成工程では、まず、ウエハ主面およびゲート電極３２を被覆する金属膜がスパッタ法または蒸着法によって形成される。金属膜は、Ｔｉ、Ｎｉ、Ｃｏ、ＭｏおよびＷのうちの少なくとも１つを含む。

そして、ゲート電極３２およびウエハ主面において金属膜と接する部分が、シリサイド化される。シリサイド化は、たとえば、アニール法（たとえばＲＴＡ（Rapid Thermal Anneal）法）によって行なわれる。これにより、シリサイド膜６１が形成され、金属膜は、その後、除去される。

なお、シリサイド領域形成前にフローティングゲートＦＧ全体を酸化膜で覆う構造とすることで、フローティングゲートＦＧ上にシリサイドが形成されないようにし、データ保持能力を高めた構造としてもよい。

後は、通常の配線工程により、コンタクト、配線パターンが形成される。図１７は、半導体装置１の製造工程を説明するための第８の断面図である。図１８は、半導体装置１の製造工程を説明するための第４の平面図である。図１７には、図１８におけるＸＶＩＩＡ－ＸＶＩＩＡ断面、ＸＶＩＩＢ－ＸＶＩＩＢ断面、ＸＶＩＩＣ－ＸＶＩＩＣ断面が並んで示されている。さらに、図１７には、一般的なＣＭＯＳ素子が形成される領域が、ＸＶＩＩＣ－ＸＶＩＩＣ断面の横に並んで示されている。

まず層間絶縁膜６５が、ウエハ主面の上に形成される。層間絶縁膜６５は、酸化膜および窒化膜のうちの少なくとも１つを含む。層間絶縁膜６５は、たとえば、ＣＶＤ法によって形成される。層間絶縁膜６５は、ウエハ主面の上においてトレンチ絶縁構造およびプレーナゲート構造を被覆している。

続いて、露光工程によってパターンを有する図示しないレジストマスクが、層間絶縁膜６５の上に形成される。レジストマスクは、層間絶縁膜６５において複数のコンタクトホールを形成すべき領域を露出させ、それ以外の領域を被覆している。次に、レジストマスクを介するエッチング法によって、層間絶縁膜６５の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）、ウエットエッチング法のいずれであってもよい。これにより、複数のコンタクトホールが、それぞれ、ゲート電極３２、ソース領域およびドレイン領域に対応する位置に形成される。レジストマスクは、その後、除去される。

次に、コンタクト電極６７のベースとなるベースコンタクト電極膜が、複数のコンタクトホールを埋めて層間絶縁膜６５の上に形成される。ベースコンタクト電極膜は、たとえば、スパッタ法およびＣＶＤ法により形成されるＴｉＮ／Ｔｉ膜とＷ膜の複合膜である。

そして、ベースコンタクト電極膜の不要な部分が、エッチング法によって除去される。ベースコンタクト電極膜は、層間絶縁膜６５が露出するまで除去される。除去方法は、ドライエッチング法（たとえばＲＩＥ法）、ウエットエッチング法、ＣＭＰ法のいずれであってもよい。これにより、コンタクト電極６７が形成される。

次に、配線８１のベースとなる配線膜が、層間絶縁膜６５の上に形成される。この配線膜は、たとえば、銅またはアルミニウムであり、スパッタ法または蒸着法により形成される。そして、露光工程によってパターンを有する図示しないレジストマスクが、配線膜の上に形成される。さらにエッチング法によって、配線膜の不要な部分が除去される。エッチング法は、ドライエッチング法（たとえばＲＩＥ法）、ウエットエッチング法のいずれであってもよい。これにより、配線８１が、層間絶縁膜６５の上に形成される。レジストマスクは、その後、除去される。

このような配線層の形成が必要に応じて繰返し行なわれ、その後、電気信号を入出力するパッドが形成され、さらに保護膜が形成され、ウエハープロセスが終了する。

その後、半導体ウエハが切断され、複数の半導体装置１が切り出される。以上を含む工程を経て、半導体装置１が製造される。

以上説明した、実施の形態１の半導体装置は、以下のような特徴を有する。
半導体装置１は、周囲を絶縁体で囲まれた導電体ゲートを１層だけ持つフローティングゲート型不揮発性メモリセルＭＣを搭載する。このため、半導体装置１は、単層ポリシリコンゲート構造を有しており一般的なＣＭＯＳプロセスとの互換性があり、通常のＭＯＳＦＥＴと同様にメモリセルＭＣを形成可能である。

メモリセルＭＣは、書込および消去動作用のＮＭＯＳトランジスタ１０３と、データ読み出し用のＰＭＯＳトランジスタ１０２と、コントロールゲートとして働くＮＭＯＳキャパシタ１０１とを含む。

半導体装置１およびメモリセルＭＣは、ｐ型の半導体層２上に形成したｎ型エピタキシャル層上に形成される。なお、ｎ型基板上、またはｎ型拡散層上に形成されても良い。

書込および消去動作用のＮＭＯＳトランジスタ１０３は、濃度の高いｎ＋型のソース／ドレインと、濃度の高いｐ型のウェル２１とで形成される。書込および消去動作用のＮＭＯＳトランジスタ１０３は、Ｎ－ＬＤＤを削除したｎ型ソース／ドレインのみの構造とすることでホットキャリア発生効率を高めている。

書込および消去動作用のＮＭＯＳトランジスタ１０３のｐ型ウェル２１については周辺回路と同じ濃度でも構わない。

データ読み出し用のＰＭＯＳトランジスタ１０２は回路動作または使用電圧に合わせた最適な閾値電圧となるようウェル７１の濃度を調整可能な構造とするが、ウェル７１の濃度については周辺回路と同じでも構わない。

コントロールゲートとして働くＮＭＯＳキャパシタ１０１は、ｎ型のエピタキシャル層２０内にｐ型のウェル２１を形成し、その表面にゲート絶縁膜３１とゲート電極３２を形成、ゲート電極３２の周辺に濃度の高いｎ＋型のソースを形成した構造を有する。

コントロールゲートとして働くＮＭＯＳキャパシタ１０１は、以下の点で特徴的である。ｐ型のウェル２１の表面の一部に濃度の高いｐ型不純物領域７２が形成され、その上にコンタクトと配線を形成してコントロールゲートＴＧ１が形成される。また、ソースとなるゲート３２周辺に形成されたｎ＋型の不純物領域２２にコンタクトと配線を形成してコントロールゲートＴＧ２が形成される。上記２つのコントロールゲートＴＧ１，ＴＧ２はそれぞれ独立して電位が供給できるようになっている。

また、書込および消去用ＮＭＯＳトランジスタ１０３のｐ型ウェルと、コントロールゲートＴＧ１，ＴＧ２に接続されたＮＭＯＳキャパシタ１０１のｐ型ウェルはそれぞれｎ型のエピタキシャル層２０上にお互いに独立して形成される。

［実施の形態２］
（半導体装置の構成）
図１９は、実施の形態２に従う半導体装置２０１の平面図である。図２０は、実施の形態２に従う半導体装置２０１の断面図である。図２０には、図１９におけるＸＸＡ－ＸＸＡ断面、ＸＸＢ－ＸＸＢ断面、ＸＸＣ－ＸＸＣ断面が並んで示されている。図２０では、図面を理解容易とするため被覆絶縁膜５１および層間絶縁膜６５は取り除かれている。

図２１は、実施の形態２に従う半導体装置２０１の回路図である。図２１には、図１９および図２０に対応する１ビット分の記憶回路が示される。

以下では、図１９～図２０を参照して、半導体装置２０１が半導体装置１と異なる点について説明する。

半導体装置２０１は、半導体装置１の構成において、読み出し用ＰＭＯＳトランジスタ１０２に代えて読み出し用ＮＭＯＳトランジスタ１０２Ａを含む。コントロールゲート用ＮＭＯＳキャパシタ１０１と、書込および消去用のＮＭＯＳトランジスタ１０３については、半導体装置１と同様である。

（半導体装置の動作）
図２２は、半導体装置２０１に読み出し時に印加される電圧を示す図である。読み出し動作時には、読み出し用ＮＭＯＳトランジスタ１０２Ａのドレイン－ソース間に流れる電流Ｉｄの大きさによってフローティングゲートに書き込みが行なわれているか否かを判定する。

具体的には、後述する書き込み動作後および消去動作後のいずれにおいても、読み出し動作では、書込および消去用ＮＭＯＳトランジスタ１０３の電極ＴＰ１～ＴＰ３はＯＰＥＮ状態に設定され、読み出し用ＮＭＯＳトランジスタ１０２Ａの電極ＴＲ１はたとえば、０．１～２Ｖに設定され、電極ＴＲ１，ＴＲ３は、接地電位（ＧＮＤ）に設定され、ＮＭＯＳキャパシタ１０１の制御電極ＴＧ１およびＴＧ２は、ともにたとえば、１～５Ｖに設定される。

図２３は、書込時に半導体装置２０１に印加される電圧を示す図である。書込時には、フローティングゲートＦＧに電子が注入される。

書込動作では、書込および消去用ＮＭＯＳトランジスタ１０３の電極ＴＰ１はたとえば４～７Ｖに設定され、電極ＴＰ２およびＴＰ３は接地電位（ＧＮＤ）に設定される。また、読み出し用ＮＭＯＳトランジスタ１０２Ａの電極ＴＲ１～ＴＲ３はＯＰＥＮ状態に設定される。ＮＭＯＳキャパシタ１０１の制御電極ＴＧ１はＯＰＥＮ状態または接地電位（ＧＮＤ）に設定され、制御電極ＴＧ２は、たとえば、４～７Ｖに設定される。

図２３に示すように各端子を設定するとドレイン－ソース間に電流が流れ、ホットキャリア（ホットエレクトロンＨＥおよびホットホールＨＨ）が発生する。制御電極ＴＧ２が正電位のため、フローティングゲートＦＧも容量結合により正電位になっており、ホットエレクトロンＨＥがフローティングゲートＦＧに注入される。フローティングゲートＦＧは周囲を絶縁体に囲まれているため、フローティングゲートＦＧ内に電子が貯まる。

図２４は、消去時に半導体装置２０１に印加される電圧を示す図である。消去動作は、バンド間トンネリング現象によって発生した正孔（ホットホールＨＨ）をフローティングゲートＦＧに注入することによって達成される。

消去動作では、書込および消去用ＮＭＯＳトランジスタ１０３の電極ＴＰ１はたとえば４～７Ｖに設定され、電極ＴＰ２はＯＰＥＮ状態に設定され、電極ＴＰ３は接地電位（ＧＮＤ）に設定される。また、読み出し用ＮＭＯＳトランジスタ１０２Ａの電極ＴＲ１～ＴＲ３はＯＰＥＮ状態に設定される。ＮＭＯＳキャパシタ１０１の制御電極ＴＧ１およびＴＧ２は、たとえば、ともに－１～－７Ｖに設定される。

図２５は、書込後および消去後のメモリセルからの読み出し電流の差を示す図である。図２６は、図２５の電流を指数表示で拡大して示した図である。図２５および図２６において、縦軸の電流ＩＤは、読み出し用ＮＭＯＳトランジスタ１０２Ａに流れるソース－ドレイン間電流を示す。横軸の電位ＶＧは、制御電極ＴＧ２の電位を示す。

図２６、図２５において、初期状態の電流ＩＤがＩ１で示され、消去後の電流ＩＤがＩ２で示され、書込後の電流ＩＤがＩ３で示されている。図で分かるように、Ｉ２＞Ｉ３となっている。この電流差を検出することによって、フローティングゲートＦＧに記憶されている情報を読み出すことができる。

（半導体装置の製造工程）
実施の形態２の半導体装置２０１の製造工程は、実施の形態１の半導体装置１の製造工程と大半は共通であるので、異なる部分についてピックアップして説明する。

まず、図７と同様にｐ型の半導体層２上にｎ型エピタキシャル層２０を形成後、シャロートレンチ分離構造を作り込む。続いて、ウェル領域が形成される。

図２７は、半導体装置２０１の製造工程を説明するための断面図である。図２８は、半導体装置２０１の製造工程を説明するための平面図である。図２７には、図２８におけるＸＸＶＩＩＡ－ＸＸＶＩＩＡ断面、ＸＸＶＩＩＢ－ＸＸＶＩＩＢ断面、ＸＸＶＩＩＣ－ＸＸＶＩＩＣ断面が並んで示されている。さらに、図２７には、一般的なＣＭＯＳ素子が形成される領域が、ＸＸＶＩＩＣ－ＸＸＶＩＩＣ断面の横に並んで示されている。

図９の場合と異なり、読み出し用ＮＭＯＳが形成されるＸＸＶＩＩＢ－ＸＸＶＩＩＢ断面には、図２７に示されるようにｐ型のウェル領域２１が形成される。ゲート電極形成後にｎ型の不純物が注入され、図２０に示されるようにウェル２１の内部に読み出し用トランジスタ１０２Ａが形成される。

このようにして、読み出し用のトランジスタをＮＭＯＳトランジスタにすることもできる。

［実施の形態３］
図２９は、実施の形態３に従う半導体装置３０１の断面図である。

半導体装置３０１は、実施の形態１の半導体装置１の構成において、コントロールゲート用ＮＭＯＳキャパシタ１０１に代えてコントロールゲート用ＮＭＯＳキャパシタ１０１Ｂを含む。読み出し用ＰＭＯＳトランジスタ１０２と、書込および消去用のＮＭＯＳトランジスタ１０３については、半導体装置１と同様である。

実施の形態３では、図７～図１０で説明したウェル形成後に、ＮＭＯＳキャパシタのチャネル領域直下に、ｎ型拡散層１２３が形成される。

図３０は、半導体装置３０１の製造工程を説明するための断面図である。図３１は、半導体装置３０１の製造工程を説明するための平面図である。図３０には、図３１におけるＸＸＸＡ－ＸＸＸＡ断面、ＸＸＸＢ－ＸＸＸＢ断面、ＸＸＸＣ－ＸＸＸＣ断面が並んで示されている。さらに、図３０には、一般的なＣＭＯＳ素子が形成される領域が、ＸＸＸＣ－ＸＸＸＣ断面の横に並んで示されている。

図３０に示されるように、ＮＭＯＳキャパシタにゲート絶縁膜３１を挟んでゲート電極３２に対向する電極として、ドーズ量１×１０^１３～５×１０^１４ｃｍ^－２程度のｎ型不純物を注入し、ある程度の深さ（０．１－０．５μｍ）を持つｎ型不純物領域を形成する。

併せて、露光およびイオン注入によって、書込および消去用のＮＭＯＳトランジスタ１０３に、ドーズ量１×１０^１３～５×１０^１３ｃｍ^－２程度の閾値電圧調整用のｎ型不純物を注入し、ｎ型不純物領域１２４を形成しても良い。

その際、２枚マスクが追加となり露光およびイオン注入が実行される。
以上、図２９、図３０に示したように、ゲート絶縁膜３１の形成前に、ｎ型不純物領域１２３を形成してもよい。その際、たとえば周辺回路に用いるｎチャネルデプレッションＭＯＳトランジスタを形成するための注入条件を用いてもよい。

あるいは独自レイヤーとしてｎ＋型のソース／ドレインに近い高い濃度のｎ型不純物領域を形成しても構わない。

以上の説明では、実施の形態１を変形した場合について示したが、実施の形態２の半導体装置２０１の構成においてコントロールゲート用ＮＭＯＳキャパシタ１０１に代えてコントロールゲート用ＮＭＯＳキャパシタ１０１Ｂを含むように変形しても良い。

［変形例］
以下に、実施の形態１～３の各々に適用可能な変形例について説明する。

図１３では、コントロールゲート用ＮＭＯＳキャパシタ１０１および、ＣＭＯＳ回路形成領域に、ｎ型不純物を打ち込み、ＬＤＤ構造のための不純物領域２３を形成した。このとき、書込および消去用のＮＭＯＳトランジスタ１０３には、不純物領域２３を形成しなかった。代わりに、書込および消去用のＮＭＯＳトランジスタ１０３のソースおよびドレインに濃度の高いシングルドレイン構造を形成しても良い。

図３２は、半導体装置１，２０１，３０１の変形例の製造工程を説明するための平面図である。図３２に示すように、書込および消去用のＮＭＯＳトランジスタ１０３のソースおよびドレイン部分に、ＬＤＤ構造を形成するためのｎ型不純物を注入するマスクとは別マスクでの露光工程およびイオン注入工程を追加する。追加するイオン注入工程において、ドーズ量を１０^１４～１０^１５とｎ型不純物領域２２を形成する場合と同様の濃度まで上げて、ｎ型不純物領域２２Ａを形成してもよい。この場合は、その後書込および消去用のＮＭＯＳトランジスタ１０３に図１５で説明したｎ型不純物領域２２を形成しない。

このように、コントロールゲート用ＮＭＯＳキャパシタ１０１について、ゲート酸化膜下にｎ型拡散層を形成することで、正電圧印加時に広い面積に電圧印加可能となり、カップリングレシオが向上する。

または、濃度の高いｎ型拡散層を独立して設けることで、通常のＭＯＳキャパシタと同様に電圧印加可能となる。このｎ型拡散層は周辺回路にＭＯＳキャパシタを形成するのに使用しても構わない。

以上の実施の形態および変形例によれば、通常のＣＭＯＳ、またはＢＣＤプロセスに使用する工程条件、装置をそのまま使用することができる。

（まとめ）
以下に、再び図面を参照して本実施の形態について総括する。

本開示は、半導体装置に関する。図１、図２に示すように、半導体装置１は、主面を有する半導体層２と、半導体層の主面の表面部に形成された第１導電型の第１ウェル領域Ｗ１および第２ウェル領域Ｗ２と、第２導電型の第１不純物領域Ｆ１および第２不純物領域Ｆ２と、導電体の第１フローティングゲートＦＧ１と、第２導電型の第３不純物領域Ｆ３と、導電体の第２フローティングゲートＦＧ２とを備える。第１不純物領域Ｆ１は、第１ウェル領域Ｗ１の表面部に形成される。第２不純物領域Ｆ２は、第１不純物領域Ｆ１から間隔を空けて第１ウェル領域Ｗ１の表面部に形成される。第１フローティングゲートＦＧ１は、第１不純物領域とＦ１第２不純物領域Ｆ２との間の第１導電型の第１チャネル領域Ｃ１に対向するように半導体層の主面上に形成され、周囲を絶縁体で囲まれている。第３不純物領域Ｆ３は、第２ウェル領域Ｗ２の表面部に形成される。第２フローティングゲートＦＧ２は、第３不純物領域Ｆ３に隣接して形成される第１導電型の第２チャネル領域Ｃ２に対向するように半導体層２の主面上に形成され、周囲を絶縁体で囲まれている。第１フローティングゲートＦＧ１および第２フローティングゲートＦＧ２は、一体的に形成されている。または、第１フローティングゲートＦＧ１および第２フローティングゲートＦＧ２は、導電体で接続されていてもよい。

このような素子構造とすることによって、フローティングゲート型不揮発メモリとして、比較的低い電圧での書込および消去が可能となる。そして、低い電圧で書込および消去可能とすることで、周辺回路に必要な耐圧を下げることが可能となり、周辺回路の素子面積を縮小することができる。このため、半導体装置全体の回路面積の縮小が可能となる。

好ましくは、図２に示すように、半導体装置１は、不揮発メモリセルＭＣを備える。不揮発メモリセルＭＣは、書込および消去用の第１電界効果トランジスタ１０３と、第２フローティングゲートＦＧ２と、第２フローティングゲートＦＧ２に容量結合された第３不純物領域Ｆ３および第２ウェル領域Ｗ２とを含んで構成されるＭＯＳキャパシタとを備える。第１不純物領域Ｆ１は、第１電界効果トランジスタ１０３のドレイン電極ＴＰ１であり、第２不純物領域Ｆ２は、第１電界効果トランジスタ１０３のソース電極ＴＰ２であり、第１フローティングゲートＦＧ１は、第１電界効果トランジスタ１０３のゲート電極である。第２ウェル領域Ｗ２は、不揮発メモリセルＭＣの第１制御電極ＴＧ１であり、第３不純物領域Ｆ３は、不揮発メモリセルＭＣの第２制御電極ＴＧ２である。第１制御電極ＴＧ１と第２制御電極ＴＧ２とは独立して電位を供給可能に分離されている。

このような素子構造とすることによって、ＭＯＳキャパシタのｐ型ウェルにつながる配線とｎ型ソースにつながる配線とを別々のコントロールゲートＴＧ１，ＴＧ２としてそれぞれ電圧を印加することにより、書き込み時にｎ型ソースのみに正電圧を印加することを可能とする。

より好ましくは、図５または図２３に示すように、不揮発メモリセルＭＣの書き込み時には、第１電界効果トランジスタ１０３のドレイン電極ＴＰ１および第２制御電極ＴＧ２は、正の第１電位（４～７Ｖ）に設定され、第１電界効果トランジスタ１０３のソース電極ＴＰ２は、接地電位（ＧＮＤ）に設定される。また、図６または図２４に示すように、不揮発メモリセルＭＣの消去時には、第１電界効果トランジスタ１０３のドレイン電極ＴＰ１は、正の第１電位（４～７Ｖ）に設定され、第１電界効果トランジスタ１０３のソース電極ＴＰ２は、開放状態（ＯＰＥＮ）に設定され、第１制御電極ＴＧ１および第２制御電極ＴＧ２は、負の第２電位（－１～－７Ｖ）に設定される。

このように、消去時にＭＯＳキャパシタのｎ型ソース（ＴＧ２）とｐ型ウェル（ＴＧ１）とにともに負バイアスを印加し、周辺のｎ型エピタキシャル層、またはｎ型不純物層を電源電圧に接続することによって、ｎ型ソース（ＴＧ２）に負バイアスを印加してもｎ型エピタキシャル層に電流が流れることを防げる。

好ましくは、半導体装置１は、読み出し用の第２電界効果トランジスタ１０２をさらに備える。第２電界効果トランジスタ１０２は、第２電界効果トランジスタ１０２のドレイン電極ＴＲ１およびソース電極ＴＲ２となる第４不純物領域Ｆ４および第５不純物領域Ｆ５と、第４不純物領域Ｆ４と第５不純物領域Ｆ５との間の第２チャネル領域Ｃ２に対向するように半導体層の主面上に形成され、周囲を絶縁体で囲まれた導電体の第３フローティングゲートＦＧ３とを含む。図１または図１９に示すように、第３フローティングゲートＦＧ３は、第１フローティングゲートＦＧ１および第２フローティングゲートＦＧ２と、一体的に形成されている。または、第３フローティングゲートＦＧ３は、第１フローティングゲートＦＧ１および第２フローティングゲートＦＧ２と導電体で接続されていてもよい。

読み出し用のＭＯＳトランジスタを設けずに、書込および消去用ＭＯＳトランジスタを読み出しにも使用しても良いが、このように、読み出し用のＭＯＳトランジスタを追加することによって、バラツキの小さい安定した電気特性を実現することができる。

より好ましくは、図２に示すように、第４不純物領域Ｆ４および第５不純物領域Ｆ５の各々は第１導電型（ｐ型）であり、第２導電型（ｎ型）のウェル領域７１内に形成される。

この場合は、図４に示すように、不揮発メモリセルＭＣの読み出し時には、第１電界効果トランジスタ１０３のドレイン電極ＴＰ１およびソース電極ＴＰ２は、開放状態に設定され、第２電界効果トランジスタ１０２のドレイン電極ＴＲ１は負の第３電位（－０．１～－２Ｖ）に設定され、第２電界効果トランジスタ１０２のソース電極ＴＲ２は、接地電位（ＧＮＤ）に設定され、第１制御電極ＴＧ１および第２制御電極ＴＧ２は負の第４電位に設定される。

より好ましくは、図２０に示すように、第４不純物領域Ｆ４および第５不純物領域Ｆ５の各々は第２導電型（ｎ型）であり、第１導電型（ｐ型）のウェル領域２１内に形成される。

この場合は、図２２に示すように、不揮発メモリセルＭＣの読み出し時には、第１電界効果トランジスタ１０３のドレイン電極ＴＰ１およびソース電極ＴＰ２は開放状態（ＯＰＥＮ）に設定され、第２電界効果トランジスタ１０２Ａのドレイン電極ＴＲ１は正の第５電位（０．１～２Ｖ）に設定され、第２電界効果トランジスタ１０２Ａのソース電極ＴＲ２は接地電位（ＧＮＤ）に設定され、第１制御電極ＴＧ１および第２制御電極ＴＧ２は正の第６電位（１～５Ｖ）に設定される。

今回開示された実施の形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施の形態の説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１，２０１，３０１ 半導体装置、２ 半導体層、３ 第１主面、４ 第２主面、６ デバイス領域、１０ トレンチ絶縁構造、１１ トレンチ、１２ 絶縁埋設物、２０ エピタキシャル層、２１，７１ ウェル、２２，２２Ａ，２３，７２，７３，１２３，１２４，Ｆ１～Ｆ５ 不純物領域、２４，７４，Ｃ１，Ｃ２ チャネル領域、３１ ゲート絶縁膜、３２ ゲート電極、４１ 絶縁スペーサ、５１ 被覆絶縁膜、６１ シリサイド膜、６５ 層間絶縁膜、６７ コンタクト電極、８１ 配線、１０１，１０１Ｂ キャパシタ、１０２，１０２Ａ，１０３ トランジスタ、１３２，１７３ レジストマスク、１７２ フォトレジスタ、ＦＧ，ＦＧ１～ＦＧ３ フローティングゲート、ＭＣ メモリセル、ＴＧ１，ＴＧ２ 制御電極、ＴＰ１，ＴＰ２，ＴＰ３，ＴＲ１，ＴＲ２，ＴＲ３ 電極、Ｗ１，Ｗ２ ウェル領域。

Claims (8)

1. 主面を有する半導体層と、
   前記半導体層の前記主面の表面部に形成された第１導電型の第１ウェル領域と、
   前記第１ウェル領域の表面部に形成された第２導電型の第１不純物領域と、
   前記第１不純物領域から間隔を空けて前記第１ウェル領域の表面部に形成された第２導電型の第２不純物領域と、
   前記第１不純物領域と前記第２不純物領域との間の第１導電型の第１チャネル領域に対向するように前記半導体層の前記主面上に形成され、周囲を絶縁体で囲まれた導電体の第１フローティングゲートと、
   前記半導体層の前記主面の表面部に形成された第１導電型の第２ウェル領域と、
   前記第２ウェル領域の表面部に形成された第２導電型の第３不純物領域と、
   前記第３不純物領域に隣接して形成される第１導電型の第２チャネル領域に対向するように前記半導体層の前記主面上に形成され、周囲を絶縁体で囲まれた導電体の第２フローティングゲートとを備え、
   前記第１フローティングゲートおよび前記第２フローティングゲートは、一体的に形成されているか、または導電体で接続されている、半導体装置。
2. 前記半導体装置は、不揮発メモリセルを備え、
   前記不揮発メモリセルは、
   書込および消去用の第１電界効果トランジスタと、
   前記第２フローティングゲートと、前記第２フローティングゲートに容量結合された前記第３不純物領域および前記第２ウェル領域とを含んで構成されるＭＯＳキャパシタとを備え、
   前記第１不純物領域は、前記第１電界効果トランジスタのドレイン電極であり、
   前記第２不純物領域は、前記第１電界効果トランジスタのソース電極であり、
   前記第１フローティングゲートは、前記第１電界効果トランジスタのゲート電極であり、
   前記第２ウェル領域は、前記不揮発メモリセルの第１制御電極であり、
   前記第３不純物領域は、前記不揮発メモリセルの第２制御電極であり、
   前記第１制御電極と前記第２制御電極とは独立して電位を供給可能に分離されている、請求項１に記載の半導体装置。
3. 前記不揮発メモリセルの書き込み時には、前記第１電界効果トランジスタのドレイン電極および前記第２制御電極は、正の第１電位に設定され、前記第１電界効果トランジスタのソース電極は、接地電位に設定され、
   前記不揮発メモリセルの消去時には、前記第１電界効果トランジスタのドレイン電極は、前記第１電位に設定され、前記第１電界効果トランジスタのソース電極は、開放状態に設定され、前記第１制御電極および前記第２制御電極は、負の第２電位に設定される、請求項２に記載の半導体装置。
4. 読み出し用の第２電界効果トランジスタをさらに備え、
   前記第２電界効果トランジスタは、
   前記第２電界効果トランジスタのドレイン電極およびソース電極となる第４不純物領域および第５不純物領域と、
   前記第４不純物領域と前記第５不純物領域との間の第２チャネル領域に対向するように前記半導体層の前記主面上に形成され、周囲を絶縁体で囲まれた導電体の第３フローティングゲートとを含み、
   前記第３フローティングゲートは、前記第１フローティングゲートおよび前記第２フローティングゲートと、一体的に形成されているか、または導電体で接続されている、請求項２に記載の半導体装置。
5. 前記第４不純物領域および前記第５不純物領域の各々は第１導電型であり、第２導電型のウェル領域内に形成される、請求項４に記載の半導体装置。
6. 前記不揮発メモリセルの読み出し時には、前記第１電界効果トランジスタのドレイン電極およびソース電極は開放状態に設定され、前記第２電界効果トランジスタのドレイン電極は負の第３電位に設定され、前記第２電界効果トランジスタのソース電極は接地電位に設定され、前記第１制御電極および前記第２制御電極は負の第４電位に設定される、請求項５に記載の半導体装置。
7. 前記第４不純物領域および前記第５不純物領域の各々は第２導電型であり、第１導電型のウェル領域内に形成される、請求項４に記載の半導体装置。
8. 前記不揮発メモリセルの読み出し時には、前記第１電界効果トランジスタのドレイン電極およびソース電極は開放状態に設定され、前記第２電界効果トランジスタのドレイン電極は正の第５電位に設定され、前記第２電界効果トランジスタのソース電極は接地電位に設定され、前記第１制御電極および前記第２制御電極は正の第６電位に設定される、請求項７に記載の半導体装置。

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