JPH02295169A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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- JPH02295169A JPH02295169A JP1116307A JP11630789A JPH02295169A JP H02295169 A JPH02295169 A JP H02295169A JP 1116307 A JP1116307 A JP 1116307A JP 11630789 A JP11630789 A JP 11630789A JP H02295169 A JPH02295169 A JP H02295169A
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Links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は不揮発性半導体記憶装置に関し、特に電気的に
書込み・消去が可能な浮遊ゲート型不揮発性半導体記憶
装置に関する。
書込み・消去が可能な浮遊ゲート型不揮発性半導体記憶
装置に関する。
従来電気的に書込み・消去が可能な不揮発性半導体記憶
装置としては、その書込み・消去動作にファウラー・ノ
ルドハイム（ Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）’｛
！ｊトンネル電流を用いる方式が一般的であった。しか
しながらこの方式ではその動作特性上書込み後のメモリ
・Ｌランジスタがデプレション状態になるため選択的な
読出しを可能にするためには各ビット毎に選択トランジ
スタを設ける必要があった．従って、１ビットのメモリ
・セルは選択トランジスタとメモリ・トランジスタとか
ら構成され、このためにセル面積が大きくなり大容量化
の妨げになっていた。
装置としては、その書込み・消去動作にファウラー・ノ
ルドハイム（ Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ）’｛
！ｊトンネル電流を用いる方式が一般的であった。しか
しながらこの方式ではその動作特性上書込み後のメモリ
・Ｌランジスタがデプレション状態になるため選択的な
読出しを可能にするためには各ビット毎に選択トランジ
スタを設ける必要があった．従って、１ビットのメモリ
・セルは選択トランジスタとメモリ・トランジスタとか
ら構成され、このためにセル面積が大きくなり大容量化
の妨げになっていた。
これに対する一つの対応策として最近フラッシュＥＥＰ
ＲＯＭが提案されている。これは従来のＥＥＰＲＯＭの
ようなバイト単位の書換えは行なえず一括消去型ではあ
るものの紫外線消去型ＥＰＲＯＭのような大容量セルと
「電気的消去」を結び付ける手法として最近注目を集め
ている。
ＲＯＭが提案されている。これは従来のＥＥＰＲＯＭの
ようなバイト単位の書換えは行なえず一括消去型ではあ
るものの紫外線消去型ＥＰＲＯＭのような大容量セルと
「電気的消去」を結び付ける手法として最近注目を集め
ている。
第４図はフラッシュＥＥＰＲＯＭの一例を示す半導体チ
ップの断面図である。
ップの断面図である。
この例はＰ型の半導体基板１の表面にｎ＋型のドレイン
領域７と０１型のソース領域８とを設け、ソース領域−
ドレイン領域間の半導体基板１上の一部に第１ゲート絶
縁膜２を介して浮遊ゲート電極３を設け、さらにこの浮
遊ゲート電４１ｉ３上に第２ゲート絶縁膜４を介して制
御ゲート電極６が形成され、このときソース領域−ドレ
イン領域の間の半導体基板１上の浮遊ゲート電極３がな
い領域においては半導体基板１上に第３ゲート絶縁膜５
を介して制御ゲート電＠６が形成されている。浮遊ゲー
ト電［！３と制御ゲート電極６とはドレイン側において
自己整合的に形成されており、ソース側においては制御
ゲート電極６が浮遊ゲート電極３の外部にまで延在して
いる．このメモリ・トランジスタの動作原理を簡単に説
明する．書込み動作は通常の紫外線消去型ＥＰＲＯＭと
同様にドレイン領域，制御ゲート電極に高電圧を印加し
、チャンネル内のピンチ・オフ領域で発生したホット・
エレクトロンを浮遊ゲート電極に注入するいわゆるホッ
ト・エレクトロン注入で行なう．消去動作は制御ゲート
電極を接地した状態でドレイン領域に高電圧を印加しフ
ァウラー・ノルドハイム型トンネル電流を用いて浮遊ゲ
ート電極内の電子の放出を行なう。このとき、ドレイン
領域側でアバランシェ・プレークダウンが生じれば高エ
ネルギーのエレクトロンーホール対が発生しホット・ホ
ール注入によって消去が行なわれる。いずれにしても消
去動作後の浮遊ゲート電極には正電荷が蓄積されており
、従来の紫外線消去型ＥＰＲＯＭのように制御ゲート電
極と浮遊ゲート電極とがチャンネル長方向で自己整合的
に形成されていると消去後のメモリ・トランジスタがデ
ブレション状態になってしまうためｊｕ択的な読出しが
できなくなる。前述のようにソース側において制御ゲー
トが浮遊ゲートの外部にまで延在しているのは、この部
分に選択トランジスタを形成し選択的な読出しを可能に
するなめである。
領域７と０１型のソース領域８とを設け、ソース領域−
ドレイン領域間の半導体基板１上の一部に第１ゲート絶
縁膜２を介して浮遊ゲート電極３を設け、さらにこの浮
遊ゲート電４１ｉ３上に第２ゲート絶縁膜４を介して制
御ゲート電極６が形成され、このときソース領域−ドレ
イン領域の間の半導体基板１上の浮遊ゲート電極３がな
い領域においては半導体基板１上に第３ゲート絶縁膜５
を介して制御ゲート電＠６が形成されている。浮遊ゲー
ト電［！３と制御ゲート電極６とはドレイン側において
自己整合的に形成されており、ソース側においては制御
ゲート電極６が浮遊ゲート電極３の外部にまで延在して
いる．このメモリ・トランジスタの動作原理を簡単に説
明する．書込み動作は通常の紫外線消去型ＥＰＲＯＭと
同様にドレイン領域，制御ゲート電極に高電圧を印加し
、チャンネル内のピンチ・オフ領域で発生したホット・
エレクトロンを浮遊ゲート電極に注入するいわゆるホッ
ト・エレクトロン注入で行なう．消去動作は制御ゲート
電極を接地した状態でドレイン領域に高電圧を印加しフ
ァウラー・ノルドハイム型トンネル電流を用いて浮遊ゲ
ート電極内の電子の放出を行なう。このとき、ドレイン
領域側でアバランシェ・プレークダウンが生じれば高エ
ネルギーのエレクトロンーホール対が発生しホット・ホ
ール注入によって消去が行なわれる。いずれにしても消
去動作後の浮遊ゲート電極には正電荷が蓄積されており
、従来の紫外線消去型ＥＰＲＯＭのように制御ゲート電
極と浮遊ゲート電極とがチャンネル長方向で自己整合的
に形成されていると消去後のメモリ・トランジスタがデ
ブレション状態になってしまうためｊｕ択的な読出しが
できなくなる。前述のようにソース側において制御ゲー
トが浮遊ゲートの外部にまで延在しているのは、この部
分に選択トランジスタを形成し選択的な読出しを可能に
するなめである。
上述した従来の不揮発性半導体記憶装置では、消去動作
にトンネル電流を用いるために浮遊ゲート電極下のゲー
ト絶縁膜を約１０ｎｍ程度にまで薄膜化する必要があり
、このような構造ではドレイン側のアバランシェ・ブレ
ークダウン電圧が低く実際にはホット・ホール注入によ
って消去動作が行なわれるという問題があった。
にトンネル電流を用いるために浮遊ゲート電極下のゲー
ト絶縁膜を約１０ｎｍ程度にまで薄膜化する必要があり
、このような構造ではドレイン側のアバランシェ・ブレ
ークダウン電圧が低く実際にはホット・ホール注入によ
って消去動作が行なわれるという問題があった。
ＭＯＳトランジスタのドレイン接合部ではその近傍にゲ
ート電極が存在するためｐｎ接合部表面の電界強度は強
くドレイン領域側のアバランシェ・ブレーク・ダウン電
圧は一般に通常のｐｎ接合のそれよりも低くまたゲート
電圧によっても変化する。上述したメモリセルではゲー
ト絶縁膜が薄い上に、書込まれたメモリトランジスタの
浮遊ゲート電極には電子が蓄積されているため実効的に
負のゲート電圧が印加されていることと等しく、ドレイ
ンのアバランシエ・ブレーク・ダウン電圧はトンネル電
流を発生するのに必要なドレイン電圧と同等もしくはそ
れよりも低くなってしまつ。
ート電極が存在するためｐｎ接合部表面の電界強度は強
くドレイン領域側のアバランシェ・ブレーク・ダウン電
圧は一般に通常のｐｎ接合のそれよりも低くまたゲート
電圧によっても変化する。上述したメモリセルではゲー
ト絶縁膜が薄い上に、書込まれたメモリトランジスタの
浮遊ゲート電極には電子が蓄積されているため実効的に
負のゲート電圧が印加されていることと等しく、ドレイ
ンのアバランシエ・ブレーク・ダウン電圧はトンネル電
流を発生するのに必要なドレイン電圧と同等もしくはそ
れよりも低くなってしまつ。
アバランシエ・ブレーク・ダウンにーよるホッｌ−・ホ
ール注入が生じ、ゲート絶縁腹中にホールがトラップさ
れると絶縁膜の漏れ電流が増加してメモリ・トランジス
タのデータ保持特性に悪影響を与えたり、ゲート絶縁膜
の劣化を速めて書込み・消去の繰返し特性を悪化させる
という欠点がある９ 〔課題を解決するための手段〕 本発明は、第１導電型の半導体基板表面に形成された第
２導電型のソース領域及びドレイン領域と、前記ソース
領域−ドレイン領域間の前記半導体基板」二の一部に第
１ゲート絶縁膜を介して設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に第２ゲート絶縁膜を介して形成
されかつ前記ソース領域−ドレイン領域間の前記浮遊ゲ
ート電極のない領域の半導体基板上に第３ゲート絶縁膜
を介して形成された制御ゲート電極とからなり、前記浮
遊ゲート電極と前記制御ゲート電極とはドレイン領域側
において自己整合的に配置されてなる不揮発性半導体記
憶装置において、前記浮遊ゲート電極と第１ゲート絶縁
膜を介して対向する半導体基板表面の少なくとも一部に
前記ドレイン領域と接続されかつ前記ドレイン領域より
も不純物濃度の低い第２導電型不純物領域を有するとい
うものである。
ール注入が生じ、ゲート絶縁腹中にホールがトラップさ
れると絶縁膜の漏れ電流が増加してメモリ・トランジス
タのデータ保持特性に悪影響を与えたり、ゲート絶縁膜
の劣化を速めて書込み・消去の繰返し特性を悪化させる
という欠点がある９ 〔課題を解決するための手段〕 本発明は、第１導電型の半導体基板表面に形成された第
２導電型のソース領域及びドレイン領域と、前記ソース
領域−ドレイン領域間の前記半導体基板」二の一部に第
１ゲート絶縁膜を介して設けられた浮遊ゲート電極と、
前記浮遊ゲート電極上に第２ゲート絶縁膜を介して形成
されかつ前記ソース領域−ドレイン領域間の前記浮遊ゲ
ート電極のない領域の半導体基板上に第３ゲート絶縁膜
を介して形成された制御ゲート電極とからなり、前記浮
遊ゲート電極と前記制御ゲート電極とはドレイン領域側
において自己整合的に配置されてなる不揮発性半導体記
憶装置において、前記浮遊ゲート電極と第１ゲート絶縁
膜を介して対向する半導体基板表面の少なくとも一部に
前記ドレイン領域と接続されかつ前記ドレイン領域より
も不純物濃度の低い第２導電型不純物領域を有するとい
うものである。
次に本発明の実施例について図面を参照して説明する。
第１図（ａ）は本発明の不揮発性半導体記憶装置の第１
の実施例を示すパターンレイアウト図、第１図（ｂ）は
第１図＜ａ）のＹ−Ｙ’線相当部で切断した半導体チッ
プの断面図である。
の実施例を示すパターンレイアウト図、第１図（ｂ）は
第１図＜ａ）のＹ−Ｙ’線相当部で切断した半導体チッ
プの断面図である。
１は例えばＰ型の半導体基板、２は第１ゲーｌ〜絶縁膜
、３は例えばポリシリコン膜からなる浮遊ゲート電極、
４は第２ゲート絶縁膜、５は第３ゲート絶縁膜、６は例
えばポリシリコン膜からなる制御ゲート電極、７は例え
ばヒ素をドーブしたｎ＋型のドレイン領域、８は同じく
ｎ＋型のソース領域、９ａは同じくｎ型でドレイン領域
７よりも不純物濃度の低いｎ型不純物領域である。
、３は例えばポリシリコン膜からなる浮遊ゲート電極、
４は第２ゲート絶縁膜、５は第３ゲート絶縁膜、６は例
えばポリシリコン膜からなる制御ゲート電極、７は例え
ばヒ素をドーブしたｎ＋型のドレイン領域、８は同じく
ｎ＋型のソース領域、９ａは同じくｎ型でドレイン領域
７よりも不純物濃度の低いｎ型不純物領域である。
本発明の半導体記憶装置は次のような工程を経て実現さ
れる。まず例えばＰ型の半導体基板１の表面に通常のＬ
ＯＣＯＳ法等により活性領域を形成し第１ゲート絶縁膜
２を熱酸化により形成した後にメモリ・トランジスタの
チャネル・ドーブのためボロンのイオン注入を行なう。
れる。まず例えばＰ型の半導体基板１の表面に通常のＬ
ＯＣＯＳ法等により活性領域を形成し第１ゲート絶縁膜
２を熱酸化により形成した後にメモリ・トランジスタの
チャネル・ドーブのためボロンのイオン注入を行なう。
次に、ドレイン領域から将来浮遊ゲート電極が形成され
る領域にかかるように例えば１００ｋｅＶ、Ｉ Ｘ １
０ ”ｃｍ−”程度のリンのイオン注入を行ないｎ型
不純物領ｊ・・（９を形成する。さらにＣＶＤ法により
ボリシリコン層を形成し浮遊ゲート電極３をパターニン
グする。次に例えば１０００℃、０２雰囲気で３０ｎｍ
程度の熱酸化膜を形成し、浮遊ゲート電極３上に第２ゲ
ート絶縁膜４を形成し、同時に半導体基板上に第３ゲー
ト絶縁膜５を形成し、これらゲート絶縁膜の上にポリシ
リコン層を形成しパターニングして制御ゲート電極６と
する。このとき、ドレイン側では浮遊ゲート電極の端部
を削るようにエッチングして自己整合的配置を実現する
ようにする。さらにこの制御ゲート電極６をマスクにし
て例えばヒ素のイオン注入を行ないドレイン領域７，ソ
ース領域８を形成する。
る領域にかかるように例えば１００ｋｅＶ、Ｉ Ｘ １
０ ”ｃｍ−”程度のリンのイオン注入を行ないｎ型
不純物領ｊ・・（９を形成する。さらにＣＶＤ法により
ボリシリコン層を形成し浮遊ゲート電極３をパターニン
グする。次に例えば１０００℃、０２雰囲気で３０ｎｍ
程度の熱酸化膜を形成し、浮遊ゲート電極３上に第２ゲ
ート絶縁膜４を形成し、同時に半導体基板上に第３ゲー
ト絶縁膜５を形成し、これらゲート絶縁膜の上にポリシ
リコン層を形成しパターニングして制御ゲート電極６と
する。このとき、ドレイン側では浮遊ゲート電極の端部
を削るようにエッチングして自己整合的配置を実現する
ようにする。さらにこの制御ゲート電極６をマスクにし
て例えばヒ素のイオン注入を行ないドレイン領域７，ソ
ース領域８を形成する。
このようにして形成されたメモリ・トランジスタの消去
モードのＩ−Ｖ特性を第２図に示す。これは制御ゲート
電極を接地した状態でドレイン領域に電圧を印加したと
きのＩ−■特性である。従来のセルでは、書込み後は浮
遊ゲート電極に負の電荷が蓄積されているためにアバラ
ンシェ・ブレーク・ダウン電圧が低下しトンネリングに
よる消去よりもホット・ホール注入による消去が行なわ
れてしようことがあった。本発明ではドレイン側のジャ
ンクション構造を改善したためブレーク・ダウン電圧を
十分に高くすることができ、純粋にトンイ・リングによ
る消去が可能になる。
モードのＩ−Ｖ特性を第２図に示す。これは制御ゲート
電極を接地した状態でドレイン領域に電圧を印加したと
きのＩ−■特性である。従来のセルでは、書込み後は浮
遊ゲート電極に負の電荷が蓄積されているためにアバラ
ンシェ・ブレーク・ダウン電圧が低下しトンネリングに
よる消去よりもホット・ホール注入による消去が行なわ
れてしようことがあった。本発明ではドレイン側のジャ
ンクション構造を改善したためブレーク・ダウン電圧を
十分に高くすることができ、純粋にトンイ・リングによ
る消去が可能になる。
第３図は本発明の第２の実施例の断面図である。
第１の実施例では浮遊ゲート電極形成前にイオン注入法
により低濃度のｎ型不純物領域を浅く形成していたが、
この実施例ではドレイン領域を包むように深く低濃度の
ｎ型不純物領域９ｂを形成している。この実施例ではま
ず例えばＰ型の半導体基板１の表面に通常のＬ Ｏ Ｃ
Ｏ Ｓ法により活性領域を形成し、第１ゲート絶縁膜
２を熱酸化により形成した後にメモリ・トランジスタの
チャンネル・ドーブのためボロンのイオン注入を行なう
。
により低濃度のｎ型不純物領域を浅く形成していたが、
この実施例ではドレイン領域を包むように深く低濃度の
ｎ型不純物領域９ｂを形成している。この実施例ではま
ず例えばＰ型の半導体基板１の表面に通常のＬ Ｏ Ｃ
Ｏ Ｓ法により活性領域を形成し、第１ゲート絶縁膜
２を熱酸化により形成した後にメモリ・トランジスタの
チャンネル・ドーブのためボロンのイオン注入を行なう
。
次にポリシリコン層のバターニングを行ない浮遊ゲート
電［３を形成する。次に例えば１０００”ｃ，ｏ２雰囲
気で３０ｎｍ程度の熱酸化膜を形成し浮遊ゲート電極１
二に第２ゲート絶縁膜４を形成し、同時に半導体基板上
に第３ゲート絶縁Ｂ！Ｊ．５を形成し、これらゲート絶
縁膜の上にポリシリコン層を形成しパターニングを行な
い制御ゲート電極６とする。さらに例えばフォトレジス
トをマスクにしてメモリ・トランジスタのドレイン側に
リンを例えば１００ｋｅＶで１．Ｏ Ｘ １ ０ １３
ｃｍ−２程度イオン注入し、その後例えば１０００℃の
Ｎ２雰囲気で３０分程度の熱処理を行ない深い低濃度の
ｎ型不純物領域９ｂを形成する。続いて制御ゲート電極
６をマスクにして例えばヒ素を５０ｋｅＶで１．０×１
０１６ｃｍ”−２程度イオン注入し、ドレイン領域７，
ソース領域８を形成する。
電［３を形成する。次に例えば１０００”ｃ，ｏ２雰囲
気で３０ｎｍ程度の熱酸化膜を形成し浮遊ゲート電極１
二に第２ゲート絶縁膜４を形成し、同時に半導体基板上
に第３ゲート絶縁Ｂ！Ｊ．５を形成し、これらゲート絶
縁膜の上にポリシリコン層を形成しパターニングを行な
い制御ゲート電極６とする。さらに例えばフォトレジス
トをマスクにしてメモリ・トランジスタのドレイン側に
リンを例えば１００ｋｅＶで１．Ｏ Ｘ １ ０ １３
ｃｍ−２程度イオン注入し、その後例えば１０００℃の
Ｎ２雰囲気で３０分程度の熱処理を行ない深い低濃度の
ｎ型不純物領域９ｂを形成する。続いて制御ゲート電極
６をマスクにして例えばヒ素を５０ｋｅＶで１．０×１
０１６ｃｍ”−２程度イオン注入し、ドレイン領域７，
ソース領域８を形成する。
本実施例では第１の実施例に比べて次のような利点があ
る。すなわち、第１の実施例では低濃度のｎ型不純物領
域を形成するイオン注入が浮遊ゲート電極及び制御ゲー
ト電極の形成より前工程であるためにリソグラフィの目
合せ精度がパターン精度を決定するのに対し、本実施例
では制御ゲート電極形成後にｎ型不純物領域を形成する
イオン注入を行ない然る後に熱拡散で横方向（及び深さ
方向）に拡散しているため自己整合的にバターニングを
行なうことができる利点がある。
る。すなわち、第１の実施例では低濃度のｎ型不純物領
域を形成するイオン注入が浮遊ゲート電極及び制御ゲー
ト電極の形成より前工程であるためにリソグラフィの目
合せ精度がパターン精度を決定するのに対し、本実施例
では制御ゲート電極形成後にｎ型不純物領域を形成する
イオン注入を行ない然る後に熱拡散で横方向（及び深さ
方向）に拡散しているため自己整合的にバターニングを
行なうことができる利点がある。
さらに第１の実施例ではｎ型不純物領域を基板表面付近
に浅くイオン注入することで形成しているのに対し、本
実施例ではイオン注入及び熱拡散で深く形成し、ｎ型不
純物領域が高濃度のドレイン領域を囲み込んでいるなめ
ドレインの接合耐圧を高めることができる利点もある。
に浅くイオン注入することで形成しているのに対し、本
実施例ではイオン注入及び熱拡散で深く形成し、ｎ型不
純物領域が高濃度のドレイン領域を囲み込んでいるなめ
ドレインの接合耐圧を高めることができる利点もある。
なお、第１図，第３図，第４図において、ソース用のコ
ンタクト孔、ソース電極配線、ドレイン電極配線は便宜
上図示していない。
ンタクト孔、ソース電極配線、ドレイン電極配線は便宜
上図示していない。
以上説明したように本発明の不揮発性半導体記憶装置は
、浮遊ゲート電極の下部の半導体基板内の少なくとも一
部にドレイン領域と同一導電型で、電気的にドレイン領
域と接続され、かつこれよりも不純物濃度の低い不純物
領域を設けることによってドレイン側のアバランシエ・
ブレーク・ダウン電圧を高め、これによって電気的消去
時にアバランシェ・ブレーク・ダウンによるホット・ホ
ール注入を伴なうことなくファウラー・ノルドハイム型
トンネル電流によってのみ消去することが可能になり、
ホット・ホール注入によって生じるメモリ・トランジス
タの保持特性，書込み・消去繰返し特性の劣化を防ぐこ
とができるという効果がある。
、浮遊ゲート電極の下部の半導体基板内の少なくとも一
部にドレイン領域と同一導電型で、電気的にドレイン領
域と接続され、かつこれよりも不純物濃度の低い不純物
領域を設けることによってドレイン側のアバランシエ・
ブレーク・ダウン電圧を高め、これによって電気的消去
時にアバランシェ・ブレーク・ダウンによるホット・ホ
ール注入を伴なうことなくファウラー・ノルドハイム型
トンネル電流によってのみ消去することが可能になり、
ホット・ホール注入によって生じるメモリ・トランジス
タの保持特性，書込み・消去繰返し特性の劣化を防ぐこ
とができるという効果がある。
純物領域、１０・・・コンタクト孔、１１・・・絶縁膜
。
。
Claims (1)
- 第１導電型の半導体基板表面に形成された第２導電型
のソース領域及びドレイン領域と、前記ソース領域−ド
レイン領域間の前記半導体基板上の一部に第１ゲート絶
縁膜を介して設けられた浮遊ゲート電極と、前記浮遊ゲ
ート電極上に第２ゲート絶縁膜を介して形成されかつ前
記ソース領域−ドレイン領域間の前記浮遊ゲート電極の
ない領域の半導体基板上に第３ゲート絶縁膜を介して形
成された制御ゲート電極とからなり、前記浮遊ゲート電
極と前記制御ゲート電極とはドレイン領域側において自
己整合的に配置されてなる不揮発性半導体記憶装置にお
いて、前記浮遊ゲート電極と第１ゲート絶縁膜を介して
対向する半導体基板表面の少なくとも一部に前記ドレイ
ン領域と接続されかつ前記ドレイン領域よりも不純物濃
度の低い第２導電型不純物領域を有することを特徴とす
る不揮発性半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116307A JPH02295169A (ja) | 1989-05-09 | 1989-05-09 | 不揮発性半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116307A JPH02295169A (ja) | 1989-05-09 | 1989-05-09 | 不揮発性半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02295169A true JPH02295169A (ja) | 1990-12-06 |
Family
ID=14683769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116307A Pending JPH02295169A (ja) | 1989-05-09 | 1989-05-09 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02295169A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0456283A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| JPH0536986A (ja) * | 1989-12-22 | 1993-02-12 | Sgs Thomson Microelectron Srl | 不揮発性分割ゲートｅｐｒｏｍ記憶セル及びこのセルを得るための自己整合フイールド絶縁法 |
| KR100390134B1 (ko) * | 1999-05-21 | 2003-07-04 | 산요 덴키 가부시키가이샤 | 불휘발성 반도체 기억 장치 |
| JP2008004831A (ja) * | 2006-06-23 | 2008-01-10 | Denso Corp | 不揮発性メモリトランジスタおよびその駆動方法 |
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146569A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Semiconductor memory device |
| JPS61127179A (ja) * | 1984-11-21 | 1986-06-14 | ローム・コーポレーション | 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 |
| JPS61194876A (ja) * | 1985-02-25 | 1986-08-29 | Toshiba Corp | 半導体記憶装置 |
| JPS63260179A (ja) * | 1987-04-17 | 1988-10-27 | Sony Corp | 半導体不揮発性メモリ装置 |
| JPH01212472A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
-
1989
- 1989-05-09 JP JP1116307A patent/JPH02295169A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52146569A (en) * | 1976-05-31 | 1977-12-06 | Toshiba Corp | Semiconductor memory device |
| JPS61127179A (ja) * | 1984-11-21 | 1986-06-14 | ローム・コーポレーション | 単一トランジスタの電気的プログラム式メモリ装置、その製造方法及び使用方法 |
| JPS61194876A (ja) * | 1985-02-25 | 1986-08-29 | Toshiba Corp | 半導体記憶装置 |
| JPS63260179A (ja) * | 1987-04-17 | 1988-10-27 | Sony Corp | 半導体不揮発性メモリ装置 |
| JPH01212472A (ja) * | 1988-02-19 | 1989-08-25 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0536986A (ja) * | 1989-12-22 | 1993-02-12 | Sgs Thomson Microelectron Srl | 不揮発性分割ゲートｅｐｒｏｍ記憶セル及びこのセルを得るための自己整合フイールド絶縁法 |
| JPH0456283A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| KR100390134B1 (ko) * | 1999-05-21 | 2003-07-04 | 산요 덴키 가부시키가이샤 | 불휘발성 반도체 기억 장치 |
| JP2008004831A (ja) * | 2006-06-23 | 2008-01-10 | Denso Corp | 不揮発性メモリトランジスタおよびその駆動方法 |
| US9030877B2 (en) | 2007-08-30 | 2015-05-12 | Infineon Technologies Ag | Memory cell arrangement, method for controlling a memory cell, memory array and electronic device |
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