JP2000150684A - 不揮発性メモリ素子及びその製造方法 - Google Patents
不揮発性メモリ素子及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0416—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and no select transistor, e.g. UV EPROM
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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Abstract
(57)【要約】
【課題】 第１絶縁膜の特性が劣化されることを防止
し、メモリセルの集積度を向上させ得る不揮発性メモリ
素子及びその製造方法を提供する。 【解決手段】 半導体基板３００上に第１絶縁膜７０
０、浮遊ゲ−ト３４０、第２絶縁膜３５０及び制御ゲ−
ト３６０が順次に形成されており、半導体基板３００の
表面にドレ−ン領域３１０、低濃度ド−ピングされたソ
−ス領域６０２及び高濃度ド−ピングされたソ−ス領域
６００が形成されている。この際、高濃度ド−ピングさ
れたソ−ス領域６００はドレ−ン領域３１０より浅く形
成されており、浮遊ゲ−ト３４０と重ねられないことを
特徴とする。これにより、メモリセルの集積度を向上さ
せ、浮遊ゲ−ト３４０と低濃度ド−ピングされたソ−ス
領域６０２との間に形成されている第１絶縁膜７００内
に電子が捕獲されることを減少させてメモリセルの特性
を向上させ得る。
し、メモリセルの集積度を向上させ得る不揮発性メモリ
素子及びその製造方法を提供する。 【解決手段】 半導体基板３００上に第１絶縁膜７０
０、浮遊ゲ−ト３４０、第２絶縁膜３５０及び制御ゲ−
ト３６０が順次に形成されており、半導体基板３００の
表面にドレ−ン領域３１０、低濃度ド−ピングされたソ
−ス領域６０２及び高濃度ド−ピングされたソ−ス領域
６００が形成されている。この際、高濃度ド−ピングさ
れたソ−ス領域６００はドレ−ン領域３１０より浅く形
成されており、浮遊ゲ−ト３４０と重ねられないことを
特徴とする。これにより、メモリセルの集積度を向上さ
せ、浮遊ゲ−ト３４０と低濃度ド−ピングされたソ−ス
領域６０２との間に形成されている第１絶縁膜７００内
に電子が捕獲されることを減少させてメモリセルの特性
を向上させ得る。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性メモリ素子
及びその製造方法に関し、詳しくは低濃度ドーピングさ
れたソース領域を有するフラッシュメモリ素子及びその
製造方法に関する。
及びその製造方法に関し、詳しくは低濃度ドーピングさ
れたソース領域を有するフラッシュメモリ素子及びその
製造方法に関する。
【０００２】
【従来の技術】不揮発性メモリセル配列の一般的な構造
が１９８５年IDEM PP６１６-６１９の“A SINGLE TRANS
ISTOR EPROM CELL AND ITS IMPLEMENTATION IN A ５１
２K CMOS EEPROM”に記述されている。図１は従来の不
揮発性メモリ素子のＥＰＲＯＭ（Erasable Programmabl
e Read Only Memory）型ＮＯＲフラッシュ（Flash）メ
モリセルを示した断面図である。図１を参照すれば、半
導体基板３００の上部に第１絶縁膜３３０、浮遊ゲート
３４０、第２絶縁膜３５０及び制御ゲート３６０が順次
に形成されている。そして、半導体基板３００表面の一
定領域にドレーン領域３１０及びソース領域３２０,３
２２が形成されている。ソース領域は高濃度不純物領域
３２０及びこれを取り囲む低濃度不純物領域３２２より
成っており、低濃度不純物領域３２２及び高濃度不純物
領域３２０の一部領域は浮遊ゲート３４０の一部と重ね
られている。又、ドレーン領域３１０は不純物が高濃度
でドーピングされており、ドレーン領域３１０の一部領
域は浮遊ゲート３４０の一部領域と重ねられている。第
１絶縁膜３３０は電子がトンネルリングできるトンネル
酸化膜が使用される。
が１９８５年IDEM PP６１６-６１９の“A SINGLE TRANS
ISTOR EPROM CELL AND ITS IMPLEMENTATION IN A ５１
２K CMOS EEPROM”に記述されている。図１は従来の不
揮発性メモリ素子のＥＰＲＯＭ（Erasable Programmabl
e Read Only Memory）型ＮＯＲフラッシュ（Flash）メ
モリセルを示した断面図である。図１を参照すれば、半
導体基板３００の上部に第１絶縁膜３３０、浮遊ゲート
３４０、第２絶縁膜３５０及び制御ゲート３６０が順次
に形成されている。そして、半導体基板３００表面の一
定領域にドレーン領域３１０及びソース領域３２０,３
２２が形成されている。ソース領域は高濃度不純物領域
３２０及びこれを取り囲む低濃度不純物領域３２２より
成っており、低濃度不純物領域３２２及び高濃度不純物
領域３２０の一部領域は浮遊ゲート３４０の一部と重ね
られている。又、ドレーン領域３１０は不純物が高濃度
でドーピングされており、ドレーン領域３１０の一部領
域は浮遊ゲート３４０の一部領域と重ねられている。第
１絶縁膜３３０は電子がトンネルリングできるトンネル
酸化膜が使用される。
【０００３】次に、ＥＰＲＯＭ型ＮＯＲフラッシュメモ
リセルの動作を説明する。ＥＰＲＯＭ型ＮＯＲフラッシ
ュメモリセルの動作には書き込み動作、消去動作及び読
み出し動作がある。セルを書き込みするためにドレーン
領域３１０に連結されるビットラインと制御ゲートとに
連結されるワードラインに高電圧を印加すると、ドレー
ン接合でホット電子が発生する。ホット電子が第１絶縁
膜３３０を通過して浮遊ゲート３４０内へ注入されてホ
ット電子が浮遊ゲート３４０内に蓄積される。従って、
素子のスレッショルド電圧が増加され、その結果素子が
書き込みされる。書き込みされた素子を消去（erase）
するために浮遊ゲート３４０内に蓄積された電子を除去
しなければならない。ソース領域に高電圧が印加される
と浮遊ゲート３４０内に蓄積された電子はＦーＮトンネ
ルリング（Fowler-Nordheim tunneling）方式を用いて
ソース領域で消去される。
リセルの動作を説明する。ＥＰＲＯＭ型ＮＯＲフラッシ
ュメモリセルの動作には書き込み動作、消去動作及び読
み出し動作がある。セルを書き込みするためにドレーン
領域３１０に連結されるビットラインと制御ゲートとに
連結されるワードラインに高電圧を印加すると、ドレー
ン接合でホット電子が発生する。ホット電子が第１絶縁
膜３３０を通過して浮遊ゲート３４０内へ注入されてホ
ット電子が浮遊ゲート３４０内に蓄積される。従って、
素子のスレッショルド電圧が増加され、その結果素子が
書き込みされる。書き込みされた素子を消去（erase）
するために浮遊ゲート３４０内に蓄積された電子を除去
しなければならない。ソース領域に高電圧が印加される
と浮遊ゲート３４０内に蓄積された電子はＦーＮトンネ
ルリング（Fowler-Nordheim tunneling）方式を用いて
ソース領域で消去される。
【０００４】従って、不揮発性メモリ素子の書き込み動
作はドレーン領域３１０での電子注入により成る。この
際、浮遊ゲート３４０内へ注入される電子の一部が第１
絶縁膜３３０に捕獲（trap）される。このように捕獲さ
れた電子により第１絶縁膜の特性が劣化される。又、素
子の消去動作はソース領域で成る。この際、トンネルリ
ングされる電子が浮遊ゲート３４０とソース領域３２
２,３２０との間に形成される第１絶縁膜３３０に捕獲
されて素子の特性を劣化させる問題点がある。
作はドレーン領域３１０での電子注入により成る。この
際、浮遊ゲート３４０内へ注入される電子の一部が第１
絶縁膜３３０に捕獲（trap）される。このように捕獲さ
れた電子により第１絶縁膜の特性が劣化される。又、素
子の消去動作はソース領域で成る。この際、トンネルリ
ングされる電子が浮遊ゲート３４０とソース領域３２
２,３２０との間に形成される第１絶縁膜３３０に捕獲
されて素子の特性を劣化させる問題点がある。
【０００５】最近、不揮発性メモリ素子の高集積化のた
めセルのサイズが縮小されている。しかし、ドレーン領
域は浮遊ゲートの下にホットキャリヤ発生のための空乏
領域が形成されなければならないのでドレーン領域と浮
遊ゲートとは重ねられなければならない。又、消去動作
時の印加電圧を低めるために、キャリヤが浮遊ゲートか
ら高濃度ドーピングされたソース領域へ直接トンネルリ
ングしなければならない。キャリヤが直接トンネルリン
グできるようにするために高濃度ドーピングされたソー
ス領域は浮遊ゲートと一部重ねられなければならない。
又、高濃度ドーピングされたソース領域で消去動作時の
印加電圧により降伏現象が発生することを防止するため
に、低濃度ドーピングされたソース領域が高濃度ドーピ
ングされたソース領域をくるむ構造にならなければなら
ない。従って、ソース領域及びドレーン領域と重ねられ
る領域だけではなく、浮遊ゲートの下のソース領域とド
レーン領域との間にメモリ素子で動作できる有効チャン
ネル長さを確保しなければならないので、不揮発性メモ
リ素子の集積度が減少する問題点がある。
めセルのサイズが縮小されている。しかし、ドレーン領
域は浮遊ゲートの下にホットキャリヤ発生のための空乏
領域が形成されなければならないのでドレーン領域と浮
遊ゲートとは重ねられなければならない。又、消去動作
時の印加電圧を低めるために、キャリヤが浮遊ゲートか
ら高濃度ドーピングされたソース領域へ直接トンネルリ
ングしなければならない。キャリヤが直接トンネルリン
グできるようにするために高濃度ドーピングされたソー
ス領域は浮遊ゲートと一部重ねられなければならない。
又、高濃度ドーピングされたソース領域で消去動作時の
印加電圧により降伏現象が発生することを防止するため
に、低濃度ドーピングされたソース領域が高濃度ドーピ
ングされたソース領域をくるむ構造にならなければなら
ない。従って、ソース領域及びドレーン領域と重ねられ
る領域だけではなく、浮遊ゲートの下のソース領域とド
レーン領域との間にメモリ素子で動作できる有効チャン
ネル長さを確保しなければならないので、不揮発性メモ
リ素子の集積度が減少する問題点がある。
【０００６】図２は高濃度ドーピングされたソース領域
３２０と浮遊ゲート３４０が重ねられたメモリセルを示
した断面図である。参照符号３２４は消去動作のためソ
ース領域に電圧を印加した時低濃度ドーピングされたソ
ース領域３２２と半導体基板３００の接合領域に形成さ
れる空乏領域を示す。この際、浮遊ゲート３４０に蓄積
された電子が矢印で表示されたソース領域へトンネルリ
ングされる。従って、高濃度ドーピングされたソース領
域３２０と浮遊ゲート３４０が重ねられたメモリセルは
ソース領域に低い電圧を印加して電子がトンネルリング
できる。もし、高濃度ドーピングされたソース領域３２
０が浮遊ゲート３４０と重ねられなければ、浮遊ゲート
３４０に蓄積された電子が空乏領域を通過して高濃度ド
ーピングされたソース領域３２０へトンネルリングされ
る。従って、高濃度ドーピングされたソース領域３２０
と浮遊ゲート３４０が重ねられないメモリセルは電子を
トンネルリングするために高濃度ドーピングされたソー
ス領域３２０に高い電圧を印加しなければならない。従
って、消去動作時の印加電圧を低めるために高濃度でド
ーピングされたソース領域３２０と浮遊ゲート３４０は
重ねられることが望ましい。従って、ソース領域でＦー
Ｎトンネルリング方式を用いてゲート内に蓄積された電
子を消去するメモリセルは高濃度ドーピングされたソー
ス領域とドレーン領域とが浮遊ゲートと重ねられなけれ
ばならないので不揮発性メモリ素子の集積度を向上させ
ることが難しくなる問題点がある。
３２０と浮遊ゲート３４０が重ねられたメモリセルを示
した断面図である。参照符号３２４は消去動作のためソ
ース領域に電圧を印加した時低濃度ドーピングされたソ
ース領域３２２と半導体基板３００の接合領域に形成さ
れる空乏領域を示す。この際、浮遊ゲート３４０に蓄積
された電子が矢印で表示されたソース領域へトンネルリ
ングされる。従って、高濃度ドーピングされたソース領
域３２０と浮遊ゲート３４０が重ねられたメモリセルは
ソース領域に低い電圧を印加して電子がトンネルリング
できる。もし、高濃度ドーピングされたソース領域３２
０が浮遊ゲート３４０と重ねられなければ、浮遊ゲート
３４０に蓄積された電子が空乏領域を通過して高濃度ド
ーピングされたソース領域３２０へトンネルリングされ
る。従って、高濃度ドーピングされたソース領域３２０
と浮遊ゲート３４０が重ねられないメモリセルは電子を
トンネルリングするために高濃度ドーピングされたソー
ス領域３２０に高い電圧を印加しなければならない。従
って、消去動作時の印加電圧を低めるために高濃度でド
ーピングされたソース領域３２０と浮遊ゲート３４０は
重ねられることが望ましい。従って、ソース領域でＦー
Ｎトンネルリング方式を用いてゲート内に蓄積された電
子を消去するメモリセルは高濃度ドーピングされたソー
ス領域とドレーン領域とが浮遊ゲートと重ねられなけれ
ばならないので不揮発性メモリ素子の集積度を向上させ
ることが難しくなる問題点がある。
【０００７】米国特許番号４,６５２,８９７には低濃度
ドーピングされたソース領域（Lightly Doped Source）
を有するＥＰＲＯＭが開示されている。図３及び図４を
参照して米国特許番号４,６５２,８９７に開示された素
子の構造を説明する。図３を参照すれば、半導体基板３
００上に第１絶縁膜５１０、浮遊ゲート３４０、第２絶
縁膜３５０及び制御ゲート３６０が順次に積層されてい
る。そして、半導体基板３００の表面にドレーン領域３
１０、低濃度ドーピングされたソース領域５０２及び高
濃度ドーピングされたソース領域５００が形成されてい
る。この際、低濃度ドーピングされたソース領域の不純
物濃度は１×１０16〜１×１０17atoms/cm3であり、そ
の長さ（図３のＷ１）はゲート方向へ０.３〜０.４μm
である。ドレーン領域３１０及び低濃度ドーピングされ
たソース領域５０２が浮遊ゲート３４０と各々重ねられ
ている。第１絶縁膜５１０はゲート酸化膜である。図４
はメモリセルの書き込み時セル内の電界強度b１及び電
位a１を示したグラフである。図４を参照すれば、抵抗
が高い低濃度ドーピングされたソース領域５０２で電界
強度b１が増加することが分かる。従って、図３に開示
されたメモリセルは低濃度ドーピングされたソース領域
５０２に発生したホットキャリヤが浮遊ゲート３４０内
へ注入されることにより、メモリセルが書き込みされ
る。又、図３に開示されたメモリセルは電気的消去が不
可能であり、紫外線に露光して浮遊ゲート３４０内に蓄
積された電子を消去する。
ドーピングされたソース領域（Lightly Doped Source）
を有するＥＰＲＯＭが開示されている。図３及び図４を
参照して米国特許番号４,６５２,８９７に開示された素
子の構造を説明する。図３を参照すれば、半導体基板３
００上に第１絶縁膜５１０、浮遊ゲート３４０、第２絶
縁膜３５０及び制御ゲート３６０が順次に積層されてい
る。そして、半導体基板３００の表面にドレーン領域３
１０、低濃度ドーピングされたソース領域５０２及び高
濃度ドーピングされたソース領域５００が形成されてい
る。この際、低濃度ドーピングされたソース領域の不純
物濃度は１×１０16〜１×１０17atoms/cm3であり、そ
の長さ（図３のＷ１）はゲート方向へ０.３〜０.４μm
である。ドレーン領域３１０及び低濃度ドーピングされ
たソース領域５０２が浮遊ゲート３４０と各々重ねられ
ている。第１絶縁膜５１０はゲート酸化膜である。図４
はメモリセルの書き込み時セル内の電界強度b１及び電
位a１を示したグラフである。図４を参照すれば、抵抗
が高い低濃度ドーピングされたソース領域５０２で電界
強度b１が増加することが分かる。従って、図３に開示
されたメモリセルは低濃度ドーピングされたソース領域
５０２に発生したホットキャリヤが浮遊ゲート３４０内
へ注入されることにより、メモリセルが書き込みされ
る。又、図３に開示されたメモリセルは電気的消去が不
可能であり、紫外線に露光して浮遊ゲート３４０内に蓄
積された電子を消去する。
【０００８】図５は浮遊ゲート３４０内に蓄積された電
子をソース領域で電気的に消去できるメモリセルを示し
た断面図である。図５を参照すれば、図３の第１絶縁膜
の代わりにゲート酸化膜５１２及び薄いトンネル酸化膜
５１４が形成されている。従って、書き込み動作は図３
に開示されたメモリセルと同一なのが、消去動作はソー
ス領域で電気的に成る。即ち、浮遊ゲート３４０内に蓄
積された電子を消去するために高濃度ドーピングされた
ソース領域５００に高い電圧を印加すれば、電子がトン
ネル酸化膜５１４をトンネルリングして消去される。
子をソース領域で電気的に消去できるメモリセルを示し
た断面図である。図５を参照すれば、図３の第１絶縁膜
の代わりにゲート酸化膜５１２及び薄いトンネル酸化膜
５１４が形成されている。従って、書き込み動作は図３
に開示されたメモリセルと同一なのが、消去動作はソー
ス領域で電気的に成る。即ち、浮遊ゲート３４０内に蓄
積された電子を消去するために高濃度ドーピングされた
ソース領域５００に高い電圧を印加すれば、電子がトン
ネル酸化膜５１４をトンネルリングして消去される。
【０００９】
【発明が解決しようとする課題】しかし、図５に開示さ
れたメモリセルは高濃度ドーピングされたソース領域５
００と浮遊ゲート３４０が重ねられない。従って、浮遊
ゲート３４０内に蓄積された電子をトンネルリングさせ
るために、低濃度ドーピングされたソース領域５０２の
抵抗及び空乏領域を考慮した相当高い電圧が高濃度ドー
ピングされたソース領域５００に印加されなければなら
ない。従って、このようなメモリセルは使用上に不便な
問題点がある。又、消去動作時低濃度ドーピングされた
ソース領域５０２に高い電界が印加されるので、低濃度
ドーピングされたソース領域５０２で多くのホットキャ
リヤが発生して、これによりトンネル酸化膜５１４と低
濃度ドーピングされたソース領域５０２との間にトラッ
プが増加される。従って、メモリセルの抵抗が増加さ
れ、その結果メモリセルの特性が変わる問題点がある。
れたメモリセルは高濃度ドーピングされたソース領域５
００と浮遊ゲート３４０が重ねられない。従って、浮遊
ゲート３４０内に蓄積された電子をトンネルリングさせ
るために、低濃度ドーピングされたソース領域５０２の
抵抗及び空乏領域を考慮した相当高い電圧が高濃度ドー
ピングされたソース領域５００に印加されなければなら
ない。従って、このようなメモリセルは使用上に不便な
問題点がある。又、消去動作時低濃度ドーピングされた
ソース領域５０２に高い電界が印加されるので、低濃度
ドーピングされたソース領域５０２で多くのホットキャ
リヤが発生して、これによりトンネル酸化膜５１４と低
濃度ドーピングされたソース領域５０２との間にトラッ
プが増加される。従って、メモリセルの抵抗が増加さ
れ、その結果メモリセルの特性が変わる問題点がある。
【００１０】本発明の目的は浮遊ゲート内に蓄積された
電子を半導体基板で電気的に消去させることにより第１
絶縁膜内に捕獲された電子により第１絶縁膜の特性が劣
化されることを防止し、高濃度ドーピングされたソース
領域の深さを縮めてメモリセルの集積度を向上させ得る
不揮発性メモリ素子及びその製造方法を提供することに
ある。
電子を半導体基板で電気的に消去させることにより第１
絶縁膜内に捕獲された電子により第１絶縁膜の特性が劣
化されることを防止し、高濃度ドーピングされたソース
領域の深さを縮めてメモリセルの集積度を向上させ得る
不揮発性メモリ素子及びその製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
の本発明の不揮発性メモリ素子は、第１導電型の半導体
基板と、半導体基板上に順次に形成されている第１絶縁
膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、半導体
基板の表面に形成されて浮遊ゲートの側壁と離隔されて
形成されている第２導電型の高濃度ドーピングされたソ
ース領域と、半導体基板の表面に形成されており、高濃
度ドーピングされたソース領域と連結されて浮遊ゲート
と重ねられており、不純物濃度が高濃度ドーピングされ
たソース領域の不純物濃度より低い第２導電型の低濃度
ドーピングされたソース領域と、半導体基板の表面に形
成されており、浮遊ゲートと重ねられて高濃度ドーピン
グされたソース領域よりさらに深く形成されており、不
純物濃度が高濃度ドーピングされたソース領域と同一な
第２導電型のドレーン領域とを備える。
の本発明の不揮発性メモリ素子は、第１導電型の半導体
基板と、半導体基板上に順次に形成されている第１絶縁
膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、半導体
基板の表面に形成されて浮遊ゲートの側壁と離隔されて
形成されている第２導電型の高濃度ドーピングされたソ
ース領域と、半導体基板の表面に形成されており、高濃
度ドーピングされたソース領域と連結されて浮遊ゲート
と重ねられており、不純物濃度が高濃度ドーピングされ
たソース領域の不純物濃度より低い第２導電型の低濃度
ドーピングされたソース領域と、半導体基板の表面に形
成されており、浮遊ゲートと重ねられて高濃度ドーピン
グされたソース領域よりさらに深く形成されており、不
純物濃度が高濃度ドーピングされたソース領域と同一な
第２導電型のドレーン領域とを備える。
【００１２】この際、第１絶縁膜はトンネル酸化膜であ
ることが望ましく、７０〜１００Åの厚さを有すること
が望ましい。又、低濃度ドーピングされたソース領域は
５×１０17〜５×１０18atoms/cm3の不純物濃度を有す
るのが望ましい。又、低濃度ドーピングされたソース領
域は高濃度ドーピングされたソース領域の角部からゲー
ト方向へ０.２μm以下の長さを有するのが望ましい。
又、前記不揮発性メモリ素子の書き込み動作は、ドレー
ン領域と制御ゲートとに電圧が印加されると、ドレーン
領域の空乏領域にホットキャリヤが発生され、発生され
たホットキャリヤの一部がドレーン領域と浮遊ゲートの
重畳領域とで浮遊ゲート内へ注入されて浮遊ゲート内に
蓄積されることにより成ることが望ましい。又、前記不
揮発性メモリ素子の消去動作は、半導体基板に電圧が印
加されると、書き込み動作により浮遊ゲート内に蓄積さ
れたホットキャリヤが浮遊ゲートから半導体基板へトン
ネルリングされることにより成ることが望ましい。
ることが望ましく、７０〜１００Åの厚さを有すること
が望ましい。又、低濃度ドーピングされたソース領域は
５×１０17〜５×１０18atoms/cm3の不純物濃度を有す
るのが望ましい。又、低濃度ドーピングされたソース領
域は高濃度ドーピングされたソース領域の角部からゲー
ト方向へ０.２μm以下の長さを有するのが望ましい。
又、前記不揮発性メモリ素子の書き込み動作は、ドレー
ン領域と制御ゲートとに電圧が印加されると、ドレーン
領域の空乏領域にホットキャリヤが発生され、発生され
たホットキャリヤの一部がドレーン領域と浮遊ゲートの
重畳領域とで浮遊ゲート内へ注入されて浮遊ゲート内に
蓄積されることにより成ることが望ましい。又、前記不
揮発性メモリ素子の消去動作は、半導体基板に電圧が印
加されると、書き込み動作により浮遊ゲート内に蓄積さ
れたホットキャリヤが浮遊ゲートから半導体基板へトン
ネルリングされることにより成ることが望ましい。
【００１３】前記目的を達成するために半導体基板上に
セル領域と周辺回路領域とを備える不揮発性メモリ素子
は、セル領域の半導体基板上に順次に形成されている第
１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、
セル領域の半導体基板の表面に形成されており、浮遊ゲ
ートの側壁と離隔されて形成されている第２導電型の高
濃度ドーピングされたソース領域と、セル領域の半導体
基板の表面に形成されており、高濃度ドーピングされた
ソース領域と連結されて浮遊ゲートと重ねられており、
不純物濃度が高濃度ドーピングされたソース領域の不純
物濃度より低い第２導電型の低濃度ドーピングされたソ
ース領域と、セル領域の半導体基板の表面に形成されて
おり、浮遊ゲートと重ねられて不純物濃度が高濃度ドー
ピングされたソース領域と同一な第２導電型のドレーン
領域と、周辺回路領域に形成されており、低濃度ドーピ
ングされたドレーン構造を有するＭＯＳトランジスタと
を備える。この際、セル領域の低濃度ドーピングされた
ソース領域の不純物濃度は周辺回路領域のＭＯＳトラン
ジスタの低濃度ドーピングされたドレーン領域の不純物
濃度より高いことが望ましい。又、セル領域のドレーン
領域の深さは周辺回路領域のＭＯＳトランジスタのドレ
ーン領域とソース領域との深さ及びセル領域の高濃度ド
ーピングされたソース領域の深さよりさらに深いことが
望ましい。
セル領域と周辺回路領域とを備える不揮発性メモリ素子
は、セル領域の半導体基板上に順次に形成されている第
１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲートと、
セル領域の半導体基板の表面に形成されており、浮遊ゲ
ートの側壁と離隔されて形成されている第２導電型の高
濃度ドーピングされたソース領域と、セル領域の半導体
基板の表面に形成されており、高濃度ドーピングされた
ソース領域と連結されて浮遊ゲートと重ねられており、
不純物濃度が高濃度ドーピングされたソース領域の不純
物濃度より低い第２導電型の低濃度ドーピングされたソ
ース領域と、セル領域の半導体基板の表面に形成されて
おり、浮遊ゲートと重ねられて不純物濃度が高濃度ドー
ピングされたソース領域と同一な第２導電型のドレーン
領域と、周辺回路領域に形成されており、低濃度ドーピ
ングされたドレーン構造を有するＭＯＳトランジスタと
を備える。この際、セル領域の低濃度ドーピングされた
ソース領域の不純物濃度は周辺回路領域のＭＯＳトラン
ジスタの低濃度ドーピングされたドレーン領域の不純物
濃度より高いことが望ましい。又、セル領域のドレーン
領域の深さは周辺回路領域のＭＯＳトランジスタのドレ
ーン領域とソース領域との深さ及びセル領域の高濃度ド
ーピングされたソース領域の深さよりさらに深いことが
望ましい。
【００１４】前記本発明の他の目的を達成するための不
揮発性メモリ素子の製造方法は、半導体基板上のセル領
域に第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲー
トが積層された積層ゲートを形成する段階と、不純物を
イオン注入した後拡散して積層ゲートの一部と重ねられ
るドレーン領域を形成する段階と、ドレーン領域の不純
物濃度より低濃度で不純物をイオン注入して積層ゲート
の一部と重ねられる低濃度ドーピングされたソース領域
を形成する段階と、積層ゲートの側面にスペーサを形成
する段階と、ドレーン領域上に感光膜パターンを形成す
る段階と、積層ゲート、スペーサ及び感光膜パターンを
マスクとして低濃度ドーピングされたソース領域にイオ
ン注入して低濃度ドーピングされたソース領域と連結さ
れて積層ゲートとは重ねられなく、ドレーン領域より低
い深さを有する高濃度ドーピングされたソース領域を形
成する段階とを備える。
揮発性メモリ素子の製造方法は、半導体基板上のセル領
域に第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲー
トが積層された積層ゲートを形成する段階と、不純物を
イオン注入した後拡散して積層ゲートの一部と重ねられ
るドレーン領域を形成する段階と、ドレーン領域の不純
物濃度より低濃度で不純物をイオン注入して積層ゲート
の一部と重ねられる低濃度ドーピングされたソース領域
を形成する段階と、積層ゲートの側面にスペーサを形成
する段階と、ドレーン領域上に感光膜パターンを形成す
る段階と、積層ゲート、スペーサ及び感光膜パターンを
マスクとして低濃度ドーピングされたソース領域にイオ
ン注入して低濃度ドーピングされたソース領域と連結さ
れて積層ゲートとは重ねられなく、ドレーン領域より低
い深さを有する高濃度ドーピングされたソース領域を形
成する段階とを備える。
【００１５】この際、ドレーン領域を形成する段階は２
×１０15〜６×１０15ions/cm2のドーズでイオン注入す
るのが望ましい。又、低濃度ドーピングされたソース領
域を形成する段階は、感光膜パターンを形成する段階
と、感光膜パターンをマスクとして不純物をイオン注入
する段階と、感光膜パターンを除去した後半導体基板の
全面に不純物をイオン注入する段階より成ることが望ま
しい。この際、感光膜パターンをマスクとして不純物を
イオン注入する段階は３×１０13〜６×１０13ions/cm2
のドーズでイオン注入し、半導体基板の全面に不純物を
イオン注入する段階は１×１０13〜３×１０13ions/cm2
のドーズでイオン注入するのが望ましい。又。半導体基
板の全面に不純物をイオン注入する段階と同時に半導体
基板上の周辺回路領域にＭＯＳトランジスタの低濃度ド
ーピングされたドレーン領域を形成するのが望ましい。
又、高濃度ドーピングされたソース領域を形成する段階
は２×１０15〜６×１０15ions/cm2の濃度でイオン注入
するのが望ましい。さらに望ましくは６×１０15ions/c
m2の濃度でイオン注入する。又、低濃度ドーピングされ
たソース領域を形成する段階と同時に半導体基板上の周
辺回路領域にＭＯＳトランジスタの低濃度ドーピングさ
れたドレーン領域を形成することが望ましい。又、高濃
度ドーピングされたソース領域を形成する段階と同時に
半導体基板上の周辺回路領域にＭＯＳトランジスタの高
濃度ドーピングされたドレーン領域を形成するのが望ま
しい。又、半導体基板上の周辺回路領域にあるＭＯＳト
ランジスタの低濃度ドーピングされたドレーン領域はセ
ル領域の低濃度ドーピングされたソース領域より不純物
濃度を低く形成するのが望ましい。又、セル領域のドレ
ーン領域はセル領域の高濃度ドーピングされたソース領
域及び半導体基板上の周辺回路領域の高濃度ドーピング
されたドレーン領域よりさらに深く形成するのが望まし
い。又、前記不揮発性メモリ素子はフラッシュメモリ素
子であることが望ましい。
×１０15〜６×１０15ions/cm2のドーズでイオン注入す
るのが望ましい。又、低濃度ドーピングされたソース領
域を形成する段階は、感光膜パターンを形成する段階
と、感光膜パターンをマスクとして不純物をイオン注入
する段階と、感光膜パターンを除去した後半導体基板の
全面に不純物をイオン注入する段階より成ることが望ま
しい。この際、感光膜パターンをマスクとして不純物を
イオン注入する段階は３×１０13〜６×１０13ions/cm2
のドーズでイオン注入し、半導体基板の全面に不純物を
イオン注入する段階は１×１０13〜３×１０13ions/cm2
のドーズでイオン注入するのが望ましい。又。半導体基
板の全面に不純物をイオン注入する段階と同時に半導体
基板上の周辺回路領域にＭＯＳトランジスタの低濃度ド
ーピングされたドレーン領域を形成するのが望ましい。
又、高濃度ドーピングされたソース領域を形成する段階
は２×１０15〜６×１０15ions/cm2の濃度でイオン注入
するのが望ましい。さらに望ましくは６×１０15ions/c
m2の濃度でイオン注入する。又、低濃度ドーピングされ
たソース領域を形成する段階と同時に半導体基板上の周
辺回路領域にＭＯＳトランジスタの低濃度ドーピングさ
れたドレーン領域を形成することが望ましい。又、高濃
度ドーピングされたソース領域を形成する段階と同時に
半導体基板上の周辺回路領域にＭＯＳトランジスタの高
濃度ドーピングされたドレーン領域を形成するのが望ま
しい。又、半導体基板上の周辺回路領域にあるＭＯＳト
ランジスタの低濃度ドーピングされたドレーン領域はセ
ル領域の低濃度ドーピングされたソース領域より不純物
濃度を低く形成するのが望ましい。又、セル領域のドレ
ーン領域はセル領域の高濃度ドーピングされたソース領
域及び半導体基板上の周辺回路領域の高濃度ドーピング
されたドレーン領域よりさらに深く形成するのが望まし
い。又、前記不揮発性メモリ素子はフラッシュメモリ素
子であることが望ましい。
【００１６】本発明によると、高濃度ドーピングされた
ソース領域の深さを縮めて浮遊ゲートと高濃度でドーピ
ングされたソース領域が重ねられないことにより、メモ
リセルの集積度を向上させ得る。そして、メモリセルの
消去動作時浮遊ゲート内に蓄積された電子を半導体基板
へトンネルリングさせることにより、低濃度ドーピング
されたソース領域と浮遊ゲートとの間に形成される第１
絶縁膜内に電子が捕獲されることを減少させられ、その
結果メモリ素子の動作特性を安定的に得られる。
ソース領域の深さを縮めて浮遊ゲートと高濃度でドーピ
ングされたソース領域が重ねられないことにより、メモ
リセルの集積度を向上させ得る。そして、メモリセルの
消去動作時浮遊ゲート内に蓄積された電子を半導体基板
へトンネルリングさせることにより、低濃度ドーピング
されたソース領域と浮遊ゲートとの間に形成される第１
絶縁膜内に電子が捕獲されることを減少させられ、その
結果メモリ素子の動作特性を安定的に得られる。
【００１７】
【発明の実施の形態】以下、添付した図面を参照して本
発明に係る望ましい実施例を詳細に説明する。尚、本発
明は詳述する実施例に限らずに、ただ本実施例は本発明
の開示が完全になるようにし、通常の知識を持つ者に発
明の範疇を完全に知らせるために提供されることであっ
て、本発明の技術思想及び範囲内で当分野の通常の知識
を持つ者により各種変形及び改良が可能なのは明白であ
る。又、図面で層や領域の厚さは説明を明確のため誇張
されたことである。図面で同一な参照符号は同一な構成
要素を示す。又、ある層が他の層又は基板の“上部”に
あると記載された場合、前記ある層が前記他の層又は基
板の上部に直接接触しながら存在することもでき、その
間に他の第３層が介在されることもできる。
発明に係る望ましい実施例を詳細に説明する。尚、本発
明は詳述する実施例に限らずに、ただ本実施例は本発明
の開示が完全になるようにし、通常の知識を持つ者に発
明の範疇を完全に知らせるために提供されることであっ
て、本発明の技術思想及び範囲内で当分野の通常の知識
を持つ者により各種変形及び改良が可能なのは明白であ
る。又、図面で層や領域の厚さは説明を明確のため誇張
されたことである。図面で同一な参照符号は同一な構成
要素を示す。又、ある層が他の層又は基板の“上部”に
あると記載された場合、前記ある層が前記他の層又は基
板の上部に直接接触しながら存在することもでき、その
間に他の第３層が介在されることもできる。
【００１８】＜不揮発性メモリ素子の実施例＞図６は本
発明による不揮発性メモリ素子を示した断面図である。
以下、図６を参照して本発明に係る不揮発性メモリ素子
の構成を説明する。ｐ型の半導体基板３００上に第１絶
縁膜７００、浮遊ゲート３４０、第２絶縁膜３５０及び
制御ゲート３６０が順次に形成されている。第１絶縁膜
７００、浮遊ゲート３４０、第２絶縁膜３５０及び制御
ゲート３６０の側壁には側壁スペーサ９７０が形成され
ている。そして、ドレーン領域３１０、低濃度ドーピン
グされたソース領域６０２及び高濃度ドーピングされた
ソース領域６００が半導体基板３００の表面に形成され
ている。第１絶縁膜７００はキャリヤがトンネルリング
できるトンネル酸化膜であることが望ましく、７０ー１
００Åの厚さを有するのが望ましい。第２絶縁膜はＯＮ
Ｏ（酸化膜／窒化膜／酸化膜）構造であることが望まし
い。低濃度ドーピングされたソース領域６０２は５×１
０17〜５×１０18atoms/cm3の不純物濃度を有するのが
望ましく、図６でＷ２として表示された低濃度ドーピン
グされたソース領域の長さはゲート方向へ０.２μm以下
であることが望ましい。従って、本発明の低濃度ドーピ
ングされたソース領域６０２の長さ（図６のＷ２）は従
来の低濃度ドーピングされたソース領域の長さ（図３の
Ｗ１）より短く、本発明の低濃度ドーピングされたソー
ス領域６０２の不純物濃度は従来の低濃度ドーピングさ
れたソース領域５０２の不純物濃度より高い。又、従来
に比べて低濃度ドーピングされたソース領域６０２の長
さが短くて不純物濃度が高いので、低濃度ドーピングさ
れたソース領域６０２と高濃度ドーピングされたソース
領域６００との抵抗変化及び電位変化が高濃度ドーピン
グされたソース領域のみで形成されたメモリセルの場合
に似ている。
発明による不揮発性メモリ素子を示した断面図である。
以下、図６を参照して本発明に係る不揮発性メモリ素子
の構成を説明する。ｐ型の半導体基板３００上に第１絶
縁膜７００、浮遊ゲート３４０、第２絶縁膜３５０及び
制御ゲート３６０が順次に形成されている。第１絶縁膜
７００、浮遊ゲート３４０、第２絶縁膜３５０及び制御
ゲート３６０の側壁には側壁スペーサ９７０が形成され
ている。そして、ドレーン領域３１０、低濃度ドーピン
グされたソース領域６０２及び高濃度ドーピングされた
ソース領域６００が半導体基板３００の表面に形成され
ている。第１絶縁膜７００はキャリヤがトンネルリング
できるトンネル酸化膜であることが望ましく、７０ー１
００Åの厚さを有するのが望ましい。第２絶縁膜はＯＮ
Ｏ（酸化膜／窒化膜／酸化膜）構造であることが望まし
い。低濃度ドーピングされたソース領域６０２は５×１
０17〜５×１０18atoms/cm3の不純物濃度を有するのが
望ましく、図６でＷ２として表示された低濃度ドーピン
グされたソース領域の長さはゲート方向へ０.２μm以下
であることが望ましい。従って、本発明の低濃度ドーピ
ングされたソース領域６０２の長さ（図６のＷ２）は従
来の低濃度ドーピングされたソース領域の長さ（図３の
Ｗ１）より短く、本発明の低濃度ドーピングされたソー
ス領域６０２の不純物濃度は従来の低濃度ドーピングさ
れたソース領域５０２の不純物濃度より高い。又、従来
に比べて低濃度ドーピングされたソース領域６０２の長
さが短くて不純物濃度が高いので、低濃度ドーピングさ
れたソース領域６０２と高濃度ドーピングされたソース
領域６００との抵抗変化及び電位変化が高濃度ドーピン
グされたソース領域のみで形成されたメモリセルの場合
に似ている。
【００１９】高濃度ドーピングされたソース領域６００
は低濃度ドーピングされたソース領域６０２より不純物
濃度が高くならなければならなく、ドレーン領域３１０
は高濃度ドーピングされたソース領域６００と同一な不
純物濃度を有するのが望ましい。高濃度ドーピングされ
たソース領域６００は浮遊ゲート３４０の側壁と離隔さ
れて形成されている。だが、低濃度ドーピングされたソ
ース領域６０２は高濃度ドーピングされたソース領域６
００に連結されており、低濃度ドーピングされたソース
領域６０２の一部が浮遊ゲート３４０と重ねられてい
る。そして、ドレーン領域３１０の一部も浮遊ゲート３
４０と重ねられている。高濃度ドーピングされたソース
領域６００の深さ（図６のｄ２）はドレーン領域３１０
の深さ（図６のｄ１）より浅く形成されている。高濃度
ドーピングされたソース領域６００を浅く形成すること
により、側面拡散を縮められる。従って、本発明に係る
メモリセルはメモリセルの動作には影響を及ばずソース
領域が占める面積を縮小させることにより、メモリセル
の集積度が向上できる。本発明に係る不揮発性メモリ素
子はフラッシュメモリ素子であることが望ましい。
は低濃度ドーピングされたソース領域６０２より不純物
濃度が高くならなければならなく、ドレーン領域３１０
は高濃度ドーピングされたソース領域６００と同一な不
純物濃度を有するのが望ましい。高濃度ドーピングされ
たソース領域６００は浮遊ゲート３４０の側壁と離隔さ
れて形成されている。だが、低濃度ドーピングされたソ
ース領域６０２は高濃度ドーピングされたソース領域６
００に連結されており、低濃度ドーピングされたソース
領域６０２の一部が浮遊ゲート３４０と重ねられてい
る。そして、ドレーン領域３１０の一部も浮遊ゲート３
４０と重ねられている。高濃度ドーピングされたソース
領域６００の深さ（図６のｄ２）はドレーン領域３１０
の深さ（図６のｄ１）より浅く形成されている。高濃度
ドーピングされたソース領域６００を浅く形成すること
により、側面拡散を縮められる。従って、本発明に係る
メモリセルはメモリセルの動作には影響を及ばずソース
領域が占める面積を縮小させることにより、メモリセル
の集積度が向上できる。本発明に係る不揮発性メモリ素
子はフラッシュメモリ素子であることが望ましい。
【００２０】次いで、本発明に係る不揮発性メモリセル
の動作を説明する。メモリセルを書き込みするために、
ドレーン領域３１０と連結されたビットライン６−７ボ
ルトを、制御ゲート３６０と連結されたワードラインに
１０−１２ボルトを、高濃度ドーピングされたソース領
域６００及び半導体基板３００に０ボルトを各々印加す
る。その結果、浮遊ゲート３４０下の半導体基板３００
の表面にチャンネルが形成され、形成されたチャンネル
を通じてドレーン領域３１０から高濃度ドーピングされ
たソース領域６００へ電流が流れる。この際、ドレーン
領域３１０の空乏領域で高いエネルギーを有するホット
電子が発生される。発生されたホット電子の一部がドレ
ーン領域３１０と浮遊ゲート３４０との重畳領域で第１
絶縁膜７００を通過して浮遊ゲート３４０内へ注入され
る。浮遊ゲート３４０内へ注入されたホット電子は浮遊
ゲート３４０内に蓄積されることにより、メモリセルの
スレッショルド電圧が増加されてメモリセルが書き込み
される。図７は本発明に係る不揮発性メモリ素子に書き
込みするために電圧が印加された時の電位a２及び電界
強度b２を各々示す。図７を参照すれば、ドレーン領域
３１０の空乏領域に高い電界が形成されることが分か
る。図７に示されたグラフと図４に示された従来のメモ
リ素子に関するグラフを比較すると、従来のメモリ素子
はソース領域に高い電界が形成される反面、本発明に係
るメモリセルはドレーン領域に高い電界が形成される。
これは低濃度ドーピングされたソース領域６０２が従来
のメモリセルでの低濃度ドーピングされたソース領域
（図３の５０２参照）より高濃度でドーピングされてそ
の長さも短く、その結果低濃度ドーピングされたソース
領域６０２の抵抗が従来の場合より減少したからであ
る。又、低濃度ドーピングされたソース領域６０２の抵
抗と高濃度ドーピングされたソース領域６００の抵抗差
が従来の場合より小さいので、低濃度ドーピングされた
ソース領域６０２及び高濃度ドーピングされたソース領
域６００での電位が急激に変わらない。従って、低濃度
ドーピングされたソース領域６０２及び高濃度ドーピン
グされたソース領域６００でのホットキャリヤ発生が減
少される。その結果、本発明に係る不揮発性メモリ素子
はメモリ素子の特性が劣化されることが防止できる。
の動作を説明する。メモリセルを書き込みするために、
ドレーン領域３１０と連結されたビットライン６−７ボ
ルトを、制御ゲート３６０と連結されたワードラインに
１０−１２ボルトを、高濃度ドーピングされたソース領
域６００及び半導体基板３００に０ボルトを各々印加す
る。その結果、浮遊ゲート３４０下の半導体基板３００
の表面にチャンネルが形成され、形成されたチャンネル
を通じてドレーン領域３１０から高濃度ドーピングされ
たソース領域６００へ電流が流れる。この際、ドレーン
領域３１０の空乏領域で高いエネルギーを有するホット
電子が発生される。発生されたホット電子の一部がドレ
ーン領域３１０と浮遊ゲート３４０との重畳領域で第１
絶縁膜７００を通過して浮遊ゲート３４０内へ注入され
る。浮遊ゲート３４０内へ注入されたホット電子は浮遊
ゲート３４０内に蓄積されることにより、メモリセルの
スレッショルド電圧が増加されてメモリセルが書き込み
される。図７は本発明に係る不揮発性メモリ素子に書き
込みするために電圧が印加された時の電位a２及び電界
強度b２を各々示す。図７を参照すれば、ドレーン領域
３１０の空乏領域に高い電界が形成されることが分か
る。図７に示されたグラフと図４に示された従来のメモ
リ素子に関するグラフを比較すると、従来のメモリ素子
はソース領域に高い電界が形成される反面、本発明に係
るメモリセルはドレーン領域に高い電界が形成される。
これは低濃度ドーピングされたソース領域６０２が従来
のメモリセルでの低濃度ドーピングされたソース領域
（図３の５０２参照）より高濃度でドーピングされてそ
の長さも短く、その結果低濃度ドーピングされたソース
領域６０２の抵抗が従来の場合より減少したからであ
る。又、低濃度ドーピングされたソース領域６０２の抵
抗と高濃度ドーピングされたソース領域６００の抵抗差
が従来の場合より小さいので、低濃度ドーピングされた
ソース領域６０２及び高濃度ドーピングされたソース領
域６００での電位が急激に変わらない。従って、低濃度
ドーピングされたソース領域６０２及び高濃度ドーピン
グされたソース領域６００でのホットキャリヤ発生が減
少される。その結果、本発明に係る不揮発性メモリ素子
はメモリ素子の特性が劣化されることが防止できる。
【００２１】不揮発性メモリセルの浮遊ゲート３４０内
に蓄積された電子を消去するために、半導体基板３００
に正電圧を印加して制御ゲート３６０に負や零の電圧を
印加する。従って、浮遊ゲート３４０内に蓄積された電
子は第１絶縁膜７００をＦ−Ｎトンネルリングして半導
体基板３００で消去される。このような消去動作は従来
の低濃度ドーピングされたソース領域（図３の５０２参
照）を有するメモリセルでの消去動作とは比較される。
即ち、本発明に係るメモリセルの消去動作は電子が半導
体基板３００へトンネルリングされるので、高濃度ドー
ピングされたソース領域６００が浮遊ゲート３４０と重
ねられなくても良い。従って、従来（図１の参照符号３
２０参考）の不揮発性メモリ素子とは違って、本発明は
浮遊ゲート３４０下の半導体基板３００の表面に高濃度
ドーピングされたソース領域６００が形成されないの
で、浮遊ゲート３４０の長さが縮小できる。その結果、
メモリセルの集積度を向上させ得る。又、電子が高濃度
ドーピングされたソース領域６００へトンネルリングさ
れないので、低濃度ドーピングされたソース領域６０２
と浮遊ゲート３４０との間に形成されている第１絶縁膜
７００内に電子の捕獲される現象が減少される。又、書
き込み動作時にドレーン領域３１０と浮遊ゲート３４０
との第１絶縁膜７００内に捕獲された電子が消去動作時
に形成される電界により第１絶縁膜７００から抜け出る
効果を得られる。本発明に係る不揮発性メモリセルは浮
遊ゲート３４０内に蓄積された電子を半導体基板３００
で消去することにより、従来のソース領域で電子を消去
するメモリセルよりメモリセルの動作を安定的に具現で
きる。又、低濃度ドーピングされたソース領域６０２及
び高濃度ドーピングされたソース領域６００をドレーン
領域３１０の深さより浅く形成することにより、低濃度
ドーピングされたソース領域６０２及び高濃度ドーピン
グされたソース領域６００の面積を縮小してメモリセル
の集積度を向上させ得る。
に蓄積された電子を消去するために、半導体基板３００
に正電圧を印加して制御ゲート３６０に負や零の電圧を
印加する。従って、浮遊ゲート３４０内に蓄積された電
子は第１絶縁膜７００をＦ−Ｎトンネルリングして半導
体基板３００で消去される。このような消去動作は従来
の低濃度ドーピングされたソース領域（図３の５０２参
照）を有するメモリセルでの消去動作とは比較される。
即ち、本発明に係るメモリセルの消去動作は電子が半導
体基板３００へトンネルリングされるので、高濃度ドー
ピングされたソース領域６００が浮遊ゲート３４０と重
ねられなくても良い。従って、従来（図１の参照符号３
２０参考）の不揮発性メモリ素子とは違って、本発明は
浮遊ゲート３４０下の半導体基板３００の表面に高濃度
ドーピングされたソース領域６００が形成されないの
で、浮遊ゲート３４０の長さが縮小できる。その結果、
メモリセルの集積度を向上させ得る。又、電子が高濃度
ドーピングされたソース領域６００へトンネルリングさ
れないので、低濃度ドーピングされたソース領域６０２
と浮遊ゲート３４０との間に形成されている第１絶縁膜
７００内に電子の捕獲される現象が減少される。又、書
き込み動作時にドレーン領域３１０と浮遊ゲート３４０
との第１絶縁膜７００内に捕獲された電子が消去動作時
に形成される電界により第１絶縁膜７００から抜け出る
効果を得られる。本発明に係る不揮発性メモリセルは浮
遊ゲート３４０内に蓄積された電子を半導体基板３００
で消去することにより、従来のソース領域で電子を消去
するメモリセルよりメモリセルの動作を安定的に具現で
きる。又、低濃度ドーピングされたソース領域６０２及
び高濃度ドーピングされたソース領域６００をドレーン
領域３１０の深さより浅く形成することにより、低濃度
ドーピングされたソース領域６０２及び高濃度ドーピン
グされたソース領域６００の面積を縮小してメモリセル
の集積度を向上させ得る。
【００２２】＜不揮発性メモリセルの製造方法の一実施
例＞図８から図１３に不揮発性メモリセルの製造方法を
順次に示す。図８を参照すれば、半導体基板９００上に
局部酸化工程（Local Oxidation ofSilicon）等を用い
て素子分離領域９１０を形成する。素子分離領域９１０
が形成された半導体基板９００の全面に第１絶縁膜９１
２を形成する。この際、第１絶縁膜９１２は電子がトン
ネルリングできるトンネル酸化膜であることが望まし
く、７０〜１００Åの厚さで形成するのが望ましい。第
１絶縁膜９１２が形成された半導体基板９００上に多結
晶シリコンを蒸着した後不純物、例えばＰＯＣｌ 3をド
ーピングしてパターニングして浮遊ゲート膜９２０を形
成する。その後、浮遊ゲート９２０上にＯＮＯ（酸化膜
／窒化膜／酸化膜）構造を有する第２絶縁膜９２２を形
成する。第２絶縁膜９２２は１４０〜２００Åの厚さを
有することが望ましい。この際、浮遊ゲート９２０及び
第２絶縁膜９２２はメモリセル領域（図８のａ領域）に
形成し、周辺回路領域（図８のｂ領域）には形成しな
い。その後、周辺回路領域にゲート絶縁膜９２４を形成
する。
例＞図８から図１３に不揮発性メモリセルの製造方法を
順次に示す。図８を参照すれば、半導体基板９００上に
局部酸化工程（Local Oxidation ofSilicon）等を用い
て素子分離領域９１０を形成する。素子分離領域９１０
が形成された半導体基板９００の全面に第１絶縁膜９１
２を形成する。この際、第１絶縁膜９１２は電子がトン
ネルリングできるトンネル酸化膜であることが望まし
く、７０〜１００Åの厚さで形成するのが望ましい。第
１絶縁膜９１２が形成された半導体基板９００上に多結
晶シリコンを蒸着した後不純物、例えばＰＯＣｌ 3をド
ーピングしてパターニングして浮遊ゲート膜９２０を形
成する。その後、浮遊ゲート９２０上にＯＮＯ（酸化膜
／窒化膜／酸化膜）構造を有する第２絶縁膜９２２を形
成する。第２絶縁膜９２２は１４０〜２００Åの厚さを
有することが望ましい。この際、浮遊ゲート９２０及び
第２絶縁膜９２２はメモリセル領域（図８のａ領域）に
形成し、周辺回路領域（図８のｂ領域）には形成しな
い。その後、周辺回路領域にゲート絶縁膜９２４を形成
する。
【００２３】図９を参照すれば、周辺回路領域にゲート
絶縁膜９２４が形成された半導体基板９００の全面に多
結晶シリコンを蒸着した後不純物、例えばＰＯＣｌ3を
ドーピングして制御ゲート膜９３０を形成する。その
後、制御ゲート膜９３０の抵抗を減少させるために制御
ゲート膜９３０上にタングステンシリサイド、チタンシ
リサイド又はタンタルシリサイド等のシリサイド（図示
せず）を形成するのが望ましい。その後、制御ゲート膜
９３０及びシリサイドをイオン注入等の後続工程から保
護する保護膜９３２を形成するのが望ましい。保護膜９
３２は酸化膜、窒化膜又は酸化膜と窒化膜との積層構造
等で形成され、約２０００Åの厚さで形成するのが望ま
しい。
絶縁膜９２４が形成された半導体基板９００の全面に多
結晶シリコンを蒸着した後不純物、例えばＰＯＣｌ3を
ドーピングして制御ゲート膜９３０を形成する。その
後、制御ゲート膜９３０の抵抗を減少させるために制御
ゲート膜９３０上にタングステンシリサイド、チタンシ
リサイド又はタンタルシリサイド等のシリサイド（図示
せず）を形成するのが望ましい。その後、制御ゲート膜
９３０及びシリサイドをイオン注入等の後続工程から保
護する保護膜９３２を形成するのが望ましい。保護膜９
３２は酸化膜、窒化膜又は酸化膜と窒化膜との積層構造
等で形成され、約２０００Åの厚さで形成するのが望ま
しい。
【００２４】図１０を参照すれば、浮遊ゲート膜９２
０、第２絶縁膜９２２、制御ゲート膜９３０及び保護膜
９３２をパターニングし、メモリセル領域aには浮遊ゲ
ート９２０'、第２絶縁膜パターン９２２'、制御ゲート
９３０'及び保護膜パターン９３２'より成る積層ゲート
構造を形成する。又、周辺回路領域bには制御ゲート９
３０'及び保護膜パターン９３２'より成るＭＯＳトラン
ジスタ用ゲートを形成する。
０、第２絶縁膜９２２、制御ゲート膜９３０及び保護膜
９３２をパターニングし、メモリセル領域aには浮遊ゲ
ート９２０'、第２絶縁膜パターン９２２'、制御ゲート
９３０'及び保護膜パターン９３２'より成る積層ゲート
構造を形成する。又、周辺回路領域bには制御ゲート９
３０'及び保護膜パターン９３２'より成るＭＯＳトラン
ジスタ用ゲートを形成する。
【００２５】図１１を参照すれば、メモリセル領域aの
ドレーン領域９５０を限定してn型の不純物、例えば砒
素（As）又は燐（P）をイオン注入する。この際、不純
物のイオン注入ドーズは２×１０15〜６×１０15ions/c
m2であることが望ましい。不純物をイオン注入した後１
００〜３００Å厚さの酸化膜（図示せず）を半導体基板
９００の全面に成長させた後、熱処理工程を実施して注
入された不純物を拡散する。
ドレーン領域９５０を限定してn型の不純物、例えば砒
素（As）又は燐（P）をイオン注入する。この際、不純
物のイオン注入ドーズは２×１０15〜６×１０15ions/c
m2であることが望ましい。不純物をイオン注入した後１
００〜３００Å厚さの酸化膜（図示せず）を半導体基板
９００の全面に成長させた後、熱処理工程を実施して注
入された不純物を拡散する。
【００２６】図１２を参照すれば、メモリセルのソース
領域を限定してn型の不純物をイオン注入する。この
際、不純物のイオン注入ドーズは３×１０13〜６×１０
13ions/cm2であることが望ましい。その後、半導体基板
９００の全面にn型の不純物を１×１０13〜３×１０13i
ons/cm2のドーズでイオン注入し、周辺回路領域bに低濃
度ドーピングされたソース及びドレーン領域９６２を形
成し、メモリセル領域aに形成された低濃度ドーピング
されたソース領域９６０の不純物濃度を増加させる。従
って、メモリセル領域に形成された低濃度ドーピングさ
れたソース領域９６０の不純物濃度は周辺回路領域に形
成されたＭＯＳトランジスタの低濃度ドーピングされた
ソース及びドレーン領域９６２の不純物濃度より高い。
領域を限定してn型の不純物をイオン注入する。この
際、不純物のイオン注入ドーズは３×１０13〜６×１０
13ions/cm2であることが望ましい。その後、半導体基板
９００の全面にn型の不純物を１×１０13〜３×１０13i
ons/cm2のドーズでイオン注入し、周辺回路領域bに低濃
度ドーピングされたソース及びドレーン領域９６２を形
成し、メモリセル領域aに形成された低濃度ドーピング
されたソース領域９６０の不純物濃度を増加させる。従
って、メモリセル領域に形成された低濃度ドーピングさ
れたソース領域９６０の不純物濃度は周辺回路領域に形
成されたＭＯＳトランジスタの低濃度ドーピングされた
ソース及びドレーン領域９６２の不純物濃度より高い。
【００２７】図１３を参照すれば、半導体基板９００の
全面に酸化膜又は窒化膜を１０００〜１５００Å蒸着し
た後、乾式蝕刻してスペーサ９７０を形成する。その
後、メモリセル領域にあるドレーン領域９５０を感光膜
で塗布した後、保護膜９３２、スペーサ９７０及び感光
膜をマスクとしてn型の不純物を２×１０15〜６×１０1
5ions/cm2のドーズでイオン注入する。その結果、メモ
リセル領域に高濃度ドーピングされたソース領域９７２
を形成し、周辺回路領域に高濃度ドーピングされたソー
ス及びドレーン領域９７４を形成する。この際、メモリ
セル領域の高濃度ドーピングされたソース領域９７２及
び周辺回路領域の高濃度ドーピングされたソース及びド
レーン領域９７４はメモリセル領域のドレーン領域９５
０より浅く形成するのが望ましい。
全面に酸化膜又は窒化膜を１０００〜１５００Å蒸着し
た後、乾式蝕刻してスペーサ９７０を形成する。その
後、メモリセル領域にあるドレーン領域９５０を感光膜
で塗布した後、保護膜９３２、スペーサ９７０及び感光
膜をマスクとしてn型の不純物を２×１０15〜６×１０1
5ions/cm2のドーズでイオン注入する。その結果、メモ
リセル領域に高濃度ドーピングされたソース領域９７２
を形成し、周辺回路領域に高濃度ドーピングされたソー
ス及びドレーン領域９７４を形成する。この際、メモリ
セル領域の高濃度ドーピングされたソース領域９７２及
び周辺回路領域の高濃度ドーピングされたソース及びド
レーン領域９７４はメモリセル領域のドレーン領域９５
０より浅く形成するのが望ましい。
【００２８】前述したように、本発明の製造方法により
形成された不揮発性メモリ素子は高濃度ドーピングされ
たソース領域の深さを縮めて浮遊ゲートと高濃度ドーピ
ングされたソース領域とが重ねられないことにより、メ
モリセルの集積度を向上させ得る。そして、メモリセル
の消去動作時浮遊ゲート内に蓄積された電子を半導体基
板へトンネルリングさせることにより、低濃度でドーピ
ングされたソース領域と浮遊ゲートとの間に形成される
第１絶縁膜に電子が捕獲されることを減少させることに
より素子の動作特性を安定的に得られる。
形成された不揮発性メモリ素子は高濃度ドーピングされ
たソース領域の深さを縮めて浮遊ゲートと高濃度ドーピ
ングされたソース領域とが重ねられないことにより、メ
モリセルの集積度を向上させ得る。そして、メモリセル
の消去動作時浮遊ゲート内に蓄積された電子を半導体基
板へトンネルリングさせることにより、低濃度でドーピ
ングされたソース領域と浮遊ゲートとの間に形成される
第１絶縁膜に電子が捕獲されることを減少させることに
より素子の動作特性を安定的に得られる。
【図１】従来の不揮発性メモリ素子のセルを示した断面
図である。
図である。
【図２】従来の不揮発性メモリ素子で消去動作時浮遊ゲ
ートに蓄積された電子が消去される地点を示した断面図
である。
ートに蓄積された電子が消去される地点を示した断面図
である。
【図３】従来の他の不揮発性メモリ素子を示した断面図
である。
である。
【図４】図３に示された不揮発性メモリ素子でメモリセ
ルの書き込み時セル内の電界強度及び電位を示したグラ
フである。
ルの書き込み時セル内の電界強度及び電位を示したグラ
フである。
【図５】さらに他の従来の不揮発性メモリ素子を示した
断面図である。
断面図である。
【図６】本発明に係る不揮発性メモリ素子を示した断面
図である。
図である。
【図７】図６に示された不揮発性メモリ素子でメモリセ
ルの書き込み時セル内の電界強度及び電位を示したグラ
フである。
ルの書き込み時セル内の電界強度及び電位を示したグラ
フである。
【図８】図６に示された不揮発性メモリ素子の製造方法
を示した断面図である。
を示した断面図である。
【図９】図６に示された不揮発性メモリ素子の製造方法
を示した断面図である。
を示した断面図である。
【図１０】図６に示された不揮発性メモリ素子の製造方
法を示した断面図である。
法を示した断面図である。
【図１１】図６に示された不揮発性メモリ素子の製造方
法を示した断面図である。
法を示した断面図である。
【図１２】図６に示された不揮発性メモリ素子の製造方
法を示した断面図である。
法を示した断面図である。
【図１３】図６に示された不揮発性メモリ素子の製造方
法を示した断面図である。
法を示した断面図である。
３００,９００ 半導体基板 ３１０,９５０ ドレーン領域 ３２０,３２２,５００,５０２,６００,６０２,９６０,
９７２ ソース領域 ３３０,５１０,７００,９１２ 第１絶縁膜 ３４０,９２０' 浮遊ゲート ３５０,９２２ 第２絶縁膜 ３６０,９３０' 制御ゲート ５１２ ゲート酸化膜 ５１４ トンネル酸化膜 ９１０ 素子分離領域 ９２０ 浮遊ゲート膜 ９２２' 第２絶縁膜パターン ９２４ ゲート絶縁膜 ９３０ 制御ゲート膜 ９３２ 保護膜 ９３２' 保護膜パターン ９６２,９７４ ソース及びドレーン領域 ９７０ 側壁スペーサ a メモリセル領域 a１,a２ 電位 b 周辺回路領域 b１,b２ 電界強度
９７２ ソース領域 ３３０,５１０,７００,９１２ 第１絶縁膜 ３４０,９２０' 浮遊ゲート ３５０,９２２ 第２絶縁膜 ３６０,９３０' 制御ゲート ５１２ ゲート酸化膜 ５１４ トンネル酸化膜 ９１０ 素子分離領域 ９２０ 浮遊ゲート膜 ９２２' 第２絶縁膜パターン ９２４ ゲート絶縁膜 ９３０ 制御ゲート膜 ９３２ 保護膜 ９３２' 保護膜パターン ９６２,９７４ ソース及びドレーン領域 ９７０ 側壁スペーサ a メモリセル領域 a１,a２ 電位 b 周辺回路領域 b１,b２ 電界強度
Claims (17)
- 【請求項１】 第１導電型の半導体基板と、 前記半導体基板上に順次に形成されている第１絶縁膜、
浮遊ゲート、第２絶縁膜及び制御ゲートと、 前記半導体基板の表面に前記浮遊ゲートの側壁と離隔さ
れて形成されている第２導電型の高濃度ドーピングされ
たソース領域と、 前記半導体基板の表面に前記高濃度ドーピングされたソ
ース領域と連結されて前記浮遊ゲートと重ねられて形成
されており、不純物濃度が前記高濃度ドーピングされた
ソース領域の不純物濃度より低い第２導電型の低濃度ド
ーピングされたソース領域と、 前記半導体基板の表面に前記浮遊ゲートと重ねられ前記
高濃度ドーピングされたソース領域より深く形成されて
おり、不純物濃度が前記高濃度ドーピングされたソース
領域と同一な第２導電型のドレーン領域とを備えること
を特徴とする不揮発性メモリ素子。 - 【請求項２】 前記低濃度ドーピングされたソース領域
は５×１０17〜５×１０18atoms/cm3の不純物濃度を有
することを特徴とする請求項１に記載の不揮発性メモリ
素子。 - 【請求項３】 前記低濃度ドーピングされたソース領域
は前記高濃度ドーピングされたソース領域の角部から浮
遊ゲート方向へ０.２μm以下の長さを有することを特徴
とする請求項１に記載の不揮発性メモリ素子。 - 【請求項４】 前記ドレーン領域と前記制御ゲートとに
電圧が印加されると、ドレーン領域の空乏領域にホット
キャリヤが発生し、このホットキャリヤの一部が前記ド
レーン領域と前記浮遊ゲートの重畳領域とから前記浮遊
ゲート内へ注入されて前記浮遊ゲート内に蓄積されるこ
とによりデータが書き込まれることを特徴とする請求項
１に記載の不揮発性メモリ素子。 - 【請求項５】 前記不揮発性メモリ素子の消去動作は、
前記半導体基板に電圧が印加されると、前記浮遊ゲート
内に蓄積された前記ホットキャリヤが前記浮遊ゲートか
ら前記半導体基板へトンネルリングされることによりデ
ータが消去されることを特徴とする請求項４に記載の不
揮発性メモリ素子。 - 【請求項６】 第１導電型の半導体基板上にセル領域と
周辺回路領域とを備える不揮発性メモリ素子において、 前記セル領域の前記半導体基板上に順次に形成されてい
る第１絶縁膜、浮遊ゲート、第２絶縁膜及び制御ゲート
と、 前記セル領域の半導体基板の表面に前記浮遊ゲートの側
壁から離隔されて形成されている第２導電型の高濃度ド
ーピングされたソース領域と、 前記セル領域の半導体基板の表面に前記高濃度ドーピン
グされたソース領域と連結されて前記浮遊ゲートと重ね
られて形成されており、不純物濃度が前記高濃度ドーピ
ングされたソース領域の不純物濃度より低い第２導電型
の低濃度ドーピングされたソース領域と、 前記セル領域の半導体基板の表面に前記浮遊ゲートと重
ねられて形成されており、不純物濃度が前記高濃度ドー
ピングされたソース領域と同一な第２導電型のドレーン
領域と、 前記周辺回路領域に形成されており、低濃度ドーピング
されたドレーン構造を有するＭＯＳトランジスタとを備
え、 前記セル領域の前記低濃度ドーピングされたソース領域
の不純物濃度は前記周辺回路領域のＭＯＳトランジスタ
の低濃度ドーピングされたドレーン領域の不純物濃度よ
り高いことを特徴とする不揮発性メモリ素子。 - 【請求項７】 前記セル領域のドレーン領域の深さは前
記セル領域の高濃度ドーピングされたソース領域の深さ
より深いことを特徴とする請求項６に記載の不揮発性メ
モリ素子。 - 【請求項８】 セル領域と周辺回路領域とを備える半導
体基板上の前記セル領域に第１絶縁膜、浮遊ゲート、第
２絶縁膜及び制御ゲートが積層された積層ゲートを形成
する段階と、 不純物をイオン注入した後拡散して前記積層ゲートの一
部と重ねられるドレーン領域とを形成する段階と、 前記ドレーン領域の不純物濃度より低濃度で不純物をイ
オン注入して前記積層ゲートの一部と重ねられる低濃度
ドーピングされたソース領域を形成する段階と、 前記積層ゲートの側面にスペーサを形成する段階と、 前記ドレーン領域上に感光膜パターンを形成する段階
と、 前記積層ゲート、前記スペーサ及び前記感光膜パターン
をマスクとして前記低濃度ドーピングされたソース領域
にイオン注入して前記低濃度ドーピングされたソース領
域と連結され、前記積層ゲートとは重ねられずに、前記
ドレーン領域より低い深さを有する高濃度ドーピングさ
れたソース領域を形成する段階とを備えることを特徴と
する不揮発性メモリ素子の製造方法。 - 【請求項９】 前記ドレーン領域を形成する段階は２×
１０15〜６×１０15ions/cm2のドーズでイオン注入する
ことを特徴とする請求項８に記載の不揮発性メモリ素子
の製造方法。 - 【請求項１０】 前記低濃度ドーピングされたソース領
域を形成する段階は、前記セル領域のソース領域を露出
させる感光膜パターンを形成する段階と、 前記感光膜パターンをマスクとして不純物をイオン注入
する段階と、 前記感光膜パターンを除去した後前記半導体基板の全面
に不純物をイオン注入する段階とを含むことを特徴とす
る請求項８に記載の不揮発性メモリ素子の製造方法。 - 【請求項１１】 前記感光膜パターンをマスクとして不
純物をイオン注入する段階は３×１０13〜６×１０13io
ns/cm2のドーズでイオン注入することを特徴とする請求
項１０に記載の不揮発性メモリ素子の製造方法。 - 【請求項１２】 前記半導体基板の全面に不純物をイオ
ン注入する段階は１×１０13〜３×１０13ions/cm2のド
ーズでイオン注入することを特徴とする請求項１０に記
載の不揮発性メモリ素子の製造方法。 - 【請求項１３】 前記半導体基板の全面に不純物をイオ
ン注入する段階は前記セル領域に低濃度でドーピングさ
れたソース領域を形成するのと同時に、前記半導体基板
上の前記周辺回路領域にＭＯＳトランジスタの低濃度ド
ーピングされたソース領域及びドレーン領域を形成する
段階であることを特徴とする請求項１０に記載の不揮発
性メモリ素子の製造方法。 - 【請求項１４】 前記セル領域の低濃度ドーピングされ
たソース領域より不純物濃度を低くして前記半導体基板
上の前記周辺回路領域にあるＭＯＳトランジスタの低濃
度ドーピングされたソース領域及びドレーン領域を形成
することを特徴とする請求項１３に記載の不揮発性メモ
リ素子の製造方法。 - 【請求項１５】 前記高濃度ドーピングされたソース領
域を形成する段階は２×１０15〜６×１０15ions/cm2の
ドーズでイオン注入することを特徴とする請求項８に記
載の不揮発性メモリ素子の製造方法。 - 【請求項１６】 前記セル領域の前記高濃度ドーピング
されたソース領域を形成する段階と同時に前記半導体基
板上の前記周辺回路領域にＭＯＳトランジスタの高濃度
ドーピングされたソース領域及びドレーン領域を形成す
ることを特徴とする請求項８に記載の不揮発性メモリ素
子の製造方法。 - 【請求項１７】 前記セル領域のドレーン領域より不純
物濃度を低くして前記セル領域の高濃度ドーピングされ
たソース領域及び前記半導体基板上の前記周辺回路領域
の高濃度ドーピングされたソース領域及びドレーン領域
を形成することを特徴とする請求項１６に記載の不揮発
性メモリ素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980048655A KR100278661B1 (ko) | 1998-11-13 | 1998-11-13 | 비휘발성 메모리소자 및 그 제조방법 |
| KR1998P48655 | 1998-11-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150684A true JP2000150684A (ja) | 2000-05-30 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31938099A Expired - Fee Related JP4663836B2 (ja) | 1998-11-13 | 1999-11-10 | 不揮発性メモリ素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
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