JPH02246375A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02246375A JPH02246375A JP1068629A JP6862989A JPH02246375A JP H02246375 A JPH02246375 A JP H02246375A JP 1068629 A JP1068629 A JP 1068629A JP 6862989 A JP6862989 A JP 6862989A JP H02246375 A JPH02246375 A JP H02246375A
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Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に係り、特にフラッシュＥＦ
ＲＯＭ（電気的に書替え可能なメモリ、以下ＥＰＲＯＭ
という。）に関する。
ＲＯＭ（電気的に書替え可能なメモリ、以下ＥＰＲＯＭ
という。）に関する。
フラッシュＥＰＲＯＭはドレイン近傍のアバランシェ・
ホット・エレクトロンをフローティングゲートに注入す
ることにより情報を記憶し、シリコン基板の薄い酸化膜
を介したトンネル電流によりフローティングゲート中の
電子を引き抜くことにより情報の消去を行うようにした
記憶素子である。構造的には、一般に、多結晶シリコン
からなるコントロールゲート、酸化膜、多結晶シリコン
からなるフローティングゲート、酸化膜（トンネル絶縁
膜： ０ｗ１ｄｅ）、半導体（Ｓｅａｌ ｃｏｒ＋ｄｕ
ｃｔｏｒ＞の積層構造からなるＦＬＯＴＯＸ形がとられ
る。このようなＥＦＲＯＭは、小さな形状を利用したキ
ャッシュカード、ＩＤカード等に搭載するメモリとして
、また各種データ用のメモリとして利用される。かかる
ＥＦＲＯＭへの情報の書込み消去は、それぞれドレイン
近傍のホットエレクトロンをフローティングゲートに注
入する帯電、高電圧をフローティングゲートとドレイン
間に印加することにより絶縁膜を介して流れるＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｆ■電流による放電を利用して行わ
れるが、その情報書込み時に記憶情報が消去する聞届が
ある。本発明はかかる情報書込み時の問題点の改良技術
に関するものである。
ホット・エレクトロンをフローティングゲートに注入す
ることにより情報を記憶し、シリコン基板の薄い酸化膜
を介したトンネル電流によりフローティングゲート中の
電子を引き抜くことにより情報の消去を行うようにした
記憶素子である。構造的には、一般に、多結晶シリコン
からなるコントロールゲート、酸化膜、多結晶シリコン
からなるフローティングゲート、酸化膜（トンネル絶縁
膜： ０ｗ１ｄｅ）、半導体（Ｓｅａｌ ｃｏｒ＋ｄｕ
ｃｔｏｒ＞の積層構造からなるＦＬＯＴＯＸ形がとられ
る。このようなＥＦＲＯＭは、小さな形状を利用したキ
ャッシュカード、ＩＤカード等に搭載するメモリとして
、また各種データ用のメモリとして利用される。かかる
ＥＦＲＯＭへの情報の書込み消去は、それぞれドレイン
近傍のホットエレクトロンをフローティングゲートに注
入する帯電、高電圧をフローティングゲートとドレイン
間に印加することにより絶縁膜を介して流れるＦｏｗｌ
ｅｒ−Ｎｏｒｄｈｅｆ■電流による放電を利用して行わ
れるが、その情報書込み時に記憶情報が消去する聞届が
ある。本発明はかかる情報書込み時の問題点の改良技術
に関するものである。
第５図に従来のＥＦＲＯＭのメモリセルトランジスタ（
以下、セルという。）アレイを示す。
以下、セルという。）アレイを示す。
第５図において、各ビット線ＢＬ、ＢＬ２に■
はそれぞれセル１１，１２．・・・２１．２２のドレイ
ンＤが接続され、かつ、他方が接地線ＥＬに接続されて
いる。図中、ＣＧはコントロールゲート、ＦＧはフロー
ティングゲートである。
ンＤが接続され、かつ、他方が接地線ＥＬに接続されて
いる。図中、ＣＧはコントロールゲート、ＦＧはフロー
ティングゲートである。
第６図にセルの断面構造を示し、第７図にその等価回路
を示す。すべてのセルは同一構造であり、基板Ｓｕｂに
形成されたドレインＤ１ソースＳの間の上層にフローテ
ィングゲートＦＧ、さらにその上層にコントロールゲー
トＣＧが形成されている。これを等価回路で示すと第７
図のようになる。
を示す。すべてのセルは同一構造であり、基板Ｓｕｂに
形成されたドレインＤ１ソースＳの間の上層にフローテ
ィングゲートＦＧ、さらにその上層にコントロールゲー
トＣＧが形成されている。これを等価回路で示すと第７
図のようになる。
第７図において、Ｃ１はＣＧ−ＦＧ間結合容量、ＣはＦ
Ｃ−Ｄ間結合容量、Ｃ８はＦＧ−８ｕｂ間結合容量、Ｃ
４はＦＧ−Ｓ間の結合容量を示している。
Ｃ−Ｄ間結合容量、Ｃ８はＦＧ−８ｕｂ間結合容量、Ｃ
４はＦＧ−Ｓ間の結合容量を示している。
次に、動作を説明する。
第８図において、セル１１に情報を書込む場合、バイア
スを第８図の如く設定する。すると、セル１１に電流が
流れ、ドレインＤ近傍の高電界部でインパクトｉｏｎ
１ｚａｔ ｌｏｎにより発生したｈｏｔ−ｅｌｅｃｔｒ
ｏｎが、ゲートに印加された電圧によりフローティング
ゲートＦＧに注入される。このため、フローティングゲ
ートＦＧは負に帯電し、セル１１の閾値は例えば１（ｖ
）から、６（ｖ）に上昇する。こうして各セルは、その
閾値が１（ｖ）と６（ｖ）の２Ｎのいずれかに設定され
、情報を記憶する。セル１１の情報を読出す場合、第９
図の如くバイアスを設定する。セル１１の閾値が１（Ｖ
）の時、ビット線が設地線へ電流が流れ、６（Ｖ）の時
流れない。こうして情報を読出す。
スを第８図の如く設定する。すると、セル１１に電流が
流れ、ドレインＤ近傍の高電界部でインパクトｉｏｎ
１ｚａｔ ｌｏｎにより発生したｈｏｔ−ｅｌｅｃｔｒ
ｏｎが、ゲートに印加された電圧によりフローティング
ゲートＦＧに注入される。このため、フローティングゲ
ートＦＧは負に帯電し、セル１１の閾値は例えば１（ｖ
）から、６（ｖ）に上昇する。こうして各セルは、その
閾値が１（ｖ）と６（ｖ）の２Ｎのいずれかに設定され
、情報を記憶する。セル１１の情報を読出す場合、第９
図の如くバイアスを設定する。セル１１の閾値が１（Ｖ
）の時、ビット線が設地線へ電流が流れ、６（Ｖ）の時
流れない。こうして情報を読出す。
情報を消去して初期状態に戻すには、第１０図の如くバ
イアスを設定する。この時、各セル１２は、第６図に示
す如く、ドレインＤとフローティングゲートＦ０間に電
圧が印加される。この電圧が十分大きい時、ゲート酸化
膜中をＦｏｗ ｌθｒ−Ｎｏｒｄｈｅ１ｇ電流が流れ、
フローティングゲートＦＧの蓄積電荷の放出がなされて
消去が行われる。
イアスを設定する。この時、各セル１２は、第６図に示
す如く、ドレインＤとフローティングゲートＦ０間に電
圧が印加される。この電圧が十分大きい時、ゲート酸化
膜中をＦｏｗ ｌθｒ−Ｎｏｒｄｈｅ１ｇ電流が流れ、
フローティングゲートＦＧの蓄積電荷の放出がなされて
消去が行われる。
書込みの際、第８図のセル１２が閾値６（ｖ）の時、第
１２図の如きバイアスが印加されている。
１２図の如きバイアスが印加されている。
具体的に、Ｃ：Ｃ：Ｃ：Ｃ−７：
ｌ ２ ３ ４
０．５：２：０．５として数値を求めると、第１１図の
場合 、’、 Ｄ −Ｆ ０間電圧 により、１９（Ｖ）となる。
場合 、’、 Ｄ −Ｆ ０間電圧 により、１９（Ｖ）となる。
一方、第１２図の場合
、’、 Ｄ −Ｆ ０間電圧
Ｃｒ ＋ Ｃ２＋ ＣＢ ＋ Ｃ４
により、１２（Ｖ）となる。このように両者は余り変ら
ない。最悪の場合同一のビット線で、最初に選択書込ま
れたセルは、第１２図のバイアスをビット線に接続され
たセルの数と同じ回数で電圧の印加を受けることになる
。おおむね第１１図の１００倍以上の時間だけ電圧が印
加されて、情報が消失してしまう危険性がある。
ない。最悪の場合同一のビット線で、最初に選択書込ま
れたセルは、第１２図のバイアスをビット線に接続され
たセルの数と同じ回数で電圧の印加を受けることになる
。おおむね第１１図の１００倍以上の時間だけ電圧が印
加されて、情報が消失してしまう危険性がある。
これを防止するには、第１１図と第１２図の電圧差を大
きくすれば良いのであるが、これには第１０図の２０（
Ｖ）をさらに大きくする（同時にゲート酸化膜を厚くす
る）方法と、第８図の９（Ｖ）をさらに小さくする方法
とがある。
きくすれば良いのであるが、これには第１０図の２０（
Ｖ）をさらに大きくする（同時にゲート酸化膜を厚くす
る）方法と、第８図の９（Ｖ）をさらに小さくする方法
とがある。
前者の場合、ｎ 拡散層と８１基板の耐圧量の制約があ
り、余り大きくできない。後者の場合、第８図と第９図
のバイアス条件の差が小さくなり、その結果第８図のセ
ル１１に電子が少しずつ充電されてしまう。第９図は製
品保証として１０年、第８図は１ｍ５ｅｃ秒以下という
ように、時間として１０１１以上異なり、危険である。
り、余り大きくできない。後者の場合、第８図と第９図
のバイアス条件の差が小さくなり、その結果第８図のセ
ル１１に電子が少しずつ充電されてしまう。第９図は製
品保証として１０年、第８図は１ｍ５ｅｃ秒以下という
ように、時間として１０１１以上異なり、危険である。
本発明は、書込み時において、電圧を低くすることがで
き、非選択セルの誤消去を防止するとともに、読出し時
におけるホットキャリアの発生を抑制してソフトエラー
を防止しつる半導体記憶装置を提供することを目的とす
る。
き、非選択セルの誤消去を防止するとともに、読出し時
におけるホットキャリアの発生を抑制してソフトエラー
を防止しつる半導体記憶装置を提供することを目的とす
る。
上記課題を解決するために、本発明は、フローティング
ゲート、コントロールゲート、ソースおよびドレインを
有するメモリセル参トランジスタを備えた半導体記憶装
置において、前記ソースまたはドレインのいずれか一方
が急峻な不純物濃度分布を有し、他方が穏やかな不純物
濃度分布を有して形成され、前記ソースに接続された配
線とドレインに接続された配線が互に平行に一方向に延
在され、前記メモリセル・トランジスタへの情報書込み
時にソースがドレインとして使用され、前記メモリセル
・トランジスタの情報の読出し時にドレインがドレイン
として使用されるように構成する。
ゲート、コントロールゲート、ソースおよびドレインを
有するメモリセル参トランジスタを備えた半導体記憶装
置において、前記ソースまたはドレインのいずれか一方
が急峻な不純物濃度分布を有し、他方が穏やかな不純物
濃度分布を有して形成され、前記ソースに接続された配
線とドレインに接続された配線が互に平行に一方向に延
在され、前記メモリセル・トランジスタへの情報書込み
時にソースがドレインとして使用され、前記メモリセル
・トランジスタの情報の読出し時にドレインがドレイン
として使用されるように構成する。
本発明によれば、セルのソース今ドレインの不純物濃度
を異ならせてセルのソース・ドレインを非対称構造とす
ることにより、その一方をホットキャリアの発生し易い
構造とし、他方は発生しにくい構造として書込み時に前
者をドレインとして使用し、読出し時は後者をドレイン
として使用する。その結果、書込みの際、電圧を低くで
き非選択セルの誤消去を防止できる。一方、読出しの際
のホットキャリアの発生を低くできソフトライト（読出
しによるゆるやかな書込み）を防止できる。
を異ならせてセルのソース・ドレインを非対称構造とす
ることにより、その一方をホットキャリアの発生し易い
構造とし、他方は発生しにくい構造として書込み時に前
者をドレインとして使用し、読出し時は後者をドレイン
として使用する。その結果、書込みの際、電圧を低くで
き非選択セルの誤消去を防止できる。一方、読出しの際
のホットキャリアの発生を低くできソフトライト（読出
しによるゆるやかな書込み）を防止できる。
次に本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る半導体記憶装置のメモリセルアレ
イの結線図を示す。なお、従来例と同一部分には同一の
符号を付して以下説明する。
イの結線図を示す。なお、従来例と同一部分には同一の
符号を付して以下説明する。
この第１図において、各セル１１，１２．１３はビット
線ＢＬ、と接地線ＥＬとの対からなる配線の間に接続さ
れており、セル２１．２２．２３も同様にビット線ＢＬ
２と接地線ＥＬ間に接続されている。
線ＢＬ、と接地線ＥＬとの対からなる配線の間に接続さ
れており、セル２１．２２．２３も同様にビット線ＢＬ
２と接地線ＥＬ間に接続されている。
ビット線ＢＬ１と接地線ＥＬとは読出し時と書込み時と
で切替えて使用する。ビット線ＢＬ２と接地線ＥＬとの
場合も同様であり、その態様は第１図に示した通りであ
る。
で切替えて使用する。ビット線ＢＬ２と接地線ＥＬとの
場合も同様であり、その態様は第１図に示した通りであ
る。
第２図に、本発明の場合のメモリセル構造を示す。
ソース・ドレインの一方は高濃度のｎ型不純物層を囲む
如く高濃度のＰ型不純物層が形成されている。他方は、
低濃度のｎ型不純物層と、ゲート端から離れた部分の、
高濃度不純物層とで形成されている。前者においてはド
レインとして用いた時、電場が急峻で、多数のホットエ
レクトロンを発生し、後者は、ｎ−不純物層が電場を緩
和したためホットエレクトロンは発生しにくい。
如く高濃度のＰ型不純物層が形成されている。他方は、
低濃度のｎ型不純物層と、ゲート端から離れた部分の、
高濃度不純物層とで形成されている。前者においてはド
レインとして用いた時、電場が急峻で、多数のホットエ
レクトロンを発生し、後者は、ｎ−不純物層が電場を緩
和したためホットエレクトロンは発生しにくい。
第３図に、レイアウト例を示す。ビット線ＢＬ、と接地
線ＥＬが交互に平行に配線され、活性領域は斜めに形成
されている。Ｃ−Ｃ５はコ■ ンタクトホールである。
線ＥＬが交互に平行に配線され、活性領域は斜めに形成
されている。Ｃ−Ｃ５はコ■ ンタクトホールである。
第４図に製造方法の例を示す。
■ 選択酸化にて素子分離する。ゲート酸化した後、Ｐ
ｏ１ｙｌを成長し、不純物導入後パターン形成し、熱酸
化した後、Ｐｏ１ｙ２を成長し、不純物導入後Ｐｏ１ｙ
２、Ｐｏ１ｙｌを同時にエツチングして第４図（ａ）と
なる。
ｏ１ｙｌを成長し、不純物導入後パターン形成し、熱酸
化した後、Ｐｏ１ｙ２を成長し、不純物導入後Ｐｏ１ｙ
２、Ｐｏ１ｙｌを同時にエツチングして第４図（ａ）と
なる。
■ レジストパターン形成し、Ａ Ｂ イオンを注入
する（ｂ）。
する（ｂ）。
■ レジストパターン形成し、Ｐ イオン注入する（Ｃ
）。
）。
■ ５ＩＯ２膜、ＰＳＧ膜成長し、コンタクトホール形
成し、Ｐ イオン注入する（ｄ）。
成し、Ｐ イオン注入する（ｄ）。
■ Ａ、Ｑ成長し、パターン形成する（ｅ）。
第２の実施例では■のイオンに以下の工程が入る。
■’ ＣＶＤ法で８１０２成長後、異方性エッチより、
サイドウオールを形成し、（ｆ）、Ａ８イオン注入（ｇ
）後、ＳｉＯ２ゎ膜、ＰＳＧ！Ｉ！Ｉｌを成長し、コン
タクトホールを形成する。
サイドウオールを形成し、（ｆ）、Ａ８イオン注入（ｇ
）後、ＳｉＯ２ゎ膜、ＰＳＧ！Ｉ！Ｉｌを成長し、コン
タクトホールを形成する。
（発明の効果〕
以上の通り、本発明によれば、書込み時において、電圧
を低くすることができ、非選択セルの誤消去を防止する
とともに、読出し時におけるホットキャリアの発生を抑
制してソフトライトを防止しうる。そして、セルの読出
し動作マージンが改善され、かつ信頼性が向上する。
を低くすることができ、非選択セルの誤消去を防止する
とともに、読出し時におけるホットキャリアの発生を抑
制してソフトライトを防止しうる。そして、セルの読出
し動作マージンが改善され、かつ信頼性が向上する。
第１図は本発明の実施例のメモリセルアレイの等価回路
図、 第２図は本発明のメモリセルの断面構造図、第３図は本
発明のメモリセルの平面図、第４図は本発明のメモリセ
ルの製造工程図、第５図は従来のＥＦＲＯＭのメモリセ
ルアレイの等価回路図、 第６図は従来のメモリセルの断面構造図、第７図は従来
のメモリセルの等価回路図、第８図は書込み時のバイア
スの説明図、第９図は読出し時のバイアスの説明図、第
１０図は消去時のバイアスの説明図、第１１図は消去時
の電圧の説明図、 第１２図は第８図におけるセル１２の電圧の説明図であ
る。 ＢＬ、ＢＬ２・・・ビット線 ＷＬ 、ＷＬ 、ＷＬ８・・・ワード線ＥＬ・・・
接地線 １１〜１３．２１〜２３・・・セル ＣＧ・・・コントロールゲート ＦＧ・・・フローティングゲート Ｄ・・・ドレイン Ｓ・・・ソース Ｓｕｂ・・・基板 ’７ Ｌ 、。 ｙＬ２ °４Ｌ３ 本発明の実施例のメモ ノセルアレイの等価回路図 第１図 本究明のメモリセルの製造工程図 ＴＴ下 従来のＥＰＲＯＭのメモリセルアレイの等価回路図消去
時の電圧の説明図 第５図 第１１図 ｕｂ 第８図におけるセル１ ２の電圧の説明図 従来のメモリセルの等価回路図
図、 第２図は本発明のメモリセルの断面構造図、第３図は本
発明のメモリセルの平面図、第４図は本発明のメモリセ
ルの製造工程図、第５図は従来のＥＦＲＯＭのメモリセ
ルアレイの等価回路図、 第６図は従来のメモリセルの断面構造図、第７図は従来
のメモリセルの等価回路図、第８図は書込み時のバイア
スの説明図、第９図は読出し時のバイアスの説明図、第
１０図は消去時のバイアスの説明図、第１１図は消去時
の電圧の説明図、 第１２図は第８図におけるセル１２の電圧の説明図であ
る。 ＢＬ、ＢＬ２・・・ビット線 ＷＬ 、ＷＬ 、ＷＬ８・・・ワード線ＥＬ・・・
接地線 １１〜１３．２１〜２３・・・セル ＣＧ・・・コントロールゲート ＦＧ・・・フローティングゲート Ｄ・・・ドレイン Ｓ・・・ソース Ｓｕｂ・・・基板 ’７ Ｌ 、。 ｙＬ２ °４Ｌ３ 本発明の実施例のメモ ノセルアレイの等価回路図 第１図 本究明のメモリセルの製造工程図 ＴＴ下 従来のＥＰＲＯＭのメモリセルアレイの等価回路図消去
時の電圧の説明図 第５図 第１１図 ｕｂ 第８図におけるセル１ ２の電圧の説明図 従来のメモリセルの等価回路図
Claims (1)
- フローティングゲート、コントロールゲート、ソースお
よびドレインを有するメモリセル・トランジスタを備え
た半導体記憶装置において、前記ソースまたはドレイン
のいずれか一方が急峻な不純物濃度分布を有し、他方が
穏やかな不純物濃度分布を有して形成され、前記ソース
に接続された配線とドレインに接続された配線が互に平
行に一方向に延在され、前記メモリセル・トランジスタ
への情報書込み時にソースがドレインとして使用され、
前記メモリセル・トランジスタの情報の読出し時にドレ
インがドレインとして使用されるように構成したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068629A JP2875544B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068629A JP2875544B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246375A true JPH02246375A (ja) | 1990-10-02 |
| JP2875544B2 JP2875544B2 (ja) | 1999-03-31 |
Family
ID=13379230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068629A Expired - Fee Related JP2875544B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2875544B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355332A (en) * | 1990-10-23 | 1994-10-11 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with an array of one-transistor memory cells |
| US5483484A (en) * | 1990-10-23 | 1996-01-09 | Kabushiki Kaisha Toshiba | Electrically erasable programmable read-only memory with an array of one-transistor memory cells |
| US6054730A (en) * | 1997-01-08 | 2000-04-25 | Kabushiki Kaisha Toshiba | Semiconductor device |
| JP2000150684A (ja) * | 1998-11-13 | 2000-05-30 | Samsung Electronics Co Ltd | 不揮発性メモリ素子及びその製造方法 |
| US6480414B1 (en) * | 2000-01-11 | 2002-11-12 | Winbond Electronics Corp. | Multi-level memory cell |
-
1989
- 1989-03-20 JP JP1068629A patent/JP2875544B2/ja not_active Expired - Fee Related
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| JP2875544B2 (ja) | 1999-03-31 |
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