JP2875544B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JP2875544B2 JP2875544B2 JP1068629A JP6862989A JP2875544B2 JP 2875544 B2 JP2875544 B2 JP 2875544B2 JP 1068629 A JP1068629 A JP 1068629A JP 6862989 A JP6862989 A JP 6862989A JP 2875544 B2 JP2875544 B2 JP 2875544B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- source
- cell
- voltage
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000003860 storage Methods 0.000 title description 2
- 238000007667 floating Methods 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 14
- 238000009826 distribution Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 9
- 239000000969 carrier Substances 0.000 description 6
- 239000002784 hot electron Substances 0.000 description 4
- 150000002500 ions Chemical class 0.000 description 4
- 239000000758 substrate Substances 0.000 description 4
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000005684 electric field Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007599 discharging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体記憶装置に係り、特にフラッシュEPROM（電気
的に書替え可能なメモリ、以下EPROMという。）に関
し、 書込み時において、電圧を低くすることができ、非選
択セルの誤消去を防止するとともに、読出し時における
ホットキャリアの発生を抑制してソフトエラーを防止し
うる半導体記憶装置を提供することを目的とし、 フローティングゲート、コントロールゲート、ソース
およびドレインを有するメモリセル・トランジスタを備
えた半導体記憶装置において、前記ソースまたは前記ド
レインのいずれか一方が急峻な不純物濃度分布を有し、
他方が穏やかな不純物濃度分布を有して形成され、前記
ソースに接続された配線と前記ドレインに接続された配
線が互いに隣接して平行に一方向に延在され、前記メモ
リセル・トランジスタへの情報書込み時に前記ソースが
ドレインとして使用され、前記メモリセル・トランジス
タの情報の読出し時に前記ドレインがドレインとして使
用されるように構成する。
的に書替え可能なメモリ、以下EPROMという。）に関
し、 書込み時において、電圧を低くすることができ、非選
択セルの誤消去を防止するとともに、読出し時における
ホットキャリアの発生を抑制してソフトエラーを防止し
うる半導体記憶装置を提供することを目的とし、 フローティングゲート、コントロールゲート、ソース
およびドレインを有するメモリセル・トランジスタを備
えた半導体記憶装置において、前記ソースまたは前記ド
レインのいずれか一方が急峻な不純物濃度分布を有し、
他方が穏やかな不純物濃度分布を有して形成され、前記
ソースに接続された配線と前記ドレインに接続された配
線が互いに隣接して平行に一方向に延在され、前記メモ
リセル・トランジスタへの情報書込み時に前記ソースが
ドレインとして使用され、前記メモリセル・トランジス
タの情報の読出し時に前記ドレインがドレインとして使
用されるように構成する。
本発明は、半導体記憶装置に係り、特にフラッシュEP
ROM（電気的に書替え可能なメモリ、以下EPROMとい
う。）に関する。
ROM（電気的に書替え可能なメモリ、以下EPROMとい
う。）に関する。
フラッシュEPROMはドレイン近傍のアバランシェ・ホ
ット・エレクトロンをフローティングゲートに注入する
ことにより情報を記憶し、シリコン基板の薄い酸化膜を
介したトンネル電流によりフローティングゲート中の電
子を引き抜くことにより情報の消去を行うようにした記
憶素子である。構造的には、一般に、多結晶シリコンか
らなるコントロールゲート、酸化膜、多結晶シリコンか
らなるフローティングゲート、酸化膜（トンネル絶縁
膜:Oxide）、半導体（Semi conductor）の積層構造から
なるFLOTOX形がとられる。このようなEPROMは、小さな
形状を利用したキャッシュカード、IDカード等に搭載す
るメモリとして、また各種データ用のメモリとして利用
される。かかるEPROMへの情報の書込み消去は、それぞ
れドレイン近傍のホットエレクトロンをフローティング
ゲートに注入する帯電、高電圧をフローティングゲート
とドレイン間に印加することにより絶縁膜を介して流れ
るFowler−Nordheim電流による放電を利用して行われる
が、その情報書込み時に記憶情報が消去する問題があ
る。本発明はかかる情報書込み時の問題点の改良技術に
関するものである。
ット・エレクトロンをフローティングゲートに注入する
ことにより情報を記憶し、シリコン基板の薄い酸化膜を
介したトンネル電流によりフローティングゲート中の電
子を引き抜くことにより情報の消去を行うようにした記
憶素子である。構造的には、一般に、多結晶シリコンか
らなるコントロールゲート、酸化膜、多結晶シリコンか
らなるフローティングゲート、酸化膜（トンネル絶縁
膜:Oxide）、半導体（Semi conductor）の積層構造から
なるFLOTOX形がとられる。このようなEPROMは、小さな
形状を利用したキャッシュカード、IDカード等に搭載す
るメモリとして、また各種データ用のメモリとして利用
される。かかるEPROMへの情報の書込み消去は、それぞ
れドレイン近傍のホットエレクトロンをフローティング
ゲートに注入する帯電、高電圧をフローティングゲート
とドレイン間に印加することにより絶縁膜を介して流れ
るFowler−Nordheim電流による放電を利用して行われる
が、その情報書込み時に記憶情報が消去する問題があ
る。本発明はかかる情報書込み時の問題点の改良技術に
関するものである。
第５図に従来のEPROMのメモリセルトランジスタ（以
下、セルという。）アレイを示す。
下、セルという。）アレイを示す。
第５図において、各ビット線BL1，BL2にはそれぞれセ
ル11,12,…21,22のドレインＤが接続され、かつ、他方
が接地線ELに接続されている。図中、CGはコントロール
ゲート、FGはフローティングゲートである。
ル11,12,…21,22のドレインＤが接続され、かつ、他方
が接地線ELに接続されている。図中、CGはコントロール
ゲート、FGはフローティングゲートである。
第６図にセルの断面構造を示し、第７図にその等価回
路を示す。すべてのセルは同一構造であり、基板Subに
形成されたドレインＤ、ソースＳの間の上層にフローテ
ィングゲートFG、さらにその上層にコントロールゲート
CGが形成されている。これを等価回路で示すと第７図の
ようになる。
路を示す。すべてのセルは同一構造であり、基板Subに
形成されたドレインＤ、ソースＳの間の上層にフローテ
ィングゲートFG、さらにその上層にコントロールゲート
CGが形成されている。これを等価回路で示すと第７図の
ようになる。
第７図において、C1はCG−FG間結合容量、C2はFG−Ｄ
間結合容量、C3はFG−Sub間結合容量、C4はFG−Ｓ間の
結合容量を示している。
間結合容量、C3はFG−Sub間結合容量、C4はFG−Ｓ間の
結合容量を示している。
次に、動作を説明する。
第８図において、セル11に情報を書込む場合、バイア
スを第８図の如く設定する。すると、セル11に電流が流
れ、ドレインＤ近傍の高電界部でインパクトionization
により発生したhotelectronが、ゲートに印加された電
圧によりフローティングゲートFGに注入される。このた
め、フローティングゲートFGは負に帯電し、セル11の閾
値は例えば１（Ｖ）から、６（Ｖ）に上昇する。こうし
て各セルは、その閾値が１（Ｖ）と６（Ｖ）の２種のい
ずれかに設定され、情報を記憶する。セル11の情報を読
出す場合、第９図の如くバイアスを設定する。セル11の
閾値が１（Ｖ）の時、ビット線が設地線へ電流が流れ、
６（Ｖ）の時流れない。こうして情報を読出す。
スを第８図の如く設定する。すると、セル11に電流が流
れ、ドレインＤ近傍の高電界部でインパクトionization
により発生したhotelectronが、ゲートに印加された電
圧によりフローティングゲートFGに注入される。このた
め、フローティングゲートFGは負に帯電し、セル11の閾
値は例えば１（Ｖ）から、６（Ｖ）に上昇する。こうし
て各セルは、その閾値が１（Ｖ）と６（Ｖ）の２種のい
ずれかに設定され、情報を記憶する。セル11の情報を読
出す場合、第９図の如くバイアスを設定する。セル11の
閾値が１（Ｖ）の時、ビット線が設地線へ電流が流れ、
６（Ｖ）の時流れない。こうして情報を読出す。
情報を消去して初期状態に戻すには、第10図の如くバ
イアスを設定する。この時、各セル12は、第６図に示す
如く、ドレインＤとフローティングゲートFG間に電圧が
印加される。この電圧が十分大きい時、ゲート酸化膜中
をFowler Nordheim電流が流れ、フローティングゲートF
Gの蓄積電荷の放出がなされて消去が行われる。
イアスを設定する。この時、各セル12は、第６図に示す
如く、ドレインＤとフローティングゲートFG間に電圧が
印加される。この電圧が十分大きい時、ゲート酸化膜中
をFowler Nordheim電流が流れ、フローティングゲートF
Gの蓄積電荷の放出がなされて消去が行われる。
書込みの際、第８図のセル12が閾値６（Ｖ）の時、第
12図の如きバイアスが印加されている。
12図の如きバイアスが印加されている。
具体的に、C1：C2：C3：C4＝7:0.5:2:0.5として数値
を求めると、 第11図の場合 により、19（Ｖ）となる。
を求めると、 第11図の場合 により、19（Ｖ）となる。
一方、第12図の場合 により、12（Ｖ）となる。このように両者は余り変らな
い。最悪の場合同一のビット線で、最初に選択書込まれ
たセルは、第12図のバイアスをビット線に接続されたセ
ルの数と同じ回数で電圧の印加を受けることになる。お
おむね第11図の100倍以上の時間だけ電圧が印加され
て、情報が消失してしまう危険性がある。
い。最悪の場合同一のビット線で、最初に選択書込まれ
たセルは、第12図のバイアスをビット線に接続されたセ
ルの数と同じ回数で電圧の印加を受けることになる。お
おむね第11図の100倍以上の時間だけ電圧が印加され
て、情報が消失してしまう危険性がある。
これを防止するには、第11図と第12図の電圧差を大き
くすれば良いのであるが、これには第10図の20（Ｖ）を
さらに大きくする（同時にゲート酸化膜を厚くする）方
法と、第８図の９（Ｖ）をさらに小さくする方法とがあ
る。
くすれば良いのであるが、これには第10図の20（Ｖ）を
さらに大きくする（同時にゲート酸化膜を厚くする）方
法と、第８図の９（Ｖ）をさらに小さくする方法とがあ
る。
前者の場合、n+拡散層とSi基板の耐圧量の制約があ
り、余り大きくできない。後者の場合、第８図と第９図
のバイアス条件の差が小さくなり、その結果第８図のセ
ル11に電子が少しずつ充電されてしまう。第９図は製品
保証として10年、第８図は1msec秒以下というように、
時間として1011以上異なり、危険である。
り、余り大きくできない。後者の場合、第８図と第９図
のバイアス条件の差が小さくなり、その結果第８図のセ
ル11に電子が少しずつ充電されてしまう。第９図は製品
保証として10年、第８図は1msec秒以下というように、
時間として1011以上異なり、危険である。
本発明は、書込み時において、電圧を低くすることが
でき、非選択セルの誤消去を防止するとともに、読出し
時におけるホットキャリアの発生を抑制してソフトエラ
ーを防止しうる半導体記憶装置を提供することを目的と
する。
でき、非選択セルの誤消去を防止するとともに、読出し
時におけるホットキャリアの発生を抑制してソフトエラ
ーを防止しうる半導体記憶装置を提供することを目的と
する。
上記課題を解決するために、本発明は、フローティン
グゲート、コントロールゲート、ソースおよびドレイン
を有するメモリセル・トランジスタを備えた半導体記憶
装置において、前記ソースまたは前記ドレインのいずれ
か一方が急峻な不純物濃度分布を有し、他方が穏やかな
不純物濃度分布を有して形成され、前記ソースに接続さ
れた配線と前記ドレインに接続された配線が互いに隣接
して平行に一方向に延在され、前記メモリセル・トラン
ジスタへの情報書込み時に前記ソースがドレインとして
使用され、前記メモリセル・トランジスタの情報の読出
し時に前記ドレインがドレインとして使用されるように
構成する。
グゲート、コントロールゲート、ソースおよびドレイン
を有するメモリセル・トランジスタを備えた半導体記憶
装置において、前記ソースまたは前記ドレインのいずれ
か一方が急峻な不純物濃度分布を有し、他方が穏やかな
不純物濃度分布を有して形成され、前記ソースに接続さ
れた配線と前記ドレインに接続された配線が互いに隣接
して平行に一方向に延在され、前記メモリセル・トラン
ジスタへの情報書込み時に前記ソースがドレインとして
使用され、前記メモリセル・トランジスタの情報の読出
し時に前記ドレインがドレインとして使用されるように
構成する。
本発明によれば、セルのソースとドレインの不純物濃
度を異ならせてセルのソースとドレインを非対称構造と
することにより、その一方をホットキャリアの発生し易
い構造とし、他方は発生しにくい構造として書込み時に
前者をドレインとして使用し、読出し時には後者をドレ
インとして使用する。その結果、書込みの際、電圧を低
くでき非選択セルの誤消去を防止できる。一方、読出し
の際のホットキャリアの発生を低くできソフトライト
（読出しによるゆるやかな書込み）を防止できる。
度を異ならせてセルのソースとドレインを非対称構造と
することにより、その一方をホットキャリアの発生し易
い構造とし、他方は発生しにくい構造として書込み時に
前者をドレインとして使用し、読出し時には後者をドレ
インとして使用する。その結果、書込みの際、電圧を低
くでき非選択セルの誤消去を防止できる。一方、読出し
の際のホットキャリアの発生を低くできソフトライト
（読出しによるゆるやかな書込み）を防止できる。
更に、ソースに接続された配線とドレインに接続され
た配線が互いに隣接して平行に一方向に延在されている
ので、夫々の配線相互間の寄生容量の差が少ないことに
よりソースとドレインを入れ替えて用いたときの書込み
時と読出し時の夫々の電圧印加関係を容易に最適化する
ことができ、加えてスタンバイ時のバイアス電圧を０ボ
ルトとすることができるためリーク電流を考慮する必要
がない。
た配線が互いに隣接して平行に一方向に延在されている
ので、夫々の配線相互間の寄生容量の差が少ないことに
よりソースとドレインを入れ替えて用いたときの書込み
時と読出し時の夫々の電圧印加関係を容易に最適化する
ことができ、加えてスタンバイ時のバイアス電圧を０ボ
ルトとすることができるためリーク電流を考慮する必要
がない。
次に本発明の実施例を図面に基づいて説明する。
第１図は本発明に係る半導体記憶装置のメモリセルア
レイの結線図を示す。なお、従来例と同一部分には同一
の符号を付して以下説明する。
レイの結線図を示す。なお、従来例と同一部分には同一
の符号を付して以下説明する。
この第１図において、各セル11,12,13はビット線BL1
と接地線ELとの対からなる配線の間に接続されており、
セル21,22,23も同様にビット線RL2と接地線EL間に接続
されている。
と接地線ELとの対からなる配線の間に接続されており、
セル21,22,23も同様にビット線RL2と接地線EL間に接続
されている。
ビット線BL1と接地線ELとは読出し時と書込み時とで
切替えて使用する。ビット線BL2と接地線ELとの場合も
同様であり、その態様は第１図に示した通りである。
切替えて使用する。ビット線BL2と接地線ELとの場合も
同様であり、その態様は第１図に示した通りである。
第２図に、本発明の場合のメモリセル構造を示す。
ソース・ドレインの一方は高濃度のｎ型不純物層を囲
む如く高濃度のＰ型不純物層が形成されている。他方
は、低濃度のｎ型不純物層と、ゲート端から離れた部分
の、高濃度不純物層とで形成されている。前者において
はドレインとして用いた時、電場が急峻で、多数のホッ
トエレクトロンを発生し、後者は、n-不純物層が電場を
緩和したためホットエレクトロンは発生しにくい 第３図に、レイアウト例を示す。ビット線BL1と接地
線ELが交互に平行に配線され、活性領域は斜めに形成さ
れている。C1〜C5はコンタクトホールである。
む如く高濃度のＰ型不純物層が形成されている。他方
は、低濃度のｎ型不純物層と、ゲート端から離れた部分
の、高濃度不純物層とで形成されている。前者において
はドレインとして用いた時、電場が急峻で、多数のホッ
トエレクトロンを発生し、後者は、n-不純物層が電場を
緩和したためホットエレクトロンは発生しにくい 第３図に、レイアウト例を示す。ビット線BL1と接地
線ELが交互に平行に配線され、活性領域は斜めに形成さ
れている。C1〜C5はコンタクトホールである。
第４図に製造方法の例を示す。
選択酸化にて素子分離する。ゲート酸化した後、Poly
lを成長し、不純物導入後パターン形成し、熱酸化した
後、Poly2を成長し、不純物導入後poly2 Poly1を同時に
エッチングして第４図（ａ）となる。
lを成長し、不純物導入後パターン形成し、熱酸化した
後、Poly2を成長し、不純物導入後poly2 Poly1を同時に
エッチングして第４図（ａ）となる。
レジストパターン形成し、AS +B+イオンを注入する
（ｂ）。
（ｂ）。
レジストパターン形成し、P+イオン注入する（ｃ）。
SiO2膜、PSG膜成長し、コンタクトホール形成し、P+
イオン注入する（ｄ）。
イオン注入する（ｄ）。
Al成長し、パターン形成する（ｅ）。
第２の実施例ではのイオンに以下の工程が入る。
′CVD法でSiO2成長後、異方性エッチより、サイドウ
オールを形成し、（ｆ），AS +イオン注入（ｇ）後、SiO
2膜、PSG膜を成長し、コンタクトホールを形成する。
オールを形成し、（ｆ），AS +イオン注入（ｇ）後、SiO
2膜、PSG膜を成長し、コンタクトホールを形成する。
以上説明したように、本発明によれば、書込み時にお
いて電圧を低くすることができ、非選択セルの誤消去を
防止するとともに、読出し時におけるホットキャリアの
発生を抑制してソフトラインを防止しうる。そして、セ
ルの読出し動作マージンが改善され、かつ信頼性が向上
する。
いて電圧を低くすることができ、非選択セルの誤消去を
防止するとともに、読出し時におけるホットキャリアの
発生を抑制してソフトラインを防止しうる。そして、セ
ルの読出し動作マージンが改善され、かつ信頼性が向上
する。
更に、ソースに接続された配線とドレインに接続され
た配線が互いに隣接して平行に一方向に延在されている
ので、夫々の配線相互間の寄生容量の差が少ないことに
よりソースとドレインを入れ替えて用いたときの書込み
時と読出し時の夫々の電圧印加関係を容易に最適化する
ことができ、加えてスタンバイ時のバイアス電圧を０ボ
ルトとすることができるためリーク電流を考慮する必要
がない。
た配線が互いに隣接して平行に一方向に延在されている
ので、夫々の配線相互間の寄生容量の差が少ないことに
よりソースとドレインを入れ替えて用いたときの書込み
時と読出し時の夫々の電圧印加関係を容易に最適化する
ことができ、加えてスタンバイ時のバイアス電圧を０ボ
ルトとすることができるためリーク電流を考慮する必要
がない。
第１図は本発明の実施例のメモリセルアレイの等価回路
図、 第２図は本発明のメモリセルの断面構造図、 第３図は本発明のメモリセルの平面図、 第４図は本発明のメモリセルの製造工程図、 第５図は従来のEPROMのメモリセルアレイの等価回路
図、 第６図は従来のメモリセルの断面構造図、 第７図は従来のメモリセルの等価回路図、 第８図は書込み時のバイアスの説明図、 第９図は読出し時のバイアスの説明図、 第10図は消去時のバイアスの説明図、 第11図は消去時の電圧の説明図、 第12図は第８図におけるセル12の電圧の説明図である。 BL1，BL2……ビット線 WL1，WL2，WL3……ワード線 EL……接地線 11〜13,21〜23……セル CG……コントロールゲート FG……フローティングゲート Ｄ……ドレイン Ｓ……ソース Sub……基板
図、 第２図は本発明のメモリセルの断面構造図、 第３図は本発明のメモリセルの平面図、 第４図は本発明のメモリセルの製造工程図、 第５図は従来のEPROMのメモリセルアレイの等価回路
図、 第６図は従来のメモリセルの断面構造図、 第７図は従来のメモリセルの等価回路図、 第８図は書込み時のバイアスの説明図、 第９図は読出し時のバイアスの説明図、 第10図は消去時のバイアスの説明図、 第11図は消去時の電圧の説明図、 第12図は第８図におけるセル12の電圧の説明図である。 BL1，BL2……ビット線 WL1，WL2，WL3……ワード線 EL……接地線 11〜13,21〜23……セル CG……コントロールゲート FG……フローティングゲート Ｄ……ドレイン Ｓ……ソース Sub……基板
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/788 - 29/792 H01L 21/8247 H01L 27/10 434
Claims (1)
- 【請求項１】フローティングゲート、コントロールゲー
ト、ソースおよびドレインを有するメモリセル・トラン
ジスタを備えた半導体記憶装置において、 前記ソースまたは前記ドレインのいずれか一方が急峻な
不純物濃度分布を有し、他方が穏やかな不純物濃度分布
を有して形成され、前記ソースに接続された配線と前記
ドレインに接続された配線が互いに隣接して平行に一方
向に延在され、前記メモリセル・トランジスタへの情報
書込み時に前記ソースがドレインとして使用され、前記
メモリセル・トランジスタの情報の読出し時に前記ドレ
インがドレインとして使用されるように構成したことを
特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068629A JP2875544B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1068629A JP2875544B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02246375A JPH02246375A (ja) | 1990-10-02 |
| JP2875544B2 true JP2875544B2 (ja) | 1999-03-31 |
Family
ID=13379230
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1068629A Expired - Fee Related JP2875544B2 (ja) | 1989-03-20 | 1989-03-20 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2875544B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE4135032A1 (de) * | 1990-10-23 | 1992-04-30 | Toshiba Kawasaki Kk | Elektrisch loeschbare und programmierbare nur-lese-speichervorrichtung mit einer anordnung von einzel-transistor-speicherzellen |
| JP3004043B2 (ja) * | 1990-10-23 | 2000-01-31 | 株式会社東芝 | 不揮発性半導体メモリ装置 |
| JP3272979B2 (ja) * | 1997-01-08 | 2002-04-08 | 株式会社東芝 | 半導体装置 |
| KR100278661B1 (ko) * | 1998-11-13 | 2001-02-01 | 윤종용 | 비휘발성 메모리소자 및 그 제조방법 |
| TW439231B (en) * | 2000-01-11 | 2001-06-07 | Winbond Electronics Corp | Multi-level memory cell |
-
1989
- 1989-03-20 JP JP1068629A patent/JP2875544B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02246375A (ja) | 1990-10-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7315056B2 (en) | Semiconductor memory array of floating gate memory cells with program/erase and select gates | |
| US5464999A (en) | Method for programming an alternate metal/source virtual ground flash EPROM cell array | |
| US6212103B1 (en) | Method for operating flash memory | |
| US5150179A (en) | Diffusionless source/drain conductor electrically-erasable, electrically-programmable read-only memory and method for making and using the same | |
| US20040102008A1 (en) | Nonvolatile semiconductor memory device and manufacturing method thereof | |
| US6765260B1 (en) | Flash memory with self-aligned split gate and methods for fabricating and for operating the same | |
| JPH0567791A (ja) | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 | |
| KR100932134B1 (ko) | 싱글 폴리형 이이피롬 및 그의 제조 방법 | |
| JP2003046002A (ja) | 不揮発性半導体メモリ装置およびその動作方法 | |
| JP3838692B2 (ja) | 不揮発性記憶装置の製造方法 | |
| KR100754541B1 (ko) | 메모리 셀, 메모리, 메모리 셀 제조 방법, 메모리 제조방법, 메모리 셀의 프로그래밍 또는 디프로그래밍 방법 및메모리 셀 판독 방법 | |
| JPH10507319A (ja) | ３次元不揮発性メモリ | |
| JP2875544B2 (ja) | 半導体記憶装置 | |
| US20020055228A1 (en) | Sidewall process to improve the flash memory cell performance | |
| US9231113B2 (en) | Flash memory with P-type floating gate | |
| JP3249811B1 (ja) | 半導体記憶装置、その製造方法及び半導体記憶装置の駆動方法 | |
| US6329688B1 (en) | Nonvolatile semiconductor memory device and method of manufacturing the same | |
| JP3198682B2 (ja) | 不揮発性半導体記憶装置の製造方法 | |
| JPH08125043A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2954764B2 (ja) | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 | |
| KR100190009B1 (ko) | 불휘발성 메모리 장치 및 그 제조방법과 동작방법 | |
| KR0147654B1 (ko) | 과잉소거에 의한 읽기 오동작을 방지하는 불휘발성 기억장치 및 그 제조방법 | |
| JPH06188428A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPH07221208A (ja) | 浮遊ゲート型不揮発性半導体記憶装置 | |
| JPH0888289A (ja) | 半導体記憶装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |