KR100278661B1 - 비휘발성 메모리소자 및 그 제조방법 - Google Patents

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Abstract

본 발명은 저농도 도핑된 소스영역을 갖는 비휘발성 메모리 소자 및 그 제조방법을 개시한다. 본 발명의 비휘발성 메모리 소자는 반도체 기판상에 제1 절연막, 부유게이트, 제2 절연막 및 제어게이트가 순차적으로 형성되어 있고, 반도체 기판의 표면에 드레인영역, 저농도 도핑된 소스영역 및 고농도 도핑된 소스영역이 형성되어 있다. 이때, 고농도 도핑된 소스영역은 드레인영역보다 얕게 형성되어 있고 부유게이트와 중첩되지 않는 것을 특징으로 한다. 본 발명에 의해, 메모리 셀의 집적도를 향상시킬 수 있으며, 부유게이트와 저농도 도핑된 소스영역사이에 형성되어 있는 제1 절연막내에 전자들이 포획되는 것을 감소시켜 메모리 셀의 특성을 향상시킬 수 있다.

Description

비휘발성 메모리 소자 및 그 제조방법
본 발명은 비휘발성 메모리 소자 및 그 제조방법에 관한 것으로서, 상세하게는 저농도 도핑된 소스영역을 갖는 플래쉬 메모리 소자 및 그 제조방법에 관한 것이다.
비휘발성 메모리 셀배열의 일반적인 구조가 1985년 IDEM PP616-619의 "A SINGLE TRANSISTOR EPROM CELL AND ITS IMPLEMENTATION IN A 512K CMOS EEPROM"에 기술되어 있다. 도 1은 종래의 비휘발성 메모리 소자인 EPROM(Erasable Programmable Read Only Memory)형 NOR 플래쉬(Flash) 메모리 셀을 도시한 단면도이다. 도 1을 참조하면, 반도체 기판(300)의 상부에 제1절연막(330), 부유게이트(340), 제2절연막(350) 및 제어게이트(360)가 순차적으로 형성되어 있다. 그리고, 반도체 기판(300) 표면의 일정영역에 드레인영역(310) 및 소스영역(320,322)이 형성되어 있다. 소스영역은 고농도 불순물영역(320) 및 이를 둘러싸는 저농도 불순물영역(322)으로 이루어져 있으며, 저농도 불순물영역(322) 및 고농도 불순물영역(320)의 일부영역은 부유게이트(340)의 일부와 중첩되어 있다. 또한, 드레인 영역(310)은 불순물이 고농도로 도핑되어 있으며, 드레인 영역(310)의 일부영역은 부유게이트(340)의 일부영역과 중첩되어 있다. 제1 절연막(330)은 전자가 터널링될 수 있는 터널산화막이 사용된다.
다음, EPROM형 NOR 플래쉬 메모리 셀의 동작을 살펴본다. EPROM형 NOR 플래쉬 메모리 셀의 동작에는 프로그램 동작, 소거 동작 및 읽기 동작이 있다. 셀을 프로그램하기 위하여 드레인영역(310)에 연결되는 비트라인과 제어게이트에 연결되는 워드라인에 고전압을 인가하면, 드레인접합에서 핫전자가 발생한다. 핫전자가 제1절연막(330)을 통과하여 부유게이트(340)내로 주입되어 핫전자가 부유게이트(340)내에 축적된다. 따라서, 소자의 문턱전압이 증가되고, 그 결과 소자가 프로그램된다. 프로그램된 소자를 소거(erase)하기 위하여 부유게이트(340)내에 축적된 전자를 제거하여야 한다. 소스영역에 고전압이 인가되면 축적된 전자는 F-N 터널링(Fowler-Nordheim tunneling) 방식을 이용하여 부유게이트(340)내에서 소스영역으로 소거된다.
따라서, 비휘발성 메모리 소자의 프로그램동작은 드레인 영역(310)에서의 전자주입에 의해 이루어진다. 이때, 부유게이트(340)내로 주입되는 전자들의 일부가 제1 절연막(330)에 포획(trap)된다. 이렇게 포획된 전자들에 의해 제1 절연막의 특성이 저하된다. 또한, 소자의 소거동작은 소스영역에서 이루어진다. 이때, 터널링되는 전자들이 부유게이트(340)와 소스영역(322,320)사이에 형성되는 제1 절연막(330)에 포획되어 소자의 특성을 저하시키는 문제점이 있다.
최근에 비휘발성 메모리 소자의 고집적화를 위해 셀의 크기를 축소한다. 하지만, 드레인영역은 부유게이트 아래에 핫캐리어 발생을 위한 공핍영역이 형성되어야 하므로 드레인영역과 부유게이트는 중첩되어야 한다. 또한, 소거동작시의 인가전압을 낮추기 위하여, 캐리어들이 부유게이트로부터 고농도 도핑된 소스영역으로 직접 터널링하여야 한다. 캐리어들이 직접 터널링할 수 있도록 하기 위하여 고농도 도핑된 소스영역은 부유게이트와 일부 중첩되어야 한다. 또한, 고농도 도핑된 소스영역이 소거동작시의 인가전압에 의해 메모리 소자에 항복현상이 발생하는 것을 방지하기 위하여, 저농도 도핑된 소스영역이 고농도 도핑된 소스영역을 감싸는 구조로 되어야 한다. 따라서, 소스영역 및 드레인영역과 중첩되는 영역뿐만 아니라, 부유게이트 아래의 소스영역과 드레인영역 사이에 메모리 소자로서 동작할 수 있는 유효채널길이를 확보하여야 하므로, 비휘발성 메모리 소자의 집적도가 감소하는 문제점이 있다.
도 2는 고농도 도핑된 소스영역(320)과 부유게이트(340)가 중첩된 메모리 셀을 도시한 단면도이다. 참조부호 324는 소거동작을 위해 소스영역에 전압을 인가하였을 때 저농도 도핑된 소스영역(322)와 반도체 기판(300)의 접합영역에 형성되는 공핍영역을 도시한다. 이때, 부유게이트(340)에 축적된 전자들이 화살표가 표시된 소스영역으로 터널링된다. 따라서, 고농도 도핑된 소스영역(320)과 부유게이트(340)가 중첩된 메모리 셀은 소스영역에 낮은 전압을 인가하여 전자를 터널링할 수 있다. 만약, 고농도 도핑된 소스영역(320)이 부유게이트(340)와 중첩되지 않으면, 부유게이트(340)에 축적된 전자들이 공핍영역을 통과하여 고농도 도핑된 소스영역(320)으로 터널링된다. 따라서, 고농도 도핑된 소스영역(320)과 부유게이트(340)가 중첩되지 아니한 메모리 셀은 전자를 터널링하기 위하여 고농도 도핑된 소스영역(320)에 높은 전압을 인가하여야 한다. 따라서, 소거동작시의 인가전압을 낮추기 위하여 고농도로 도핑된 소스영역(320)과 부유게이트(340)는 중첩되는 것이 바람직하다. 따라서, 소스영역으로 F-N 터널링을 이용하여 소거동작을 하는 메모리 셀은 고농도 도핑된 소스영역과 드레인영역이 부유게이트와 중첩되어야 하므로 비휘발성 메모리소자의 집적도를 향상시키기가 어렵게 되는 문제점이 있다.
미국 특허번호 4,652,897에는 저농도 도핑된 소스영역(Lightly Doped Source)을 갖는 EPROM이 개시되어 있다. 도 3 및 도 4를 참조하여 미국 특허 4,652,897에 개시된 소자의 구조를 살펴본다. 도 3를 참조하면, 반도체 기판(300) 위에 제1 절연막(510), 부유게이트(340), 제2 절연막(350) 및 제어게이트(360)가 순차적으로 적층되어 있다. 그리고, 반도체 기판(300)의 표면에 드레인영역(310), 저농도 도핑된 소스영역(502) 및 고농도 도핑된 소스영역(500)이 형성되어 있다. 이때, 저농도 도핑된 소스영역의 불순물농도는 1×1016- 1×1017atoms/㎤이며, 그 길이(도 3의 w1)는 게이트방향으로 0.3 - 0.4㎛이다. 드레인영역(310) 및 저농도 도핑된 소스영역(502)이 부유게이트(340)와 각각 중첩되어 있다. 제 1 절연막(510)은 게이트 산화막이다. 도 4는 메모리 셀의 프로그램시 셀내의 전계강도(a1) 및 전위(b1)를 도시한 그래프이다. 도 4를 참조하면, 저항이 높은 저농도 도핑된 소스영역(502)에서 전계강도(a1)가 증가함을 알 수 있다. 따라서, 도 3에 개시된 메모리 셀은 저농도 도핑된 소스영역(502)에 발생한 핫캐리어들이 부유게이트(340)내로 주입됨으로써, 메모리 셀이 프로그램된다. 또한, 도 3에 개시된 메모리 셀은 전기적 소거가 불가능하고 자외선에 노광하여 부유게이트(340)내에 축적된 전자들을 소거(erase)한다.
도 5는 부유게이트(340)내에 축적된 전자들을 소스영역에서 전기적으로 소거할 수 있는 메모리 셀을 도시한 단면도이다. 도 5를 참조하면, 도 3의 제1 절연막을 대신하여 게이트산화막(512) 및 두께가 얇은 터널산화막(514)이 형성되어 있다. 따라서, 프로그램 동작은 도 3에 개시된 메모리 셀과 동일하나, 소거동작은 소스영역에서 전기적으로 이루어진다. 즉, 부유게이트(340)내에 축적된 전자들을 소거하기 위하여 고농도 도핑된 소스영역(500)에 높은 전압을 인가하면, 전자들이 터널산화막(514)을 터널링하여 소거된다.
하지만, 도 5에 개시된 메모리 셀은 고농도 도핑된 소스영역(500)과 부유게이트(340)가 중첩되어 있지 않다. 따라서, 부유게이트(340)내에 축적된 전자들을 터널링시키기 위하여, 저농도 도핑된 소스영역(502)의 저항 및 공핍영역을 고려한 상당히 높은 전압이 고농도 도핑된 소스영역(500)에 인가되어야 한다. 따라서, 이러한 메모리 셀은 사용상에 불편한 문제점이 있다. 또한, 소거동작시 저농도 도핑된 소스영역(502)에 높은 전계가 인가되므로, 저농도 도핑된 소스영역(502)에서 많은 핫캐리어가 발생하고 이로 인하여 터널산화막(514)과 저농도 도핑된 소스영역(502)사이에 트랩이 증가한다. 따라서, 메모리 셀의 저항이 증가하게 되고, 그 결과 메모리 셀의 특성이 변하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 부유게이트내에 축적된 전자들을 반도체 기판으로 전기적으로 소거시킴으로써 제1절연막내에 포획된 전자들에 의해 제1 절연막의 특성이 열화되는 것을 방지하고, 고농도 도핑된 소스영역의 깊이를 감소하여 메모리 셀의 집적도를 향상시킬 수 있는 비휘발성 메모리 소자를 제공하는데 그 목적이 있다.
본 발명은 상기와 같은 비휘발성 메모리 소자의 제조방법을 제공하는데 다른 목적이 있다.
도 1은 종래의 비휘발성 메모리 소자의 셀을 도시한 단면도이다.
도 2는 종래의 비휘발성 메모리 소자에서 소거 동작시 부유게이트에 축적된 전자가 소거되는 지점을 도시한 단면도이다.
도 3은 다른 종래의 비휘발성 메모리 소자를 도시한 단면도이다.
도 4는 도 3에 도시된 비휘발성 메모리 소자에서 메모리 셀의 프로그램시 셀내의 전계강도 및 전위를 도시한 그래프이다.
도 5는 또다른 종래의 비휘발성 메모리 소자를 도시한 단면도이다.
도 6은 본 발명에 의한 비휘발성 메모리 소자를 도시한 단면도이다.
도 7은 도 6에 도시된 비휘발성 메모리 소자에서 메모리 셀의 프로그램시 셀내의 전계강도 및 전위를 도시한 그래프이다.
도 8a 내지 도 8f는 도 6에 도시된 비휘발성 메모리 소자의 제조방법을 순차적으로 도시한 단면도들이다.
<도면의 주요부분에 대한 부호의 설명>
300:반도체 기판 310:드레인영역
320,500,600:고농도 도핑된 소스영역
322,502,602:저농도 도핑된 소스영역
330,700:제1 절연막 340:부유게이트
350:제2 절연막 360:제어게이트
상기 목적을 달성하기 위한 본 발명의 비휘발성 메모리 소자는, 제1 도전형의 반도체 기판과, 반도체 기판 위에 순차적으로 형성되어 있는 제1 절연막, 부유게이트, 제2 절연막 및 제어게이트와, 반도체 기판 표면에 형성되어 있고 부유게이트의 측벽과 이격되어 형성되어 있는 제2 도전형의 고농도 도핑된 소스영역과, 반도체 기판 표면에 형성되어 있고 고농도 도핑된 소스영역과 연결되어 있고 부유게이트와 중첩되어 있으며 불순물 농도가 고농도 도핑된 소스영역의 불순물농도보다 낮은 제2 도전형의 저농도 도핑된 소스영역과, 반도체 기판 표면에 형성되어 있고 부유게이트와 중첩되어 있고 고농도 도핑된 소스영역보다 더 깊게 형성되어 있으며 불순물 농도가 고농도 도핑된 소스영역과 같은 제2 도전형의 드레인영역을 구비한다.
이때, 제1 절연막은 터널산화막인 것이 바람직하며, 70-100Å의 두께를 갖는 것이 바람직하다. 또한, 저농도 도핑된 소스영역은 5×1017- 5×1018atoms/㎤의 불순물 농도를 갖는 것이 바람직하다. 또한, 저농도 도핑된 소스영역은 고농도 도핑된 소스영역의 모서리로부터 게이트방향으로 0.2㎛이하의 길이를 갖는 것이 바람직하다. 또한, 상기 비휘발성 메모리소자의 프로그램 동작은, 드레인영역과 제어게이트에 전압이 인가되면, 드레인영역의 공핍영역에 핫캐리어들이 발생하게 되고, 발생된 핫캐리어들의 일부가 드레인 영역과 부유게이트의 중첩 영역에서 부유게이트내로 주입되어 부유게이트내에 축적됨으로써 이루어지는 것이 바람직하다. 또한, 상기 비휘발성 메모리 소자의 소거 동작은, 반도체 기판에 전압이 인가되면, 프로그램동작에 의해 부유게이트내에 축적된 핫캐리어들이 부유게이트로부터 반도체 기판으로 터널링됨으로써 이루어지는 것이 바람직하다. 더욱 바람직하게는, 부유게이트내에 축적된 핫캐리어들은 부유게이트로부터 부유게이트와 중첩되는 드레인영역 및 채널이 형성되는 반도체 기판의 표면으로 터널링한다. 상기 비휘발성 메모리 소자는 플래쉬 메모리 소자인 것이 바람직하다.
상기 목적을 달성하기 위하여 반도체 기판상에 셀영역과 주변회로영역을 구비하는 비휘발성 메모리 소자는, 셀영역의 반도체 기판 위에 순차적으로 형성되어 있는 제1 절연막, 부유게이트, 제2 절연막 및 제어게이트와, 셀영역의 반도체 기판 표면에 형성되어 있고 부유게이트의 측벽과 이격되어 형성되어 있는 제2 도전형의 고농도 도핑된 소스영역과, 셀영역의 반도체 기판 표면에 형성되어 있고 고농도 도핑된 소스영역과 연결되어 있고 부유게이트와 중첩되어 있으며 불순물농도가 고농도 도핑된 소스영역의 불순물농도보다 낮은 제2 도전형의 저농도 도핑된 소스영역과, 셀영역의 반도체 기판 표면에 형성되어 있고 부유게이트와 중첩되어 있으며 불순물농도가 고농도 도핑된 소스영역과 같은 제2 도전형의 드레인영역과, 주변회로영역에 형성되어 있고 저농도 도핑된 드레인 구조를 갖는 모스트랜지스터를 구비한다. 이때, 셀영역의 저농도 도핑된 소스영역의 불순물농도는 주변회로영역의 모스트랜지스터의 저농도 도핑된 드레인 영역의 불순물농도보다 높은 것이 바람직하다. 또한, 셀영역의 드레인 영역의 깊이는 주변회로영역의 모스트랜지스터의 드레인영역과 소스영역의 깊이 및 셀영역의 고농도 도핑된 소스영역의 깊이보다 더 깊은 것이 바람직하다.
상기 본 발명의 다른 목적을 달성하기 위한 비휘발성 메모리 소자의 제조방법은, 반도체 기판상의 셀영역에 제1 절연막, 부유게이트, 제2 절연막 및 제어게이트가 적층된 적층게이트를 형성하는 단계와, 불순물을 이온주입한 후 확산하여 적층게이트의 일부와 중첩되는 드레인 영역을 형성하는 단계와, 드레인영역의 불순물농도보다 저농도로 불순물을 이온주입하여 적층게이트의 일부와 중첩되는 저농도 도핑된 소스영역을 형성하는 단계와, 적층게이트의 측면에 스페이서를 형성하는 단계와, 드레인영역 위에 감광막패턴을 형성하는 단계와, 적층게이트, 스페이서 및 감광막패턴을 마스크로 하여 저농도 도핑된 소스영역에 이온주입하여 저농도 도핑된 소스영역과 연결되고 적층게이트와는 중첩되지 않으며 드레인 영역보다 낮은 깊이를 갖는 고농도 도핑된 소스영역을 형성하는 단계를 구비한다.
이때, 드레인영역을 형성하는 단계는 2×1015- 6×1015ions/㎠ 의 농도로 이온주입하는 것이 바람직하다. 더욱 바람직하게는 6×1015ions/㎠ 의 농도로 이온주입한다. 또한, 저농도 도핑된 소스영역을 형성하는 단계는, 감광막 패턴을 형성하는 단계와, 감광막 패턴을 마스크로 하여 불순물을 이온주입하는 단계와, 감광막패턴을 제거한 후 반도체 기판의 전면에 불순물을 이온주입하는 단계로 이루어지는 것이 바람직하다. 이때, 감광막 패턴을 마스크로 하여 불순물을 이온주입하는 단계는 3×1013- 6×1013ions/㎠ 의 농도로 이온주입하며, 반도체 기판의 전면에 불순물을 이온주입하는 단계는 1×1013- 3×1013ions/㎠ 의 농도로 이온주입하는 것이 바람직하다. 더욱 바람직하게는 2×1013ions/㎠ 의 농도로 이온주입한다. 또한, 반도체 기판의 전면에 불순물을 이온주입하는 단계와 동시에 반도체 기판상의 주변회로영역에 모스트랜지스터의 저농도 도핑된 드레인영역을 형성하는 것이 바람직하다. 또한, 고농도 도핑된 소스영역을 형성하는 단계는 2×1015- 6×1015ions/㎠ 의 농도로 이온주입하는 것이 바람직하다. 더욱 바람직하게는 6×1015ions/㎠ 의 농도로 이온주입한다. 또한, 저농도 도핑된 소스영역을 형성하는 단계와 동시에 반도체 기판상의 주변회로영역에 모스트랜지스터의 저농도 도핑된 드레인영역을 형성하는 것이 바람직하다. 또한, 고농도 도핑된 소스영역을 형성하는 단계와 동시에 반도체 기판상의 주변회로영역에 모스트랜지스터의 고농도 도핑된 드레인영역을 형성하는 것이 바람직하다. 또한, 반도체 기판상의 주변회로영역에 있는 모스트랜지스터의 저농도 도핑된 드레인영역은 셀영역의 저농도 도핑된 소스영역보다 불순물농도를 낮게 형성하는 것이 바람직하다. 또한, 셀영역의 드레인영역은 셀영역의 고농도 도핑된 소스영역 및 반도체 기판상의 주변회로영역의 고농도 도핑된 드레인영역보다 더 깊게 형성하는 것이 바람직하다. 또한, 상기 비휘발성 메모리 소자는 플래쉬 메모리 소자인 것이 바람직하다.
본 발명에 의해 고농도 도핑된 소스영역의 깊이를 감소시키고 부유게이트와 고농도로 도핑된 소스영역이 중첩되지 않게 함으로써, 메모리 셀의 집적도를 향상시킬 수 있다. 그리고, 메모리 셀의 소거동작시 부유게이트내에 축적된 전자들을 반도체 기판으로 터널링시킴으로써, 저농도 도핑된 소스영역과 부유게이트사이에 형성되는 제1 절연막내에 전자들이 포획되는 것을 감소시킬 수 있으며 그 결과 메모리 소자의 동작특성을 안정적으로 얻을 수 있다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명한다. 하지만, 본발명은 상술하는 실시예에 한정되는 것은 아니며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것으로서, 본 발명의 기술사상 및 범위내에서 당 분야의 통상의 지식을 가진 자에 의하여 각종 변형 및 개량이 가능함은 명백하다. 또한, 도면에서 층이나 영역들의 두께는 설명을 명확하게 하기 위하여 과장된 것이다. 도면에서 동일한 참조부호는 동일한 구성요소를 나타낸다. 또한 어떤 층이 다른 층 또는 기판의 "상부"에 있다고 기재된 경우, 상기 어떤 층이 상기 다른 층 또는 기판의 상부에 직접 접촉하면서 존재할 수도 있고, 그 사이에 다른 제3의 층이 개재될 수도 있다.
비휘발성 메모리 소자의 실시예
도 6은 본 발명에 의한 비휘발성 메모리 소자를 도시한 단면도이다. 이하, 도 6을 참조하여 본 발명에 의한 비휘발성 메모리 소자의 구성을 살펴본다. p형의 반도체 기판(300)상에 제1 절연막(700), 부유게이트(340), 제2 절연막(350) 및 제어게이트(360)가 순차적으로 형성되어 있다. 그리고, 드레인영역(310), 저농도 도핑된 소스영역(602) 및 고농도 도핑된 소스영역(600)이 반도체 기판(300)의 표면에 형성되어 있다. 제1 절연막(700)은 캐리어가 터널링할 수 있는 터널산화막인 것이 바람직하며, 70-100Å의 두께를 갖는 것이 바람직하다. 제2 절연막은 ONO(산화막/질화막/산화막)구조인 것이 바람직하다. 저농도 도핑된 소스영역(602)은 5×1017- 5×1018atoms/㎤ 의 불순물농도를 갖는 것이 바람직하며, 도 6에서 w2으로 표시된 저농도 도핑된 소스영역의 길이는 게이트방향으로 0.2㎛이하인 것이 바람직하다. 따라서, 본 발명의 저농도 도핑된 소스영역(602)의 길이(도 6의 w2)는 종래의 저농도 도핑된 소스영역의 길이(도3의 w1)보다 짧고, 본 발명의 저농도 도핑된 소스영역(602)의 불순물 농도는 종래의 저농도 도핑된 소스영역(502)의 불순물 농도보다 높다. 또한, 종래에 비해 저농도 도핑된 소스영역(602)의 길이가 짧고 불순물농도가 높기 때문에, 저농도 도핑된 소스영역(602)과 고농도 도핑된 소스영역(600)사이의 저항변화 및 전위변화가 고농도 도핑된 소스영역만으로 형성된 메모리 셀의 경우와 비슷하다.
고농도 도핑된 소스영역(600)은 저농도 도핑된 소스영역(602)보다 불순물농도가 높아야 하며, 드레인영역(310)은 고농도 도핑된 소스영역(600)과 같은 불순물 농도를 갖는 것이 바람직하다. 고농도 도핑된 소스영역(600)은 부유게이트(340)의 측벽과 이격되어 형성되어 있다. 하지만, 저농도 도핑된 소스영역(602)은 고농도 도핑된 소스영역(600)에 연결되어 있으며, 저농도 도핑된 소스영역(602)의 일부가 부유게이트(340)와 중첩되어 있다. 그리고, 드레인영역(310)의 일부도 부유게이트(340)와 중첩되어 있다. 고농도 도핑된 소스영역(600)의 깊이(도 6의 d2)는 드레인영역(310)의 깊이(도 6의 d1)보다 얕게 형성되어 있다. 고농도 도핑된 소스영역(600)을 얕게 형성함으로써, 측면확산을 감소시킬수 있다. 따라서, 본 발명에 의한 메모리 셀은 메모리 셀의 동작에는 영향을 미치지 않으면서 소스영역이 차지하는 면적을 감소시킴으로써, 메모리 셀의 집적도를 향상할 수 있다. 본 발명에 의한 비휘발성 메모리 소자는 플래쉬 메모리 소자인 것이 바람직하다.
다음, 본 발명에 의한 비휘발성 메모리 셀의 동작을 살펴본다. 메모리 셀을 프로그램하기 위하여, 드레인 영역(310)과 연결된 비트라인에 6-7 Volt를, 제어게이트(360)와 연결된 워드라인에 10-12 Volt를, 고농도 도핑된 소스영역(600) 및 반도체 기판(300)에 0 Volt를 각각 인가한다. 그 결과, 부유게이트(340) 아래의 반도체 기판(300)의 표면에 채널이 형성되고, 형성된 채널을 통하여 드레인영역(310)에서 고농도 도핑된 소스영역(600)으로 전류가 흐른다. 이때, 드레인영역(310)의 공핍영역에서 높은 에너지를 갖는 핫전자가 발생한다. 발생한 핫전자중 일부가 드레인영역(310)과 부유게이트(340)의 중첩영역에서 제1 절연막(700)을 통과하여 부유게이트(340) 내로 주입된다. 부유게이트(340)내로 주입된 핫전자들은 부유게이트(340)내에 축적됨으로써, 메모리 셀의 문턱전압이 증가하여 메모리 셀이 프로그램된다. 도 7은 본 발명에 의한 비휘발성 메모리 소자에 프로그램하기 위하여 전압이 인가되었을 때의 전위(a2) 및 전계강도(b2)를 각각 도시한다. 도 7을 참조하면, 드레인영역(310)의 공핍영역에 높은 전계가 형성됨을 알 수 있다. 도 7에 도시된 그래프와 도 4에 도시된 종래의 메모리 소자에 관한 그래프를 비교하면, 종래의 메모리 소자는 소스영역에 높은 전계가 형성되는데 반해, 본 발명에 의한 메모리 셀은 드레인영역에 높은 전계가 형성된다. 이는 저농도 도핑된 소스영역(602)이 종래의 메모리 셀에서의 저농도 도핑된 소스영역(도 3의 502참조)보다 고농도로 도핑되어 있고 그 길이도 짧아서, 저농도 도핑된 소스영역(602)의 저항이 종래의 경우보다 감소했기 때문이다. 또한, 저농도 도핑된 소스영역(602)의 저항과 고농도 도핑된 소스영역(600)의 저항의 차이가 종래의 경우보다 작기 때문에, 저농도 도핑된 소스영역(602) 및 고농도 도핑된 소스영역(600)에서의 전위가 급격하게 변하지 않는다. 따라서, 저농도 도핑된 소스영역(602) 및 고농도 도핑된 소스영역(600)에서의 핫캐리어 발생이 감소되어, 접합의 누설전류가 감소한다. 그 결과, 본 발명에 의한 비휘발성 메모리 소자는 메모리 소자의 특성이 열화되는 것을 방지할 수 있다.
비휘발성 메모리 셀의 부유게이트(340) 내에 축적된 전자들을 소거(erase)하기 위하여, 반도체 기판(300)에 양전압을 인가하고 제어게이트(360)에 음이나 영의 전압을 인가한다. 따라서, 부유게이트(340)내에 축적된 전자들은 제1 절연막(700)을 F-N 터널링하여 반도체 기판(300)으로 소거된다. 이러한 소거동작은 종래의 저농도 도핑된 소스영역(도 3의 502 참조)을 갖는 메모리 셀에서의 소거동작과는 비교된다. 즉, 본 발명에 의한 메모리 셀의 소거동작은 전자들이 반도체 기판(300)으로 터널링되므로, 고농도 도핑된 소스영역(600)이 부유게이트(340)와 중첩되지 않아도 된다. 따라서, 종래(도 1의 참조부호 320참고)의 비휘발성 메모리 소자와 달리, 본 발명은 부유게이트(340) 아래의 반도체 기판(300)의 표면에 고농도 도핑된 소스영역(600)이 형성되지 않으므로, 부유게이트(340)의 길이를 감소할 수 있다. 그 결과, 메모리 셀의 집적도를 향상시킬 수 있다. 또한, 전자들이 고농도 도핑된 소스영역(600)으로 터널링되지 않으므로, 저농도 도핑된 소스영역(602)과 부유게이트(340)의 사이에 형성되어 있는 제1 절연막(700)내에 전자들이 포획되는 현상이 감소한다. 또한, 프로그램 동작시에 드레인영역(310)과 부유게이트(340)사이의 제1 절연막(700)내에 포획된 전자들이 소거동작시에 형성되는 전계에 의해 제1 절연막(700)으로부터 빠져나오는 효과를 얻을 수 있다. 본 발명에 의한 비휘발성 메모리 셀은 부유게이트(340) 내에 축적된 전자들을 반도체 기판(300)으로 소거함으로써, 종래의 소스영역으로 전자들을 소거하는 메모리 셀보다 메모리 셀의 동작을 안정적으로 구현할 수 있게 된다. 또한, 저농도 도핑된 소스영역(602) 및 고농도 도핑된 소스영역(600)을 드레인영역(310)의 깊이보다 얕게 형성함으로써, 저농도 도핑된 소스영역(602) 및 고농도 도핑된 소스영역(600)의 면적을 축소하여 메모리 셀의 집적도를 향상시킬 수 있다.
비휘발성 메모리 셀의 제조방법의 일실시예
도 8a를 참조하면, 반도체 기판(900)상에 국부산화공정(Local Oxidation of Silicon)등을 이용하여 소자분리영역(910)을 형성한다. 소자분리영역(910)이 형성된 반도체 기판(900)의 전면에 제1 절연막(912)을 형성한다. 이때, 제1 절연막(912)은 전자가 터널링할 수 있는 터널산화막인 것이 바람직하며, 70-100Å의 두께로 형성하는 것이 바람직하다. 제1 절연막(912)이 형성된 반도체 기판(900)상에 다결정실리콘을 증착한 후 불순물, 예컨대 POCl3를 도핑하고 패터닝하여 부유게이트막(920)를 형성한다. 다음, 부유게이트막(920)위에 ONO(산화막/질화막/산화막)구조를 갖는 제2 절연막(922)을 형성한다. 제2 절연막(922)은 140-200Å의 두께를 갖는 것이 바람직하다. 이때, 부유게이트(920) 및 제2 절연막(922)은 메모리 셀 영역(도 9의 a영역)에 형성하고, 주변회로영역(도 9a의 b영역)에는 형성하지 않는다. 다음, 주변회로영역에 게이트절연막(924)을 형성한다.
도 8b를 참조하면, 주변회로영역에 게이트절연막(924)이 형성된 반도체 기판(900)의 전면에 다결정실리콘을 증착한 후 불순물, 예컨대 POCl3를 도핑하여 제어게이트막(930)을 형성한다. 다음, 제어게이트막(930)의 저항을 감소시키기 위하여, 제어게이트막(930)위에 텅스텐실리사이드, 티타늄실리사이드 또는 탄탈늄실리사이드 등의 실리사이드(미도시)를 형성하는 것이 바람직하다. 다음, 제어게이트막(930) 및 실리사이드를 이온주입등의 후속공정으로부터 보호하는 보호막(932)을 형성하는 것이 바람직하다. 보호막(932)은 산화막, 질화막 또는 산화막과 질화막의 적층구조등으로 형성되며, 약 2000Å의 두께로 형성하는 것이 바람직하다.
도 8c를 참조하면, 부유게이트막(920), 제2 절연막(922), 제어게이트막(930) 및 보호막(932)를 패터닝하여, 메모리셀영역(a)에는 부유게이트(920'), 제2 절연막 패턴(922'), 제어게이트(930') 및 보호막 패턴(932')으로 이루어지는 적층게이트 구조를 형성한다. 또한, 주변회로영역(b)에는 제어게이트(930') 및 보호막 패턴(932')으로 이루어지는 모스트랜지스터용 게이트를 형성한다.
도 8d를 참조하면, 메모리 셀영역(a)의 드레인영역(950)을 한정하여 n형의 불순물, 예컨대 비소(As) 또는 인(P)을 이온주입한다. 이때, 불순물의 이온주입농도는 2×1015- 6×1015ions/㎠ 인 것이 바람직하다. 불순물을 이온주입한 후 100-300Å 두께의 산화막(미도시)을 반도체 기판(900)의 전면에 성장시킨 후, 열처리 공정을 실시하여 주입된 불순물을 확산한다.
도 8e를 참조하면, 메모리 셀의 소스영역을 한정하여 n형의 불순물을 이온주입한다. 이때, 불순물의 이온주입농도는 3×1013- 6×1013ions/㎠ 인 것이 바람직하다. 다음, 반도체 기판(900)의 전면에 n형의 불순물을 1×1013- 3×1013ions/㎠의 농도로 이온주입하여, 주변회로영역(b)에 저농도 도핑된 소스 및 드레인영역(962)을 형성하고, 메모리 셀영역(a)에 형성된 저농도 도핑된 소스영역(960)의 불순물농도를 증가시킨다. 따라서, 메모리 셀영역에 형성된 저농도 도핑된 소스영역(960)의 불순물농도는 주변회로영역에 형성된 모스트랜지스터의 저농도 도핑된 소스 및 드레인영역(962)의 불순물농도보다 높다.
도 8f를 참조하면, 반도체 기판(900)의 전면에 산화막 또는 질화막을 1000-1500Å 증착한 후, 건식식각하여 스페이서(970)을 형성한다. 다음, 메모리 셀영역에 있는 드레인영역(950)을 감광막으로 도포한 후, 보호막(932'), 스페이서(970) 및 감광막을 마스크로 하여 n형의 불순물을 6×1015ions/㎠의 농도로 이온주입한다. 그 결과, 메모리 셀영역에 고농도 도핑된 소스영역(972)을 형성하고, 주변회로영역에 고농도 도핑된 소스 및 드레인영역(974)을 형성한다. 이때, 메모리 셀영역의 고농도 도핑된 소스영역(972) 및 주변회로영역의 고농도 도핑된 소스 및 드레인영역(974)은 메모리 셀영역의 드레인영역(950)보다 얕게 형성하는 것이 바람하다.
이상에서 살펴본 바와 같이 본 발명의 제조방법에 의해 형성된 비휘발성 메모리 소자는 고농도 도핑된 소스영역의 깊이를 감소시키고 부유게이트와 고농도 도핑된 소스영역이 중첩되지 않게 함으로써, 메모리 셀의 집적도를 향상시킬 수 있다. 그리고, 메모리 셀의 소거동작시 부유게이트내에 축적된 전자들을 반도체 기판으로 터널링시킴으로써, 저농도로 도핑된 소스영역과 부유게이트사이에 형성되는 제1 절연막에 전자들이 포획되는 것을 감소시킴으로써 소자의 동작특성을 안정적으로 얻을 수 있다.

Claims (18)

  1. 제1 도전형의 반도체 기판;
    상기 반도체 기판 위에 순차적으로 형성되어 있는 제1 절연막, 부유게이트, 제2 절연막 및 제어게이트;
    상기 반도체 기판 표면에 형성되어 있고, 상기 부유게이트의 측벽과 이격되어 형성되어 있는 제2 도전형의 고농도 도핑된 소스영역;
    상기 반도체 기판 표면에 형성되어 있고, 상기 고농도 도핑된 소스영역과 연결되고 상기 부유게이트와 중첩되어 있고, 불순물 농도가 상기 고농도 도핑된 소스영역의 불순물농도보다 낮은 제2 도전형의 저농도 도핑된 소스영역; 및
    상기 반도체 기판 표면에 형성되어 있고, 상기 부유게이트와 중첩되어 있고 상기 고농도 도핑된 소스영역보다 더 깊게 형성되어 있고, 불순물 농도가 상기 고농도 도핑된 소스영역과 같은 제2 도전형의 드레인영역을 구비하는 것을 특징으로 하는 비휘발성 메모리 소자.
  2. 제1항에 있어서, 상기 저농도 도핑된 소스영역은 5×1017- 5×1018atoms/㎤의 불순물 농도를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  3. 제1항에 있어서, 상기 저농도 도핑된 소스영역은 상기 고농도 도핑된 소스영역의 모서리로부터 부유게이트 방향으로 0.2㎛이하의 길이를 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  4. 제1항에 있어서, 상기 비휘발성 메모리소자의 프로그램 동작은, 상기 드레인영역과 상기 제어게이트에 전압이 인가되면, 드레인영역의 공핍영역에 핫캐리어들이 발생하게 되고, 발생된 상기 핫캐리어들의 일부가 상기 드레인 영역과 상기 부유게이트의 중첩 영역에서 상기 부유게이트내로 주입되어 상기 부유게이트내에 축적됨으로써 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  5. 제4항에 있어서, 상기 비휘발성 메모리 소자의 소거 동작은, 상기 반도체 기판에 전압이 인가되면, 상기 프로그램동작에 의해 상기 부유게이트내에 축적된 상기 핫캐리어들이 상기 부유게이트로부터 상기 반도체 기판으로 터널링됨으로써 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  6. 제5항에 있어서, 상기 부유게이트내에 축적된 상기 핫캐리어들은 상기 부유게이트로부터 상기 부유게이트와 중첩되는 상기 드레인영역 및 채널이 형성되는 반도체 기판의 표면으로 터널링하는 것을 특징으로 하는 비휘발성 메모리 소자.
  7. 제1 도전형의 반도체 기판상에 셀영역과 주변회로영역을 구비하는 비휘발성 메모리 소자에 있어서,
    상기 셀영역의 상기 반도체 기판 위에 순차적으로 형성되어 있는 제1 절연막, 부유게이트, 제2 절연막 및 제어게이트;
    상기 셀영역의 반도체 기판 표면에 형성되어 있고, 상기 부유게이트의 측벽으로부터 이격되어 형성되어 있는 제2 도전형의 고농도 도핑된 소스영역;
    상기 셀영역의 반도체 기판 표면에 형성되어 있고, 상기 고농도 도핑된 소스영역과 연결되어 있고 상기 부유게이트와 중첩되어 있고, 불순물농도가 상기 고농도 도핑된 소스영역의 불순물농도보다 낮은 제2 도전형의 저농도 도핑된 소스영역;
    상기 셀영역의 반도체 기판 표면에 형성되어 있고, 상기 부유게이트와 중첩되어 있고, 불순물농도가 상기 고농도 도핑된 소스영역과 같은 제2 도전형의 드레인영역; 및
    상기 주변회로영역에 형성되어 있고, 저농도 도핑된 드레인 구조를 갖는 모스트랜지스터를 구비하고,
    상기 셀영역의 상기 저농도 도핑된 소스영역의 불순물농도는 상기 모스트랜지스터의 저농도 도핑된 드레인 영역의 불순물농도보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
  8. 제7항에 있어서, 상기 셀영역의 드레인 영역의 깊이는 상기 셀영역의 고농도 도핑된 소스영역의 깊이보다 더 깊은 것을 특징으로 하는 비휘발성 메모리 소자.
  9. 셀영역과 주변회로영역을 구비하는 반도체 기판상의 상기 셀영역에 제1 절연막, 부유게이트, 제2 절연막 및 제어게이트가 적층된 적층게이트를 형성하는 단계;
    불순물을 이온주입한 후 확산하여 상기 적층게이트의 일부와 중첩되는 드레인 영역을 형성하는 단계;
    상기 드레인영역의 불순물농도보다 저농도로 불순물을 이온주입하여 상기 적층게이트의 일부와 중첩되는 저농도 도핑된 소스영역을 형성하는 단계;
    상기 적층게이트의 측면에 스페이서를 형성하는 단계;
    상기 드레인영역 위에 감광막패턴을 형성하는 단계; 및
    상기 적층게이트, 상기 스페이서 및 상기 감광막패턴을 마스크로 하여 상기 저농도 도핑된 소스영역에 이온주입하여 상기 저농도 도핑된 소스영역과 연결되고, 상기 적층게이트와는 중첩되지 않으며, 상기 드레인 영역보다 낮은 깊이를 갖는 고농도 도핑된 소스영역을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  10. 제9항에 있어서, 상기 드레인영역을 형성하는 단계는 2×1015- 6×1015ions/㎠ 의 농도로 이온주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  11. 제9항에 있어서, 상기 저농도 도핑된 소스영역을 형성하는 단계는, 상기 셀영역의 소스영역을 노출시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴을 마스크로 하여 불순물을 이온주입하는 단계와, 상기 감광막패턴을 제거한 후 상기 반도체 기판의 전면에 불순물을 이온주입하는 단계로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  12. 제11항에 있어서, 상기 감광막 패턴을 마스크로 하여 불순물을 이온주입하는 단계는 3×1013- 6×1013ions/㎠ 의 농도로 이온주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  13. 제11항에 있어서, 상기 반도체 기판의 전면에 불순물을 이온주입하는 단계는 1×1013- 3×1013ions/㎠ 의 농도로 이온주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  14. 제11항에 있어서, 상기 반도체 기판의 전면에 불순물을 이온주입하는 단계는 상기 셀영역에 저농도로 도핑된 소스영역을 형성함과 동시에 상기 반도체 기판상의 상기 주변회로영역에 모스트랜지스터의 저농도 도핑된 소오스 및 드레인영역을 형성하는 단계인 것을 특징으로하는 비휘발성 메모리 소자의 제조방법.
  15. 제14항에 있어서, 상기 반도체 기판상의 상기 주변회로영역에 있는 모스트랜지스터의 저농도 도핑된 소오스 및 드레인영역은 상기 셀영역의 저농도 도핑된 소스영역보다 불순물농도를 낮게 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  16. 제9항에 있어서, 상기 고농도 도핑된 소스영역을 형성하는 단계는 2×1015- 6×1015ions/㎠의 농도로 이온주입하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  17. 제9항에 있어서, 상기 고농도 도핑된 소스영역을 형성하는 단계와 동시에 상기 반도체 기판상의 상기 주변회로영역에 모스트랜지스터의 고농도 도핑된 소오스 및 드레인영역을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
  18. 제9항에 있어서, 상기 셀영역의 드레인영역은 상기 셀영역의 고농도 도핑된 소스영역 및 상기 반도체 기판상의 상기 주변회로영역의 고농도 도핑된 드레인영역보다 더 깊게 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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