JP4634864B2 - 半導体記憶装置およびその製造方法 - Google Patents
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Description
S. Saito et al., Extended Abstracts of the 2002 International Conference on Solid State Devices and Materials, pp. 704-705, 2002 A. Kaneko et al., Extended Abstracts of the 2003 International Conference on Solid State Devices and Materials, pp. 56-57, 2003
前記半導体基板の表面の上方から見たときに、前記フローティングゲートと前記ドレイン層との重複領域は、前記フローティングゲートと前記ソース層との重複領域よりも狭い。
複数の前記メモリセルがチャネル長方向に隣接し、前記ドレイン電極側に隣接する前記メモリセル間の間隔は、前記ソース電極側に隣接する前記メモリセル間の間隔よりも狭く、前記ドレイン電極は、前記緩衝膜を貫通して前記ドレイン層に電気的に接続している。
半導体基板上に第1のゲート絶縁膜、フローティングゲート材料、第2のゲート絶縁膜およびコントロールゲート材料を順に積層し、
前記ソースおよび前記ドレインの各領域上の前記第1のゲート絶縁膜、前記フローティングゲート材料、前記第2のゲート絶縁膜および前記コントロールゲート材料をエッチングして前記フローティングゲート電極および前記コントロールゲート電極を形成し、
前記半導体基板上に、シリコン酸化膜よりも誘電率の高い絶縁材料からなり、固定電荷を有する緩衝膜を堆積し、
前記ドレインの領域上に前記緩衝膜を残存させたまま、前記ソースの領域上の前記緩衝膜をエッチングし、
前記ソースおよび前記ドレインの各領域に不純物を導入することを具備する。
半導体基板上に第1のゲート絶縁膜、フローティングゲート材料、第2のゲート絶縁膜およびコントロールゲート材料を順に積層し、
前記ソースおよび前記ドレインの各領域上の前記第1のゲート絶縁膜、前記フローティングゲート材料、前記第2のゲート絶縁膜および前記コントロールゲート材料をエッチングすることによって、前記第1のゲート絶縁膜、前記フローティングゲート電極、前記第2のゲート絶縁膜および前記コントロールゲート電極からなる積層体が、前記ソース領域を挟んで隣接する該積層体間の間隔よりも前記ドレイン領域を挟んで隣接する該積層体間の間隔のほうが狭くなるように形成され、
隣り合う前記積層体間に、シリコン酸化膜よりも誘電率の高い絶縁材料からなり、固定電荷を有する緩衝膜を堆積し、
前記緩衝膜とエッチングレートが異なるマスク用絶縁膜を堆積することによって、前記積層体間のうち前記ソース領域の前記積層体間を該マスク用絶縁膜で充填することなく、前記ドレイン領域の前記積層体間を該マスク用絶縁膜で充填し、
前記マスク用絶縁膜を異方的にエッチングすることによって、前記ドレイン領域上の前記緩衝膜を前記マスク用絶縁膜で被覆したまま、前記ソース領域上の前記緩衝膜を露出させ、
前記マスク用絶縁膜をマスクとして用いて、前記ドレイン領域上に前記緩衝膜を残存させたまま、前記ソース領域上の前記緩衝膜を自己整合的にエッチングし、
前記ソース領域および前記ドレイン領域に不純物を導入することを具備する。
図1は、本発明に係る第1の実施形態に従った半導体記憶装置100の断面図である。半導体記憶装置100は、例えば、NOR型フラッシュメモリ等のNOR型不揮発性半導体記憶装置である。
図11は、本発明に係る第2の実施形態に従った半導体記憶装置200の断面図である。第2の実施形態では、チャネル長方向に隣接するメモリセルMCのうち、ドレイン電極D側に隣接するメモリセル間の間隔LGDが、ソース電極S側に隣接するメモリセル間の間隔LGSよりも狭い。即ち、LGD<LGSである。これに伴い、メモリセルMCのチャネル長方向の断面において、ドレイン電極Dの幅は、ソース電極Sの幅よりも狭い。LGD<LGSであることにより、半導体記憶装置200の製造工程において、ドレイン層60上に緩衝膜80を残存させたまま、ソース層50上の緩衝膜81(図15および図16参照)を自己整合的に除去することができる。従って、半導体記憶装置200は、比較的製造工程が短く、製造コストが低廉である。
LGD/2<T21<LGS/2 (式1)
さらに、側壁絶縁膜40の膜厚T40を考慮した場合、膜厚T21は、式2の関係を満たす膜厚にする。
((LGD/2)−T40)<T21<((LGS/2)−T40) (式2)
これにより、絶縁膜21は、ソース領域における積層体間を充填せずに、ドレイン領域における積層体間を充填することができる。絶縁膜21の膜厚は、絶縁膜21の堆積時間または堆積時のガス流量を変更することによって簡単に変更することができる。
第3の実施形態は、緩衝膜80がシリコン酸化膜よりも誘電率の高い高誘電体絶縁膜からなる。第3の実施形態の他の構成は、第1の実施形態または第2の実施形態のいずれかの構成と同様でよい。
MC…メモリセル
S…ソース電極
D…ドレイン電極
FG…フローティングゲート
CG…コントロールゲート
10…半導体基板
20…第1のゲート絶縁膜
30…第2のゲート絶縁膜
40…側壁絶縁膜
50…ソース層
60…ドレイン層
70〜72…層間絶縁膜
80…緩衝膜
Claims (13)
- 半導体基板と、
前記半導体基板上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲート上に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に設けられたコントロールゲートと、
前記フローティングゲートの下にあるチャネル領域を挟むように前記半導体基板に形成されたソース層およびドレイン層と、
前記ソース層に電気的に接続されたソース電極と、
前記ドレイン層上に設けられ、前記ソース層上には設けられておらず、シリコン酸化膜よりも誘電率の高い絶縁材料からなり、固定電荷を有する緩衝膜と、
前記緩衝膜を貫通して前記ドレイン層に電気的に接続されたドレイン電極とを含むメモリセルを備え、
前記半導体基板の表面の上方から見たときに、前記フローティングゲートと前記ドレイン層との重複領域は、前記フローティングゲートと前記ソース層との重複領域よりも狭いことを特徴とする半導体記憶装置。 - 前記メモリセルは、前記フローティングゲートおよび前記コントロールゲートのそれぞれの側壁を被覆する側壁絶縁膜をさらに備え、
前記緩衝膜は、エッチングレートについて前記側壁絶縁膜と異なる絶縁材料からなることを特徴とする請求項1に記載の半導体記憶装置。 - 前記半導体記憶装置は、NOR型フラッシュメモリであることを特徴とする請求項1に記載の半導体記憶装置。
- 半導体基板上に設けられた第1のゲート絶縁膜と、
前記第1のゲート絶縁膜上に設けられたフローティングゲートと、
前記フローティングゲート上に設けられた第2のゲート絶縁膜と、
前記第2のゲート絶縁膜上に設けられたコントロールゲートと、
前記フローティングゲートの下にあるチャネル領域を挟むように前記半導体基板に形成されたソース層およびドレイン層と、
前記ドレイン層上に設けられ、前記ソース層上には設けられておらず、シリコン酸化膜よりも誘電率の高い絶縁材料からなり、固定電荷を有する緩衝膜と、
前記ソース層に電気的に接続されたソース電極と、
前記ドレイン層に電気的に接続されたドレイン電極と、を含むメモリセルを備え、
複数の前記メモリセルがチャネル長方向に隣接し、前記ドレイン電極側に隣接する前記メモリセル間の間隔は、前記ソース電極側に隣接する前記メモリセル間の間隔よりも狭く、
前記ドレイン電極は、前記緩衝膜を貫通して前記ドレイン層に電気的に接続していることを特徴とする半導体記憶装置。 - 前記半導体記憶装置は、NOR型フラッシュメモリであることを特徴とする請求項4に記載の半導体記憶装置。
- コントロールゲート電極の制御を受けてソースとドレインとの間のチャネル領域から電荷をフローティングゲート電極に蓄積またはフローティングゲート電極から放出するメモリセルを備え、複数の前記メモリセルが前記ソースまたは前記ドレインを挟んでチャネル長方向に隣接した半導体記憶装置の製造方法であって、
半導体基板上に第1のゲート絶縁膜、フローティングゲート材料、第2のゲート絶縁膜およびコントロールゲート材料を順に積層し、
前記ソースおよび前記ドレインの各領域上の前記第1のゲート絶縁膜、前記フローティングゲート材料、前記第2のゲート絶縁膜および前記コントロールゲート材料をエッチングして前記フローティングゲート電極および前記コントロールゲート電極を形成し、
前記半導体基板上に、シリコン酸化膜よりも誘電率の高い絶縁材料からなり、固定電荷を有する緩衝膜を堆積し、
前記ドレインの領域上に前記緩衝膜を残存させたまま、前記ソースの領域上の前記緩衝膜をエッチングし、
前記ソースおよび前記ドレインの各領域に不純物を導入することを具備する半導体記憶装置の製造方法。 - 前記フローティングゲート電極および前記コントロールゲート電極の形成後、前記フローティングゲートおよび前記コントロールゲートのそれぞれの側壁を被覆する側壁絶縁膜を形成することを具備し、
前記緩衝膜は、エッチングレートについて前記側壁絶縁膜と異なる絶縁材料からなることを特徴とする請求項6に記載の半導体記憶装置の製造方法。 - 前記半導体記憶装置は、NOR型フラッシュメモリであることを特徴とする請求項7に記載の半導体記憶装置の製造方法。
- コントロールゲート電極の制御を受けてソース領域とドレイン領域との間のチャネル領域から電荷をフローティングゲート電極に蓄積またはフローティングゲート電極から放出するメモリセルを備え、複数の前記メモリセルが前記ソース領域または前記ドレイン領域を挟んでチャネル長方向に隣接した半導体記憶装置の製造方法であって、
半導体基板上に第1のゲート絶縁膜、フローティングゲート材料、第2のゲート絶縁膜およびコントロールゲート材料を順に積層し、
前記ソースおよび前記ドレインの各領域上の前記第1のゲート絶縁膜、前記フローティングゲート材料、前記第2のゲート絶縁膜および前記コントロールゲート材料をエッチングすることによって、前記第1のゲート絶縁膜、前記フローティングゲート電極、前記第2のゲート絶縁膜および前記コントロールゲート電極からなる積層体が、前記ソース領域を挟んで隣接する該積層体間の間隔よりも前記ドレイン領域を挟んで隣接する該積層体間の間隔のほうが狭くなるように形成され、
隣り合う前記積層体間に、シリコン酸化膜よりも誘電率の高い絶縁材料からなり、固定電荷を有する緩衝膜を堆積し、
前記緩衝膜とエッチングレートが異なるマスク用絶縁膜を堆積することによって、前記積層体間のうち前記ソース領域の前記積層体間を該マスク用絶縁膜で充填することなく、前記ドレイン領域の前記積層体間を該マスク用絶縁膜で充填し、
前記マスク用絶縁膜を異方的にエッチングすることによって、前記ドレイン領域上の前記緩衝膜を前記マスク用絶縁膜で被覆したまま、前記ソース領域上の前記緩衝膜を露出させ、
前記マスク用絶縁膜をマスクとして用いて、前記ドレイン領域上に前記緩衝膜を残存させたまま、前記ソース領域上の前記緩衝膜を自己整合的にエッチングし、
前記ソース領域および前記ドレイン領域に不純物を導入することを具備する半導体記憶装置の製造方法。 - 前記半導体基板を熱処理後、前記半導体基板の表面の上方から見たときに、前記フローティングゲート電極と前記ドレインとの重複領域は、前記フローティングゲート電極と前記ソースとの重複領域よりも狭いことを特徴とする請求項9に記載の半導体記憶装置の製造方法。
- 前記マスク用絶縁膜の膜厚をT21とし、前記ソース領域を挟んで隣接する前記積層体間の間隔をLGSとし、前記ドレイン領域を挟んで隣接する前記積層体間の間隔をLGDとすると、
LGD/2<T21<LGS/2 (式1)
式1を満たすことを特徴とする請求項9に記載の半導体記憶装置の製造方法。 - 前記積層体の形成後、前記積層体の側壁を被覆する側壁絶縁膜を形成することを具備し、
前記マスク用絶縁膜の膜厚をT21とし、前記ソース領域を挟んで隣接する前記積層体間の間隔をLGSとし、前記ドレイン領域を挟んで隣接する前記積層体間の間隔をLGDとし、前記側壁絶縁膜の膜厚をT40とすると、
((LGD/2)−T40)<T21<((LGS/2)−T40) (式2)
式2を満たすことを特徴とする請求項9に記載の半導体記憶装置の製造方法。 - 前記半導体記憶装置は、NOR型フラッシュメモリであることを特徴とする請求項9に記載の半導体記憶装置の製造方法。
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