JP2003224137A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2003224137A JP2002021588A JP2002021588A JP2003224137A JP 2003224137 A JP2003224137 A JP 2003224137A JP 2002021588 A JP2002021588 A JP 2002021588A JP 2002021588 A JP2002021588 A JP 2002021588A JP 2003224137 A JP2003224137 A JP 2003224137A
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manufacturing
film
buffer film
photoresist
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Taisuke Yamashita
泰典 山下
Kenichi Hatasako
健一 畑迫
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Mitsubishi Electric Corp
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Abstract

(57)【要約】 【課題】 不純物注入の回数を削減可能な半導体装置の
製造方法を提供する。 【解決手段】 半導体基板１の表面上であってＭＩＳゲ
ート構造３の側方に、不純物の注入量を削減するための
緩衝膜５ｂを設け、緩衝膜５ｂが設けられた部分におい
ては緩衝膜５ｂを介しつつ、半導体基板１に不純物注入
ＩＰ１を行なう。緩衝膜５ｂを介して不純物注入を行な
った部分では不純物濃度が薄くなり、一方、緩衝膜５ｂ
が設けられていない部分では不純物濃度が高くなる。よ
って、一回の不純物注入で、不純物濃度の異なる複数の
領域をＭＩＳＦＥＴのソース／ドレインとして形成する
ことができ、不純物注入の回数を削減できる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、ＭＩＳＦＥＴ
（Metal Insulator Semiconductor Field Effect Trans
istor）を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】図６２〜図６５は、ＭＩＳＦＥＴの製造
過程を示した図である。図６２に示すように、まず、素
子分離領域２とＭＩＳゲート構造（ゲート電極とゲート
絶縁膜との積層構造）３とが形成された半導体基板１の
表面に不純物注入ＩＰ７を行なって、ＬＤＤ（Lightly
Doped Drain）領域４を形成する。
【０００３】次に、シリコン酸化膜等の絶縁膜５を半導
体基板１上に形成し（図６３）、これにエッチングを行
なって、サイドウォール５ａをＭＩＳゲート構造３の両
側面に形成する（図６４）。
【０００４】そして、再度、半導体基板１の表面に不純
物注入ＩＰ８を行なって、ソース／ドレイン領域６を形
成する（図６５）。
【０００５】
【発明が解決しようとする課題】上記のような従来の半
導体装置の製造方法では、ＬＤＤ領域４の形成工程とソ
ース／ドレイン領域６の形成工程とのそれぞれにおい
て、不純物注入を行なわねばならず、製造工程が煩雑と
なっていた。
【０００６】そこで、この発明の課題は、不純物注入の
回数を削減可能な半導体装置の製造方法を提供すること
にある。
【０００７】
【課題を解決するための手段】請求項１に記載の発明
は、（ａ）表面にＭＩＳ（Metal Insulator Semiconduc
tor）ゲート構造が形成された半導体基板を準備する工
程と、（ｂ）前記半導体基板の前記表面上であって前記
ＭＩＳゲート構造の側方に、不純物の注入量を削減する
ための緩衝膜を設ける工程と、（ｃ）前記緩衝膜を含む
所定の領域において、前記緩衝膜が設けられた部分では
前記緩衝膜を介しつつ、前記半導体基板に不純物注入を
行なう工程と、（ｄ）前記緩衝膜を除去する工程とを備
える半導体装置の製造方法である。
【０００８】請求項２に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記緩衝膜は前記所
定の領域の一部に設けられる半導体装置の製造方法であ
る。
【０００９】請求項３に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記緩衝膜は前記所
定の領域の全域に亘って設けられる半導体装置の製造方
法である。
【００１０】請求項４に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記不純物注入は、
前記ＭＩＳゲート構造から見て前記緩衝膜よりも外側の
部分にも行なわれる半導体装置の製造方法である。
【００１１】請求項５に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記緩衝膜は、前記
ＭＩＳゲート構造の１つの側方にのみ設けられる半導体
装置の製造方法である。
【００１２】請求項６に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記緩衝膜は、前記
ＭＩＳゲート構造の対向する２つの側方のいずれにも設
けられる半導体装置の製造方法である。
【００１３】請求項７に記載の発明は、請求項６に記載
の半導体装置の製造方法であって、前記緩衝膜の幅は前
記２つの側方のそれぞれで異なる半導体装置の製造方法
である。
【００１４】請求項８に記載の発明は、請求項１に記載
の半導体装置の製造方法であって、前記緩衝膜は、前記
半導体基板の前記表面の全面に膜形成した後、フォトリ
ソグラフィ技術およびエッチング技術を用いて選択的に
パターニングすることで形成される半導体装置の製造方
法である。
【００１５】請求項９に記載の発明は、請求項８に記載
の半導体装置の製造方法であって、前記膜形成の後にエ
ッチングを行なって薄膜化し、その後、前記パターニン
グを行なう半導体装置の製造方法である。
【００１６】請求項１０に記載の発明は、請求項１に記
載の半導体装置の製造方法であって、前記緩衝膜は膜厚
の異なる複数の領域で構成されている半導体装置の製造
方法である。
【００１７】請求項１１に記載の発明は、請求項１０に
記載の半導体装置の製造方法であって、前記緩衝膜は、
前記半導体基板の前記表面の全面に膜形成した後、フォ
トリソグラフィ技術を用いて膜の一部を覆い、エッチン
グを行なって薄膜化し、さらに、フォトリソグラフィ技
術およびエッチング技術を用いて、覆われていた前記一
部と薄膜化した部分の一部とを選択的にパターニングす
ることで形成される半導体装置の製造方法である。
【００１８】請求項１２に記載の発明は、請求項１に記
載の半導体装置の製造方法であって、前記不純物注入を
行なう際には、不純物を注入すべきでない箇所にマスク
を設けておく半導体装置の製造方法である。
【００１９】
【発明の実施の形態】＜実施の形態１＞本実施の形態
は、半導体基板の表面上であってＭＩＳゲート構造の側
方に、不純物の注入量を削減するための緩衝膜を設け、
緩衝膜が設けられた部分においては緩衝膜を介しつつ、
半導体基板に不純物注入を行なうようにした半導体装置
の製造方法である。緩衝膜を介して不純物注入を行なっ
た部分では不純物濃度が薄くなり、一方、緩衝膜が設け
られていない部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
ＭＩＳＦＥＴのソース／ドレインとして形成することが
でき、不純物注入の回数を削減できる。
【００２０】図１〜図４は、本実施の形態に係る半導体
装置の製造方法を示す図である。まず、素子分離領域２
とＭＩＳゲート構造３とが形成された、シリコン基板等
の半導体基板１を用意する。そして、その表面の全面
に、シリコン酸化膜等の絶縁膜５を形成する。次に、絶
縁膜５上にフォトレジスト７を形成し、これをパターニ
ングする（図１）。
【００２１】続いて、フォトレジスト７をマスクとして
異方性エッチングを行い、絶縁膜５を選択的にパターニ
ングしてサイドウォール５ａと緩衝膜５ｂとを形成す
る。そして、フォトレジスト７を除去する（図２）。
【００２２】ここで、サイドウォール５ａ側方の半導体
基板１の表面は、緩衝膜５ｂが設けられた領域１ｂと、
緩衝膜５ｂが設けられていない領域１ａとに分けられ
る。なお、サイドウォール５ａおよび緩衝膜５ｂは、Ｍ
ＩＳゲート構造３の対向する２つの側方のいずれにも設
けられる。
【００２３】次に、半導体基板１の表面にマスクたるフ
ォトレジスト８を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入ＩＰ１を行なう（図３）。なお、緩衝膜５ｂが設け
られた部分（領域１ｂ）においては緩衝膜５ｂを介しつ
つ不純物注入が行なわれる。また、ＭＩＳゲート構造３
から見て緩衝膜５ｂよりも外側の部分（領域１ａ）にも
不純物注入は行なわれる。これにより、ＬＤＤ領域４お
よびソース／ドレイン領域６が形成される。
【００２４】そして、フォトレジスト８を利用して緩衝
膜５ｂの除去を例えばウェットエッチングにて行なう。
その後、フォトレジスト８を除去する（図４）。
【００２５】本実施の形態に係る半導体装置の製造方法
によれば、領域１ａ，１ｂにおいて、緩衝膜５ｂが設け
られた部分では緩衝膜５ｂを介しつつ、半導体基板１に
不純物注入を行なう。よって、緩衝膜５ｂを介して不純
物注入を行なった部分（領域１ｂ）では不純物濃度が薄
くなり、一方、緩衝膜５ｂが設けられていない部分（領
域１ａ）では不純物濃度が高くなる。よって、一回の不
純物注入で、不純物濃度の異なる複数の領域４，６をＭ
ＩＳＦＥＴのソース／ドレインとして形成することがで
き、不純物注入の回数を削減できる。
【００２６】また、不純物注入ＩＰ１は、ＭＩＳゲート
構造３から見て緩衝膜５ｂよりも外側の部分にも行なわ
れる。よって、ソース／ドレインが不純物濃度の異なる
複数の領域で構成されたＭＩＳＦＥＴを製造することが
可能となる。
【００２７】さらに、緩衝膜５ｂは、ＭＩＳゲート構造
３の対向する２つの側方のいずれにも設けられる。よっ
て、半導体基板１の表面のうちＭＩＳゲート構造３から
見て緩衝膜５ｂよりも外側の部分に不純物注入を行なう
ことで、ソース／ドレインの両方が不純物濃度の異なる
複数の領域で構成されたＭＩＳＦＥＴを製造することが
可能となる。
【００２８】また、緩衝膜５ｂは、半導体基板１の表面
の全面に膜形成した後、フォトリソグラフィ技術および
エッチング技術を用いて選択的にパターニングすること
で形成される。よって、必要な部分にのみ緩衝膜５ｂを
形成できる。
【００２９】さらに、不純物注入を行なう際には、不純
物を注入すべきでない箇所にマスクたるフォトレジスト
８を設ける。よって、その箇所においては、フォトレジ
スト８により不純物の注入が防止される。
【００３０】なお、本実施の形態では、不純物注入の回
数を削減するために、ＬＤＤ領域４およびソース／ドレ
イン領域６を同時形成しているが、例えば図６３の構造
にフォトレジスト７を設けて緩衝膜５ｂを形成し、以降
は上記と同様にして３段階の濃度差を有するソース／ド
レインを形成するようにしてもよい。
【００３１】＜実施の形態２＞本実施の形態は、実施の
形態１の変形例であって、実施の形態１と同様の緩衝膜
を高耐圧ＭＩＳＦＥＴの製造に利用するものである。高
耐圧ＭＩＳＦＥＴは、幅広く形成されたドレイン領域
（ＬＤＤ領域に代わって幅広いオフセット領域が形成さ
れる）を有しており、オフセット領域内で不純物濃度に
差が設けられることによって空乏層の広がりを制御可能
とするデバイスである。オフセット領域内での不純物濃
度差を細かく設定すれば、空乏層の広がりをより精密に
制御できるため、耐圧向上に資する。
【００３２】図５〜図１０は、本実施の形態に係る半導
体装置の製造方法を示す図である。まず、素子分離領域
２とＭＩＳゲート構造３とが形成された、シリコン基板
等の半導体基板１を用意する。そして、その表面の全面
に、シリコン酸化膜等の絶縁膜５を形成する。次に、絶
縁膜５上にフォトレジスト９を形成し、これをパターニ
ングする（図５）。
【００３３】続いて、フォトレジスト９をマスクとして
異方性エッチングを行い、絶縁膜５を選択的にパターニ
ングしてサイドウォール５ａと緩衝膜５ｃとを形成す
る。そして、フォトレジスト９を除去する（図６）。な
お、緩衝膜５ｃは、ＭＩＳゲート構造３の１つの側方に
のみ設けられる。
【００３４】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１０を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ２を行なう（図７）。なお、緩衝膜５ｃが設
けられた部分においては緩衝膜５ｃを介しつつ不純物注
入が行なわれる。また、ＭＩＳゲート構造３から見て緩
衝膜５ｃよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域４ａおよび４ｂが形成
される。もちろん、オフセット領域４ａよりもオフセッ
ト領域４ｂの方が不純物濃度が高い。
【００３５】そして、フォトレジスト１０を利用して緩
衝膜５ｃの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト１０を除去する（図８）。
この後、フォトレジスト１１を全面に形成して、ソース
／ドレイン形成用のマスクとなるようパターニングを行
なう。そして、不純物注入ＩＰ３を行なう（図９）。こ
れにより、ソース／ドレイン領域６が形成される（図１
０）。なお、ソース／ドレイン領域６の不純物濃度は、
オフセット領域４ｂよりも高い。
【００３６】本実施の形態によれば、緩衝膜５ｃは、Ｍ
ＩＳゲート構造３の１つの側方にのみ設けられる。よっ
て、半導体基板１の表面のうち、ＭＩＳゲート構造３か
ら見て緩衝膜５ｃよりも外側の部分と、ＭＩＳゲート構
造３の他の側方の部分とにも不純物注入を行なうこと
で、ドレインが不純物濃度の異なる複数の領域４ａ，４
ｂ，６で構成された高耐圧ＭＩＳＦＥＴを製造すること
が可能となる。
【００３７】＜実施の形態３＞本実施の形態は、実施の
形態２の変形例であって、実施の形態２においてはオフ
セット領域４ａおよび４ｂとは別個に行なっていたソー
ス／ドレイン領域６の形成を、オフセット領域を１領域
に省略することで同時に行なうようにしたものである。
【００３８】図１１〜図１４は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜５を形成する。次に、
絶縁膜５上にフォトレジスト１２を形成し、これをパタ
ーニングする（図１１）。
【００３９】続いて、フォトレジスト１２をマスクとし
て異方性エッチングを行い、絶縁膜５を選択的にパター
ニングしてサイドウォール５ａと緩衝膜５ｄとを形成す
る。そして、フォトレジスト１２を除去する（図１
２）。
【００４０】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１３を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ４を行なう（図１３）。なお、緩衝膜５ｄが
設けられた部分においては緩衝膜５ｄを介しつつ不純物
注入が行なわれる。また、ＭＩＳゲート構造３から見て
緩衝膜５ｄよりも外側の部分と、ＭＩＳゲート構造３の
他の側方の部分とにも不純物注入は行なわれる。これに
より、オフセット領域４およびソース／ドレイン領域６
が形成される（図１４）。もちろん、オフセット領域４
よりもソース／ドレイン領域６の方が不純物濃度が高
い。
【００４１】このように、オフセット領域を１領域に省
略すれば、オフセット領域４とソース／ドレイン領域６
とを同時に形成でき、さらに工程を削減できる。
【００４２】＜実施の形態４＞本実施の形態は、実施の
形態１の変形例であって、実施の形態１と同様の緩衝膜
を高周波対応のＭＩＳＦＥＴの製造に利用するものであ
る。高周波対応ＭＩＳＦＥＴは、チャネル部の不純物濃
度が調節され、ゲート長が短く形成されることで高周波
信号に対応可能なＭＩＳＦＥＴである。この高周波対応
ＭＩＳＦＥＴにおいても、実施の形態２および３に示し
た高耐圧ＭＩＳＦＥＴのようにオフセット領域をドレイ
ン側に設けてもよい。
【００４３】図１５〜図２０は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。なお、半導体基板１の
うちＭＩＳゲート構造３の下方には、チャネル部の不純
物濃度を調節するための高濃度領域１ｃが設けられてい
る。そして、半導体基板１の表面の全面に、シリコン酸
化膜等の絶縁膜５を形成する。次に、絶縁膜５上にフォ
トレジスト１４を形成し、これをパターニングする（図
１５）。
【００４４】続いて、フォトレジスト１４をマスクとし
て異方性エッチングを行い、絶縁膜５を選択的にパター
ニングしてサイドウォール５ａと緩衝膜５ｅとを形成す
る。そして、フォトレジスト１４を除去する（図１
６）。なお、サイドウォール５ａおよび緩衝膜５ｅは、
ＭＩＳゲート構造３の対向する２つの側方のいずれにも
設けられる。また、緩衝膜５ｅの幅は２つの側方のそれ
ぞれで異なっている。
【００４５】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１５を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ５を行なう（図１７）。なお、緩衝膜５ｅが
設けられた部分においては緩衝膜５ｅを介しつつ不純物
注入が行なわれる。また、ＭＩＳゲート構造３から見て
緩衝膜５ｅよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域４ａおよび４ｂが形成
される。もちろん、オフセット領域４ａよりもオフセッ
ト領域４ｂの方が不純物濃度が高い。
【００４６】なお、ドレイン側においてはオフセット領
域４ａおよび４ｂは幅広く形成されるが、ソース側では
オフセット領域４ａおよび４ｂの幅は小さく形成され
る。ソース側のオフセット領域４ａおよび４ｂは、通常
のＬＤＤ領域と同様の機能を果たすに過ぎない。
【００４７】そして、フォトレジスト１５を利用して緩
衝膜５ｅの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト１５を除去する（図１
８）。この後、フォトレジスト１６を全面に形成して、
ソース／ドレイン形成用のマスクとなるようパターニン
グを行なう。そして、不純物注入ＩＰ６を行なう（図１
９）。これにより、ソース／ドレイン領域６が形成され
る（図２０）。なお、ソース／ドレイン領域６の不純物
濃度は、オフセット領域４ｂよりも高い。
【００４８】本実施の形態によれば、緩衝膜の幅は２つ
の側方のそれぞれで異なる。よって、高周波対応のＭＩ
ＳＦＥＴを高耐圧構造で製造することが可能となる。
【００４９】＜実施の形態５＞本実施の形態は、実施の
形態４の変形例であって、実施の形態４においてはオフ
セット領域４ａおよび４ｂとは別個に行なっていたソー
ス／ドレイン領域６の形成を、オフセット領域を１領域
に省略することで同時に行なうようにしたものである。
【００５０】図２１〜図２４は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜５を形成する。次に、
絶縁膜５上にフォトレジスト１４を形成し、これをパタ
ーニングする（図２１）。
【００５１】続いて、フォトレジスト１４をマスクとし
て異方性エッチングを行い、絶縁膜５を選択的にパター
ニングしてサイドウォール５ａと緩衝膜５ｅとを形成す
る。そして、フォトレジスト１４を除去する（図２
２）。
【００５２】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１５を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ５を行なう（図２３）。なお、緩衝膜５ｅが
設けられた部分においては緩衝膜５ｅを介しつつ不純物
注入が行なわれる。また、ＭＩＳゲート構造３から見て
緩衝膜５ｅよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域４およびソース／ドレ
イン領域６が形成される。もちろん、オフセット領域４
よりもソース／ドレイン領域６の方が不純物濃度が高
い。
【００５３】このように、オフセット領域を１領域に省
略すれば、オフセット領域４とソース／ドレイン領域６
とを同時に形成でき、さらに工程を削減できる。
【００５４】＜実施の形態６＞本実施の形態は、実施の
形態１の変形例であって、緩衝膜形成に際して膜形成の
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なって、緩衝膜を膜厚の異なる複数の領域で構
成するものである。
【００５５】図２５〜図２８は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。そして、図１と同様
に、その表面の全面に、シリコン酸化膜等の絶縁膜５を
形成して、絶縁膜５上にフォトレジスト７を形成し、こ
れをパターニングする。
【００５６】続いて、フォトレジスト７をマスクとして
異方性エッチングを行い、絶縁膜５を選択的にパターニ
ングする。ただし、実施の形態１の場合と異なり、この
段階ではサイドウォール５ａと緩衝膜５ｂとを完全には
形成しない。すなわち、ここでは絶縁膜５の一部をフォ
トレジスト７で覆いつつ、絶縁膜５を薄膜化するにとど
まる（図２５）。
【００５７】そして、フォトレジスト７を除去した後、
薄膜化された絶縁膜５ｆのうち、フォトレジスト７に覆
われていた部分とそれに隣接する薄膜化部分とが選択的
にパターニングされるよう、新たにフォトレジスト１７
を形成する。そして、フォトレジスト１７をマスクとし
て異方性エッチングを行い、絶縁膜５ｆを選択的にパタ
ーニングする（図２６）。そして、フォトレジスト１７
を除去する。これにより、サイドウォール５ａと緩衝膜
５ｂ，５ｇとが形成される。なお、サイドウォール５ａ
および緩衝膜５ｂ，５ｇは、ＭＩＳゲート構造３の対向
する２つの側方のいずれにも設けられる。また、緩衝膜
は膜厚の厚い部分５ｂと膜厚の薄い部分５ｇとで構成さ
れている。
【００５８】次に、半導体基板１の表面にマスクたるフ
ォトレジスト８を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入ＩＰ１を行なう（図２７）。なお、緩衝膜５ｂ，５
ｇが設けられた部分においては緩衝膜５ｂ，５ｇを介し
つつ不純物注入が行なわれる。また、ＭＩＳゲート構造
３から見て緩衝膜５ｂ，５ｇよりも外側の部分にも不純
物注入は行なわれる。これにより、ＬＤＤ領域４ａ，４
ｂおよびソース／ドレイン領域６が形成される。なお、
ＬＤＤ領域４ｂはＬＤＤ領域４ａよりも不純物濃度が高
く、また、ソース／ドレイン領域６はＬＤＤ領域４ｂよ
りも不純物濃度が高く形成される。
【００５９】そして、フォトレジスト８を利用して緩衝
膜５ｂ，５ｇの除去を例えばウェットエッチングにて行
なう。その後、フォトレジスト８を除去する（図２
８）。
【００６０】本実施の形態に係る半導体装置の製造方法
によれば、絶縁膜５の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜５ｂ，５ｇのパターニングを
行なう。よって、緩衝膜５ｇの膜厚に応じて不純物の注
入量を変更することができる。
【００６１】また、緩衝膜は膜厚の異なる複数の領域５
ｂ，５ｇで構成されている。よって、膜厚の厚い領域５
ｂを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域５ｇを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
ＭＩＳＦＥＴのソース／ドレインとして形成することが
でき、不純物注入の回数を削減できる。
【００６２】また、本実施の形態において緩衝膜５ｂ，
５ｇは、半導体基板１の表面の全面に絶縁膜５を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜５の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域５ｂ，５ｇを容易に形成できる。
【００６３】＜実施の形態７＞本実施の形態は、実施の
形態６の変形例であって、実施の形態６において濃度差
を設けていたＬＤＤ領域４ａおよび４ｂを１領域に省略
したものである。
【００６４】図２９〜図３２は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜５を形成する（図２
９）。続いて、異方性エッチングを行い、絶縁膜５を薄
膜化する（図３０）。
【００６５】そして、薄膜化された絶縁膜５ｆのうち、
ＭＩＳゲート構造３の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト１８を形成する。
そして、フォトレジスト１８をマスクとして異方性エッ
チングを行い、絶縁膜５ｆを選択的にパターニングする
（図３１）。そして、フォトレジスト１８を除去する。
これにより、サイドウォール５ａと緩衝膜５ｈとが形成
される。なお、サイドウォール５ａおよび緩衝膜５ｈ
は、ＭＩＳゲート構造３の対向する２つの側方のいずれ
にも設けられる。
【００６６】次に、半導体基板１の表面にマスクたるフ
ォトレジスト８を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入ＩＰ１を行なう（図３２）。なお、緩衝膜５ｈが設
けられた部分においては緩衝膜５ｈを介しつつ不純物注
入が行なわれる。また、ＭＩＳゲート構造３から見て緩
衝膜５ｈよりも外側の部分にも不純物注入は行なわれ
る。これにより、ＬＤＤ領域４およびソース／ドレイン
領域６が形成される。なお、ソース／ドレイン領域６は
ＬＤＤ領域４よりも不純物濃度が高く形成される。
【００６７】そして、フォトレジスト８を利用して緩衝
膜５ｈの除去を例えばウェットエッチングにて行なう。
その後、フォトレジスト８を除去する。これにより図４
と同様の構造が得られる。
【００６８】本実施の形態に係る半導体装置の製造方法
によれば、緩衝膜５ｈは、半導体基板１の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜５ｈを形成でき
る。
【００６９】また、絶縁膜５の形成の後にエッチングを
行なって薄膜化し、その後、緩衝膜５ｈのパターニング
を行なう。よって、緩衝膜５ｈの膜厚に応じて不純物の
注入量を変更することができる。
【００７０】＜実施の形態８＞本実施の形態は、実施の
形態２の変形例であって、緩衝膜形成に際して膜形成の
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なって、緩衝膜を膜厚の異なる複数の領域で構
成するものである。
【００７１】図３３〜図３７は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。そして、図５と同様
に、その表面の全面に、シリコン酸化膜等の絶縁膜５を
形成して、絶縁膜５上にフォトレジスト９を形成し、こ
れをパターニングする。
【００７２】続いて、フォトレジスト９をマスクとして
異方性エッチングを行い、絶縁膜５を選択的にパターニ
ングする。ただし、実施の形態２の場合と異なり、この
段階ではサイドウォール５ａと緩衝膜５ｃとを完全には
形成しない。すなわち、ここでは絶縁膜５の一部をフォ
トレジスト９で覆いつつ、絶縁膜５を薄膜化するにとど
まる（図３３）。
【００７３】そして、フォトレジスト９を除去した後、
薄膜化された絶縁膜５ｆのうち、フォトレジスト９に覆
われていた部分とそれに隣接する薄膜化部分とが選択的
にパターニングされるよう、新たにフォトレジスト１９
を形成する。そして、フォトレジスト１９をマスクとし
て異方性エッチングを行い、絶縁膜５ｆを選択的にパタ
ーニングする（図３４）。そして、フォトレジスト１９
を除去する。これにより、サイドウォール５ａと緩衝膜
５ｃ，５ｉとが形成される。なお、緩衝膜５ｃ，５ｉ
は、ＭＩＳゲート構造３の１つの側方にのみ設けられ
る。また、緩衝膜は膜厚の厚い部分５ｃと膜厚の薄い部
分５ｉとで構成されている。
【００７４】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１０を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ２を行なう（図３５）。なお、緩衝膜５ｃ，
５ｉが設けられた部分においては緩衝膜５ｃ，５ｉを介
しつつ不純物注入が行なわれる。また、ＭＩＳゲート構
造３から見て緩衝膜５ｃ，５ｉよりも外側の部分にも不
純物注入は行なわれる。これにより、オフセット領域４
ａ，４ｂ，４ｃが形成される。なお、オフセット領域４
ｂはオフセット領域４ａよりも不純物濃度が高く、ま
た、オフセット領域４ｃはオフセット領域４ｂよりも不
純物濃度が高く形成される。
【００７５】そして、フォトレジスト１０を利用して緩
衝膜５ｃ，５ｉの除去を例えばウェットエッチングにて
行なう。その後、フォトレジスト１０を除去する（図３
６）。この後、図９の場合と同様にしてフォトレジスト
を全面に形成して、ソース／ドレイン形成用のマスクと
なるようパターニングを行なう。そして、不純物注入を
行って、ソース／ドレイン領域６を形成する（図３
７）。なお、ソース／ドレイン領域６の不純物濃度は、
オフセット領域４ｃよりも高い。
【００７６】本実施の形態に係る半導体装置の製造方法
によれば、絶縁膜５の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜５ｃ，５ｉのパターニングを
行なう。よって、緩衝膜５ｉの膜厚に応じて不純物の注
入量を変更することができる。
【００７７】また、緩衝膜は膜厚の異なる複数の領域５
ｃ，５ｉで構成されている。よって、膜厚の厚い領域５
ｃを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域５ｉを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
高耐圧ＭＩＳＦＥＴのオフセット領域として形成するこ
とができ、不純物注入の回数を削減できる。
【００７８】また、本実施の形態において緩衝膜５ｃ，
５ｉは、半導体基板１の表面の全面に絶縁膜５を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜５の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域５ｃ，５ｉを容易に形成できる。
【００７９】＜実施の形態９＞本実施の形態は、実施の
形態８の変形例であって、実施の形態８において複数の
濃度差を設けていたオフセット領域４ａ〜４ｃを２領域
に省略したものである。
【００８０】図３８〜図４１は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜５を形成する（図３
８）。続いて、異方性エッチングを行い、絶縁膜５を薄
膜化する（図３９）。
【００８１】そして、薄膜化された絶縁膜５ｆのうち、
ＭＩＳゲート構造３の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト１９を形成する。
そして、フォトレジスト１９をマスクとして異方性エッ
チングを行い、絶縁膜５ｆを選択的にパターニングする
（図４０）。そして、フォトレジスト１９を除去する。
これにより、サイドウォール５ａと緩衝膜５ｊとが形成
される。なお、緩衝膜５ｊは、ＭＩＳゲート構造３の１
つの側方にのみ設けられる。
【００８２】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１０を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ２を行なう（図４１）。なお、緩衝膜５ｊが
設けられた部分においては緩衝膜５ｊを介しつつ不純物
注入が行なわれる。また、ＭＩＳゲート構造３から見て
緩衝膜５ｊよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域４ａおよび４ｂが形成
される。なお、オフセット領域４ｂはオフセット領域４
ａよりも不純物濃度が高く形成される。
【００８３】そして、フォトレジスト１０を利用して緩
衝膜５ｊの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト１０を除去する。この後、
図９の場合と同様にしてフォトレジストを全面に形成し
て、ソース／ドレイン形成用のマスクとなるようパター
ニングを行なう。そして、不純物注入を行って、ソース
／ドレイン領域６を形成する。これにより図１０と同様
の構造が得られる。
【００８４】本実施の形態に係る半導体装置の製造方法
によれば、緩衝膜５ｊは、半導体基板１の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜５ｊを形成でき
る。
【００８５】また、絶縁膜５の形成の後にエッチングを
行なって薄膜化し、その後、緩衝膜５ｊのパターニング
を行なう。よって、緩衝膜５ｊの膜厚に応じて不純物の
注入量を変更することができる。
【００８６】＜実施の形態１０＞本実施の形態は、実施
の形態９の変形例であって、実施の形態９において濃度
差を設けていたオフセット領域４ａ，４ｂをさらに１領
域に省略したものである。
【００８７】図４２は、本実施の形態に係る半導体装置
の製造方法を示す図である。まず、実施の形態９と同様
にして図４０に示す構造を製造し、フォトレジスト１９
を除去する。
【００８８】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１３を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ４を行なう（図４２）。なお、緩衝膜５ｊが
設けられた部分においては緩衝膜５ｊを介しつつ不純物
注入が行なわれる。また、ＭＩＳゲート構造３から見て
緩衝膜５ｊよりも外側の部分と、ＭＩＳゲート構造３の
他の側方の部分とにも不純物注入は行なわれる。これに
より、図１４と同様のオフセット領域４およびソース／
ドレイン領域６が形成される。なお、ソース／ドレイン
領域６はオフセット領域４よりも不純物濃度が高く形成
される。
【００８９】このように、オフセット領域を１領域に省
略すれば、オフセット領域４とソース／ドレイン領域６
とを同時に形成でき、さらに工程を削減できる。
【００９０】＜実施の形態１１＞本実施の形態は、実施
の形態８の変形例であって、緩衝膜を膜厚の異なる複数
の領域で構成しつつ、実施の形態１０と同様、オフセッ
ト領域４とソース／ドレイン領域６とを同時に形成でき
るようにしたものである。
【００９１】図４３〜図４５は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、実施の形態
８と同様にして図３３に示す構造を製造し、フォトレジ
スト９を除去する（図４３）。
【００９２】次に、薄膜化された絶縁膜５ｆのうち、フ
ォトレジスト９に覆われていた部分とそれに隣接する薄
膜化部分、さらに、ＭＩＳゲート構造を挟んで対向する
他の側方の薄膜化部分とが選択的にパターニングされる
よう、新たにフォトレジスト２０を形成する。そして、
フォトレジスト２０をマスクとして異方性エッチングを
行い、絶縁膜５ｆを選択的にパターニングする（図４
４）。そして、フォトレジスト２０を除去する。これに
より、サイドウォール５ａと緩衝膜５ｋ，５ｌとが形成
される。なお、緩衝膜５ｋは、ＭＩＳゲート構造３の１
つの側方にのみ設けられ、緩衝膜５ｌは、ＭＩＳゲート
構造３の対向する２つの側方のいずれにも設けられる。
また、緩衝膜は膜厚の厚い部分５ｋと膜厚の薄い部分５
ｌとで構成されている。
【００９３】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１３を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ４を行なう（図４５）。なお、緩衝膜５ｋ，
５ｌが設けられた部分においては緩衝膜５ｋ，５ｌを介
しつつ不純物注入が行なわれる。これにより、図１４と
同様のオフセット領域４およびソース／ドレイン領域６
が形成される。なお、ソース／ドレイン領域６はオフセ
ット領域４よりも不純物濃度が高く形成される。
【００９４】このように、緩衝膜５ｌを、ＭＩＳゲート
構造３の対向する２つの側方のいずれにも設けるように
し、膜厚の厚い部分５ｋを一方の側方にのみ設けるよう
にしても、オフセット領域４とソース／ドレイン領域６
とを同時に形成できる。
【００９５】なお、本実施の形態では、イオン注入を行
なう領域の全域に亘って緩衝膜５ｋ，５ｌが設けられ
る。このようにすれば、緩衝膜５ｋ，５ｌの膜厚を自由
に設定することで、半導体基板１内各部への不純物の注
入量を変更することができる。
【００９６】＜実施の形態１２＞本実施の形態は、実施
の形態４の変形例であって、緩衝膜形成に際して膜形成
の後にエッチングを行なって薄膜化し、その後、パター
ニングを行なって、緩衝膜を膜厚の異なる複数の領域で
構成するものである。
【００９７】図４６〜図５１は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。なお、半導体基板１の
うちＭＩＳゲート構造３の下方には、チャネル部の不純
物濃度を調節するための高濃度領域１ｃが設けられてい
る。そして、その表面の全面に、シリコン酸化膜等の絶
縁膜５を形成して、絶縁膜５上にフォトレジスト２１を
形成し、これをパターニングする。
【００９８】続いて、フォトレジスト２１をマスクとし
て異方性エッチングを行い、絶縁膜５を選択的にパター
ニングする。ただし、実施の形態４の場合と異なり、こ
の段階ではサイドウォール５ａと緩衝膜とを完全には形
成しない。すなわち、ここでは絶縁膜５の一部をフォト
レジスト９で覆いつつ、絶縁膜５を薄膜化するにとどま
る（図４７）。
【００９９】そして、フォトレジスト２１を除去した
後、薄膜化された絶縁膜５ｆのうち、フォトレジスト２
１に覆われていた部分とそれに隣接する薄膜化部分とが
選択的にパターニングされるよう、新たにフォトレジス
ト２２を形成する。そして、フォトレジスト２２をマス
クとして異方性エッチングを行い、絶縁膜５ｆを選択的
にパターニングする（図４８）。そして、フォトレジス
ト２２を除去する。これにより、サイドウォール５ａと
緩衝膜５ｍ，５ｎとが形成される。なお、緩衝膜５ｍ，
５ｎは、ＭＩＳゲート構造３の対向する２つの側方のい
ずれにも設けられる。また、緩衝膜は膜厚の厚い部分５
ｍと膜厚の薄い部分５ｎとで構成されている。
【０１００】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１５を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ５を行なう（図４９）。なお、緩衝膜５ｍ，
５ｎが設けられた部分においては緩衝膜５ｍ，５ｎを介
しつつ不純物注入が行なわれる。また、ＭＩＳゲート構
造３から見て緩衝膜５ｍ，５ｎよりも外側の部分にも不
純物注入は行なわれる。これにより、オフセット領域４
ａ，４ｂ，４ｃが形成される。なお、オフセット領域４
ｂはオフセット領域４ａよりも不純物濃度が高く、ま
た、オフセット領域４ｃはオフセット領域４ｂよりも不
純物濃度が高く形成される。
【０１０１】そして、フォトレジスト１５を利用して緩
衝膜５ｍ，５ｎの除去を例えばウェットエッチングにて
行なう。その後、フォトレジスト１５を除去する（図５
０）。この後、図１９の場合と同様にしてフォトレジス
トを全面に形成して、ソース／ドレイン形成用のマスク
となるようパターニングを行なう。そして、不純物注入
を行って、ソース／ドレイン領域６を形成する（図５
１）。なお、ソース／ドレイン領域６の不純物濃度は、
オフセット領域４ｃよりも高い。
【０１０２】本実施の形態に係る半導体装置の製造方法
によれば、絶縁膜５の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜５ｍ，５ｎのパターニングを
行なう。よって、緩衝膜５ｎの膜厚に応じて不純物の注
入量を変更することができる。
【０１０３】また、緩衝膜は膜厚の異なる複数の領域５
ｍ，５ｎで構成されている。よって、膜厚の厚い領域５
ｍを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域５ｎを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
高耐圧構造の高周波対応ＭＩＳＦＥＴのオフセット領域
として形成することができ、不純物注入の回数を削減で
きる。
【０１０４】また、本実施の形態において緩衝膜５ｍ，
５ｎは、半導体基板１の表面の全面に絶縁膜５を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜５の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域５ｍ，５ｎを容易に形成できる。
【０１０５】＜実施の形態１３＞本実施の形態は、実施
の形態１２の変形例であって、実施の形態１２において
複数の濃度差を設けていたオフセット領域４ａ〜４ｃを
２領域に省略したものである。
【０１０６】図５２〜図５５は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜５を形成する（図５
２）。続いて、異方性エッチングを行い、絶縁膜５を薄
膜化する（図５３）。
【０１０７】そして、薄膜化された絶縁膜５ｆのうち、
ＭＩＳゲート構造３の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト２３を形成する。
そして、フォトレジスト２３をマスクとして異方性エッ
チングを行い、絶縁膜５ｆを選択的にパターニングする
（図５４）。そして、フォトレジスト２３を除去する。
これにより、サイドウォール５ａと緩衝膜５ｏとが形成
される。なお、緩衝膜５ｏは、ＭＩＳゲート構造３の対
向する２つの側方にいずれにも設けられる。
【０１０８】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１５を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ５を行なう（図５５）。なお、緩衝膜５ｏが
設けられた部分においては緩衝膜５ｏを介しつつ不純物
注入が行なわれる。また、ＭＩＳゲート構造３から見て
緩衝膜５ｏよりも外側の部分にも不純物注入は行なわれ
る。
【０１０９】そして、フォトレジスト１５を利用して緩
衝膜５ｏの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト１５を除去する。これによ
り、オフセット領域４ａおよび４ｂが形成され、図１８
と同様の構造が得られる。この後、図１９の場合と同様
にしてフォトレジストを全面に形成して、ソース／ドレ
イン形成用のマスクとなるようパターニングを行なう。
そして、不純物注入を行って、ソース／ドレイン領域６
を形成する。これにより図２０と同様の構造が得られ
る。
【０１１０】本実施の形態に係る半導体装置の製造方法
によれば、緩衝膜５ｏは、半導体基板１の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜５ｏを形成でき
る。
【０１１１】また、絶縁膜５の形成の後にエッチングを
行なって薄膜化し、その後、緩衝膜５ｏのパターニング
を行なう。よって、緩衝膜５ｏの膜厚に応じて不純物の
注入量を変更することができる。
【０１１２】＜実施の形態１４＞本実施の形態は、実施
の形態１３の変形例であって、実施の形態１３において
濃度差を設けていたオフセット領域４ａ，４ｂをさらに
１領域に省略したものである。
【０１１３】図５６および図５７は、本実施の形態に係
る半導体装置の製造方法を示す図である。まず、実施の
形態１３と同様にして図５３に示す構造を製造する。
【０１１４】そして、薄膜化された絶縁膜５ｆのうち、
ＭＩＳゲート構造３の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト２４を形成する。
そして、フォトレジスト２４をマスクとして異方性エッ
チングを行い、絶縁膜５ｆを選択的にパターニングする
（図５６）。そして、フォトレジスト２４を除去する。
これにより、サイドウォール５ａと緩衝膜５ｐとが形成
される。なお、緩衝膜５ｐは、ＭＩＳゲート構造３の対
向する２つの側方にいずれにも設けられる。
【０１１５】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１５を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ５を行なう（図５７）。なお、緩衝膜５ｐが
設けられた部分においては緩衝膜５ｐを介しつつ不純物
注入が行なわれる。また、ＭＩＳゲート構造３から見て
緩衝膜５ｐよりも外側の部分にも不純物注入は行なわれ
る。これにより、図２４と同様のオフセット領域４およ
びソース／ドレイン領域６が形成される。なお、ソース
／ドレイン領域６はオフセット領域４よりも不純物濃度
が高く形成される。
【０１１６】このように、オフセット領域の形成を１領
域に省略すれば、オフセット領域４とソース／ドレイン
領域６とを同時に形成でき、さらに工程を削減できる。
【０１１７】＜実施の形態１５＞本実施の形態は、実施
の形態１２の変形例であって、緩衝膜を膜厚の異なる複
数の領域で構成しつつ、実施の形態１４と同様、オフセ
ット領域４とソース／ドレイン領域６とを同時に形成で
きるようにしたものである。
【０１１８】図５８〜図６１は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域２とＭＩＳゲート構造３とが形成された、シリコン基
板等の半導体基板１を用意する。なお、半導体基板１の
うちＭＩＳゲート構造３の下方には、チャネル部の不純
物濃度を調節するための高濃度領域１ｃが設けられてい
る。そして、その表面の全面に、シリコン酸化膜等の絶
縁膜５を形成して、絶縁膜５上にフォトレジスト２５を
形成し、これをパターニングする（図５８）。
【０１１９】続いて、フォトレジスト２５をマスクとし
て異方性エッチングを行い、絶縁膜５を選択的にパター
ニングする。ただし、この段階ではサイドウォール５ａ
と緩衝膜とを完全には形成しない。すなわち、ここでは
絶縁膜５の一部をフォトレジスト２５で覆いつつ、絶縁
膜５を薄膜化するにとどまる（図５９）。
【０１２０】そして、フォトレジスト２５を除去した
後、薄膜化された絶縁膜５ｆのうち、フォトレジスト２
５に覆われていた部分とそれに隣接する薄膜化部分とが
選択的にパターニングされるよう、新たにフォトレジス
ト２６を形成する。そして、フォトレジスト２６をマス
クとして異方性エッチングを行い、絶縁膜５ｆを選択的
にパターニングする（図６０）。そして、フォトレジス
ト２６を除去する。これにより、サイドウォール５ａと
緩衝膜５ｑ，５ｒとが形成される。なお、緩衝膜５ｑ，
５ｒは、ＭＩＳゲート構造３の対向する２つの側方のい
ずれにも設けられる。また、緩衝膜は膜厚の厚い部分５
ｑと膜厚の薄い部分５ｒとで構成されている。
【０１２１】次に、半導体基板１の表面にマスクたるフ
ォトレジスト１５を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入ＩＰ５を行なう（図６１）。なお、緩衝膜５ｑ，
５ｒが設けられた部分においては緩衝膜５ｑ，５ｒを介
しつつ不純物注入が行なわれる。これにより、図２４と
同様のオフセット領域４およびソース／ドレイン領域６
が形成される。なお、ソース／ドレイン領域６はオフセ
ット領域４よりも不純物濃度が高く形成される。
【０１２２】このように、緩衝膜５ｑ，５ｒを、ＭＩＳ
ゲート構造３の対向する２つの側方のいずれにも設ける
ようにしても、オフセット領域４とソース／ドレイン領
域６とを同時に形成できる。
【０１２３】なお、本実施の形態では、イオン注入を行
なう領域の全域に亘って緩衝膜５ｑ，５ｒが設けられ
る。このようにすれば、緩衝膜５ｑ，５ｒの膜厚を自由
に設定することで、半導体基板１内各部への不純物の注
入量を変更することができる。
【０１２４】
【発明の効果】請求項１に記載の発明によれば、緩衝膜
を含む所定の領域において、緩衝膜が設けられた部分で
は緩衝膜を介しつつ、半導体基板に不純物注入を行な
う。よって、所定の領域の一部に緩衝膜が設けられてい
る場合には、緩衝膜を介して不純物注入を行なった部分
で不純物濃度が薄くなり、一方、緩衝膜が設けられてい
ない部分では不純物濃度が高くなる。よって、一回の不
純物注入で、不純物濃度の異なる複数の領域をＭＩＳＦ
ＥＴのソース／ドレインとして形成することができ、不
純物注入の回数を削減できる。
【０１２５】請求項２に記載の発明によれば、緩衝膜は
所定の領域の一部に設けられる。よって、緩衝膜を介し
て不純物注入を行なった部分で不純物濃度が薄くなり、
一方、緩衝膜が設けられていない部分では不純物濃度が
高くなる。よって、一回の不純物注入で、不純物濃度の
異なる複数の領域をＭＩＳＦＥＴのソース／ドレインと
して形成することができ、不純物注入の回数を削減でき
る。
【０１２６】請求項３に記載の発明によれば、緩衝膜は
所定の領域の全域に亘って設けられる。よって、緩衝膜
の膜厚に応じて不純物の注入量を変更することができ
る。
【０１２７】請求項４に記載の発明によれば、不純物注
入は、ＭＩＳゲート構造から見て緩衝膜よりも外側の部
分にも行なわれる。よって、ソース／ドレインが不純物
濃度の異なる複数の領域で構成されたＭＩＳＦＥＴを製
造することが可能となる。
【０１２８】請求項５に記載の発明によれば、緩衝膜
は、ＭＩＳゲート構造の１つの側方にのみ設けられる。
よって、半導体基板表面のうち、ＭＩＳゲート構造から
見て緩衝膜よりも外側の部分と、ＭＩＳゲート構造の他
の側方の部分とにも不純物注入を行なうことで、ドレイ
ンが不純物濃度の異なる複数の領域で構成された高耐圧
ＭＩＳＦＥＴを製造することが可能となる。
【０１２９】請求項６に記載の発明によれば、緩衝膜
は、ＭＩＳゲート構造の対向する２つの側方のいずれに
も設けられる。よって、半導体基板表面のうちＭＩＳゲ
ート構造から見て緩衝膜よりも外側の部分に不純物注入
を行なうことで、ソース／ドレインの両方が不純物濃度
の異なる複数の領域で構成されたＭＩＳＦＥＴを製造す
ることが可能となる。
【０１３０】請求項７に記載の発明によれば、緩衝膜の
幅は２つの側方のそれぞれで異なる。よって、高周波対
応のＭＩＳＦＥＴを高耐圧構造で製造することが可能と
なる。
【０１３１】請求項８に記載の発明によれば、緩衝膜
は、半導体基板の表面の全面に膜形成した後、フォトリ
ソグラフィ技術およびエッチング技術を用いて選択的に
パターニングすることで形成される。よって、必要な部
分にのみ緩衝膜を形成できる。
【０１３２】請求項９に記載の発明によれば、膜形成の
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なう。よって、緩衝膜の膜厚に応じて不純物の
注入量を変更することができる。
【０１３３】請求項１０に記載の発明によれば、緩衝膜
は膜厚の異なる複数の領域で構成されている。よって、
膜厚の厚い領域を介して不純物注入を行なった部分では
不純物濃度が薄くなり、一方、膜厚の薄い領域を介して
不純物注入を行なった部分では不純物濃度が高くなる。
よって、一回の不純物注入で、不純物濃度の異なる複数
の領域をＭＩＳＦＥＴのソース／ドレインとして形成す
ることができ、不純物注入の回数を削減できる。
【０１３４】請求項１１に記載の発明によれば、緩衝膜
は、半導体基板の表面の全面に膜形成した後、フォトリ
ソグラフィ技術を用いて膜の一部を覆い、エッチングを
行なって薄膜化し、さらに、フォトリソグラフィ技術お
よびエッチング技術を用いて、覆われていた一部と薄膜
化した部分の一部とを選択的にパターニングすることで
形成される。よって、フォトリソグラフィ技術およびエ
ッチング技術により、緩衝膜に膜厚の異なる複数の領域
を容易に形成できる。
【０１３５】請求項１２に記載の発明によれば、不純物
注入を行なう際には、不純物を注入すべきでない箇所に
マスクを設けておく。よって、その箇所においては、マ
スクにより不純物の注入が防止される。
【図面の簡単な説明】
【図１】 実施の形態１に係る半導体装置の製造方法を
示す図である。
【図２】 実施の形態１に係る半導体装置の製造方法を
示す図である。
【図３】 実施の形態１に係る半導体装置の製造方法を
示す図である。
【図４】 実施の形態１に係る半導体装置の製造方法を
示す図である。
【図５】 実施の形態２に係る半導体装置の製造方法を
示す図である。
【図６】 実施の形態２に係る半導体装置の製造方法を
示す図である。
【図７】 実施の形態２に係る半導体装置の製造方法を
示す図である。
【図８】 実施の形態２に係る半導体装置の製造方法を
示す図である。
【図９】 実施の形態２に係る半導体装置の製造方法を
示す図である。
【図１０】 実施の形態２に係る半導体装置の製造方法
を示す図である。
【図１１】 実施の形態３に係る半導体装置の製造方法
を示す図である。
【図１２】 実施の形態３に係る半導体装置の製造方法
を示す図である。
【図１３】 実施の形態３に係る半導体装置の製造方法
を示す図である。
【図１４】 実施の形態３に係る半導体装置の製造方法
を示す図である。
【図１５】 実施の形態４に係る半導体装置の製造方法
を示す図である。
【図１６】 実施の形態４に係る半導体装置の製造方法
を示す図である。
【図１７】 実施の形態４に係る半導体装置の製造方法
を示す図である。
【図１８】 実施の形態４に係る半導体装置の製造方法
を示す図である。
【図１９】 実施の形態４に係る半導体装置の製造方法
を示す図である。
【図２０】 実施の形態４に係る半導体装置の製造方法
を示す図である。
【図２１】 実施の形態５に係る半導体装置の製造方法
を示す図である。
【図２２】 実施の形態５に係る半導体装置の製造方法
を示す図である。
【図２３】 実施の形態５に係る半導体装置の製造方法
を示す図である。
【図２４】 実施の形態５に係る半導体装置の製造方法
を示す図である。
【図２５】 実施の形態６に係る半導体装置の製造方法
を示す図である。
【図２６】 実施の形態６に係る半導体装置の製造方法
を示す図である。
【図２７】 実施の形態６に係る半導体装置の製造方法
を示す図である。
【図２８】 実施の形態６に係る半導体装置の製造方法
を示す図である。
【図２９】 実施の形態７に係る半導体装置の製造方法
を示す図である。
【図３０】 実施の形態７に係る半導体装置の製造方法
を示す図である。
【図３１】 実施の形態７に係る半導体装置の製造方法
を示す図である。
【図３２】 実施の形態７に係る半導体装置の製造方法
を示す図である。
【図３３】 実施の形態８に係る半導体装置の製造方法
を示す図である。
【図３４】 実施の形態８に係る半導体装置の製造方法
を示す図である。
【図３５】 実施の形態８に係る半導体装置の製造方法
を示す図である。
【図３６】 実施の形態８に係る半導体装置の製造方法
を示す図である。
【図３７】 実施の形態８に係る半導体装置の製造方法
を示す図である。
【図３８】 実施の形態９に係る半導体装置の製造方法
を示す図である。
【図３９】 実施の形態９に係る半導体装置の製造方法
を示す図である。
【図４０】 実施の形態９に係る半導体装置の製造方法
を示す図である。
【図４１】 実施の形態９に係る半導体装置の製造方法
を示す図である。
【図４２】 実施の形態１０に係る半導体装置の製造方
法を示す図である。
【図４３】 実施の形態１１に係る半導体装置の製造方
法を示す図である。
【図４４】 実施の形態１１に係る半導体装置の製造方
法を示す図である。
【図４５】 実施の形態１１に係る半導体装置の製造方
法を示す図である。
【図４６】 実施の形態１２に係る半導体装置の製造方
法を示す図である。
【図４７】 実施の形態１２に係る半導体装置の製造方
法を示す図である。
【図４８】 実施の形態１２に係る半導体装置の製造方
法を示す図である。
【図４９】 実施の形態１２に係る半導体装置の製造方
法を示す図である。
【図５０】 実施の形態１２に係る半導体装置の製造方
法を示す図である。
【図５１】 実施の形態１２に係る半導体装置の製造方
法を示す図である。
【図５２】 実施の形態１３に係る半導体装置の製造方
法を示す図である。
【図５３】 実施の形態１３に係る半導体装置の製造方
法を示す図である。
【図５４】 実施の形態１３に係る半導体装置の製造方
法を示す図である。
【図５５】 実施の形態１３に係る半導体装置の製造方
法を示す図である。
【図５６】 実施の形態１４に係る半導体装置の製造方
法を示す図である。
【図５７】 実施の形態１４に係る半導体装置の製造方
法を示す図である。
【図５８】 実施の形態１５に係る半導体装置の製造方
法を示す図である。
【図５９】 実施の形態１５に係る半導体装置の製造方
法を示す図である。
【図６０】 実施の形態１５に係る半導体装置の製造方
法を示す図である。
【図６１】 実施の形態１５に係る半導体装置の製造方
法を示す図である。
【図６２】 従来の半導体装置の製造方法を示す図であ
る。
【図６３】 従来の半導体装置の製造方法を示す図であ
る。
【図６４】 従来の半導体装置の製造方法を示す図であ
る。
【図６５】 従来の半導体装置の製造方法を示す図であ
る。
【符号の説明】
１ 半導体基板、２ 素子分離領域、３ ＭＩＳゲート
構造、４，４ａ〜４ｃＬＤＤ領域またはオフセット領
域、５，５ｆ 絶縁膜、５ａ サイドウォール、５ｂ〜
５ｅ，５ｇ〜５ｒ 緩衝膜、６ ソース／ドレイン領
域、７〜２６ フォトレジスト。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F140 AA40 BA01 BG08 BG12 BG50 BG53 BH13 BH15 BH18 BH30 BK01 BK06 BK13 CB01

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】 （ａ）表面にＭＩＳ（Metal Insulator
    Semiconductor）ゲート構造が形成された半導体基板を
    準備する工程と、 （ｂ）前記半導体基板の前記表面上であって前記ＭＩＳ
    ゲート構造の側方に、不純物の注入量を削減するための
    緩衝膜を設ける工程と、 （ｃ）前記緩衝膜を含む所定の領域において、前記緩衝
    膜が設けられた部分では前記緩衝膜を介しつつ、前記半
    導体基板に不純物注入を行なう工程と、 （ｄ）前記緩衝膜を除去する工程とを備える半導体装置
    の製造方法。
  2. 【請求項２】 請求項１に記載の半導体装置の製造方法
    であって、 前記緩衝膜は前記所定の領域の一部に設けられる半導体
    装置の製造方法。
  3. 【請求項３】 請求項１に記載の半導体装置の製造方法
    であって、 前記緩衝膜は前記所定の領域の全域に亘って設けられる
    半導体装置の製造方法。
  4. 【請求項４】 請求項１に記載の半導体装置の製造方法
    であって、 前記不純物注入は、前記ＭＩＳゲート構造から見て前記
    緩衝膜よりも外側の部分にも行なわれる半導体装置の製
    造方法。
  5. 【請求項５】 請求項１に記載の半導体装置の製造方法
    であって、 前記緩衝膜は、前記ＭＩＳゲート構造の１つの側方にの
    み設けられる半導体装置の製造方法。
  6. 【請求項６】 請求項１に記載の半導体装置の製造方法
    であって、 前記緩衝膜は、前記ＭＩＳゲート構造の対向する２つの
    側方のいずれにも設けられる半導体装置の製造方法。
  7. 【請求項７】 請求項６に記載の半導体装置の製造方法
    であって、 前記緩衝膜の幅は前記２つの側方のそれぞれで異なる半
    導体装置の製造方法。
  8. 【請求項８】 請求項１に記載の半導体装置の製造方法
    であって、 前記緩衝膜は、前記半導体基板の前記表面の全面に膜形
    成した後、フォトリソグラフィ技術およびエッチング技
    術を用いて選択的にパターニングすることで形成される
    半導体装置の製造方法。
  9. 【請求項９】 請求項８に記載の半導体装置の製造方法
    であって、 前記膜形成の後にエッチングを行なって薄膜化し、その
    後、前記パターニングを行なう半導体装置の製造方法。
  10. 【請求項１０】 請求項１に記載の半導体装置の製造方
    法であって、 前記緩衝膜は膜厚の異なる複数の領域で構成されている
    半導体装置の製造方法。
  11. 【請求項１１】 請求項１０に記載の半導体装置の製造
    方法であって、 前記緩衝膜は、前記半導体基板の前記表面の全面に膜形
    成した後、フォトリソグラフィ技術を用いて膜の一部を
    覆い、エッチングを行なって薄膜化し、さらに、 フォトリソグラフィ技術およびエッチング技術を用い
    て、覆われていた前記一部と薄膜化した部分の一部とを
    選択的にパターニングすることで形成される半導体装置
    の製造方法。
  12. 【請求項１２】 請求項１に記載の半導体装置の製造方
    法であって、 前記不純物注入を行なう際には、不純物を注入すべきで
    ない箇所にマスクを設けておく半導体装置の製造方法。
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