JP2003224137A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 192
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 134
- 238000000034 method Methods 0.000 title claims abstract description 77
- 239000012535 impurity Substances 0.000 claims abstract description 196
- 239000000758 substrate Substances 0.000 claims abstract description 79
- 239000010408 film Substances 0.000 claims description 332
- 238000002513 implantation Methods 0.000 claims description 87
- 238000005530 etching Methods 0.000 claims description 53
- 238000000206 photolithography Methods 0.000 claims description 21
- 238000000059 patterning Methods 0.000 claims description 17
- 239000010409 thin film Substances 0.000 claims description 4
- 239000012212 insulator Substances 0.000 claims description 3
- 239000002184 metal Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 108
- 238000010586 diagram Methods 0.000 description 66
- 238000002955 isolation Methods 0.000 description 14
- 230000004048 modification Effects 0.000 description 14
- 238000012986 modification Methods 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 229910052814 silicon oxide Inorganic materials 0.000 description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- 230000015556 catabolic process Effects 0.000 description 10
- 238000001039 wet etching Methods 0.000 description 9
- 230000015572 biosynthetic process Effects 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 2
- 230000005669 field effect Effects 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 不純物注入の回数を削減可能な半導体装置の
製造方法を提供する。 【解決手段】 半導体基板1の表面上であってMISゲ
ート構造3の側方に、不純物の注入量を削減するための
緩衝膜5bを設け、緩衝膜5bが設けられた部分におい
ては緩衝膜5bを介しつつ、半導体基板1に不純物注入
IP1を行なう。緩衝膜5bを介して不純物注入を行な
った部分では不純物濃度が薄くなり、一方、緩衝膜5b
が設けられていない部分では不純物濃度が高くなる。よ
って、一回の不純物注入で、不純物濃度の異なる複数の
領域をMISFETのソース/ドレインとして形成する
ことができ、不純物注入の回数を削減できる。
製造方法を提供する。 【解決手段】 半導体基板1の表面上であってMISゲ
ート構造3の側方に、不純物の注入量を削減するための
緩衝膜5bを設け、緩衝膜5bが設けられた部分におい
ては緩衝膜5bを介しつつ、半導体基板1に不純物注入
IP1を行なう。緩衝膜5bを介して不純物注入を行な
った部分では不純物濃度が薄くなり、一方、緩衝膜5b
が設けられていない部分では不純物濃度が高くなる。よ
って、一回の不純物注入で、不純物濃度の異なる複数の
領域をMISFETのソース/ドレインとして形成する
ことができ、不純物注入の回数を削減できる。
Description
【0001】
【発明の属する技術分野】この発明は、MISFET
(Metal Insulator Semiconductor Field Effect Trans
istor)を有する半導体装置の製造方法に関する。
(Metal Insulator Semiconductor Field Effect Trans
istor)を有する半導体装置の製造方法に関する。
【0002】
【従来の技術】図62〜図65は、MISFETの製造
過程を示した図である。図62に示すように、まず、素
子分離領域2とMISゲート構造(ゲート電極とゲート
絶縁膜との積層構造)3とが形成された半導体基板1の
表面に不純物注入IP7を行なって、LDD(Lightly
Doped Drain)領域4を形成する。
過程を示した図である。図62に示すように、まず、素
子分離領域2とMISゲート構造(ゲート電極とゲート
絶縁膜との積層構造)3とが形成された半導体基板1の
表面に不純物注入IP7を行なって、LDD(Lightly
Doped Drain)領域4を形成する。
【0003】次に、シリコン酸化膜等の絶縁膜5を半導
体基板1上に形成し(図63)、これにエッチングを行
なって、サイドウォール5aをMISゲート構造3の両
側面に形成する(図64)。
体基板1上に形成し(図63)、これにエッチングを行
なって、サイドウォール5aをMISゲート構造3の両
側面に形成する(図64)。
【0004】そして、再度、半導体基板1の表面に不純
物注入IP8を行なって、ソース/ドレイン領域6を形
成する(図65)。
物注入IP8を行なって、ソース/ドレイン領域6を形
成する(図65)。
【0005】
【発明が解決しようとする課題】上記のような従来の半
導体装置の製造方法では、LDD領域4の形成工程とソ
ース/ドレイン領域6の形成工程とのそれぞれにおい
て、不純物注入を行なわねばならず、製造工程が煩雑と
なっていた。
導体装置の製造方法では、LDD領域4の形成工程とソ
ース/ドレイン領域6の形成工程とのそれぞれにおい
て、不純物注入を行なわねばならず、製造工程が煩雑と
なっていた。
【0006】そこで、この発明の課題は、不純物注入の
回数を削減可能な半導体装置の製造方法を提供すること
にある。
回数を削減可能な半導体装置の製造方法を提供すること
にある。
【0007】
【課題を解決するための手段】請求項1に記載の発明
は、(a)表面にMIS(Metal Insulator Semiconduc
tor)ゲート構造が形成された半導体基板を準備する工
程と、(b)前記半導体基板の前記表面上であって前記
MISゲート構造の側方に、不純物の注入量を削減する
ための緩衝膜を設ける工程と、(c)前記緩衝膜を含む
所定の領域において、前記緩衝膜が設けられた部分では
前記緩衝膜を介しつつ、前記半導体基板に不純物注入を
行なう工程と、(d)前記緩衝膜を除去する工程とを備
える半導体装置の製造方法である。
は、(a)表面にMIS(Metal Insulator Semiconduc
tor)ゲート構造が形成された半導体基板を準備する工
程と、(b)前記半導体基板の前記表面上であって前記
MISゲート構造の側方に、不純物の注入量を削減する
ための緩衝膜を設ける工程と、(c)前記緩衝膜を含む
所定の領域において、前記緩衝膜が設けられた部分では
前記緩衝膜を介しつつ、前記半導体基板に不純物注入を
行なう工程と、(d)前記緩衝膜を除去する工程とを備
える半導体装置の製造方法である。
【0008】請求項2に記載の発明は、請求項1に記載
の半導体装置の製造方法であって、前記緩衝膜は前記所
定の領域の一部に設けられる半導体装置の製造方法であ
る。
の半導体装置の製造方法であって、前記緩衝膜は前記所
定の領域の一部に設けられる半導体装置の製造方法であ
る。
【0009】請求項3に記載の発明は、請求項1に記載
の半導体装置の製造方法であって、前記緩衝膜は前記所
定の領域の全域に亘って設けられる半導体装置の製造方
法である。
の半導体装置の製造方法であって、前記緩衝膜は前記所
定の領域の全域に亘って設けられる半導体装置の製造方
法である。
【0010】請求項4に記載の発明は、請求項1に記載
の半導体装置の製造方法であって、前記不純物注入は、
前記MISゲート構造から見て前記緩衝膜よりも外側の
部分にも行なわれる半導体装置の製造方法である。
の半導体装置の製造方法であって、前記不純物注入は、
前記MISゲート構造から見て前記緩衝膜よりも外側の
部分にも行なわれる半導体装置の製造方法である。
【0011】請求項5に記載の発明は、請求項1に記載
の半導体装置の製造方法であって、前記緩衝膜は、前記
MISゲート構造の1つの側方にのみ設けられる半導体
装置の製造方法である。
の半導体装置の製造方法であって、前記緩衝膜は、前記
MISゲート構造の1つの側方にのみ設けられる半導体
装置の製造方法である。
【0012】請求項6に記載の発明は、請求項1に記載
の半導体装置の製造方法であって、前記緩衝膜は、前記
MISゲート構造の対向する2つの側方のいずれにも設
けられる半導体装置の製造方法である。
の半導体装置の製造方法であって、前記緩衝膜は、前記
MISゲート構造の対向する2つの側方のいずれにも設
けられる半導体装置の製造方法である。
【0013】請求項7に記載の発明は、請求項6に記載
の半導体装置の製造方法であって、前記緩衝膜の幅は前
記2つの側方のそれぞれで異なる半導体装置の製造方法
である。
の半導体装置の製造方法であって、前記緩衝膜の幅は前
記2つの側方のそれぞれで異なる半導体装置の製造方法
である。
【0014】請求項8に記載の発明は、請求項1に記載
の半導体装置の製造方法であって、前記緩衝膜は、前記
半導体基板の前記表面の全面に膜形成した後、フォトリ
ソグラフィ技術およびエッチング技術を用いて選択的に
パターニングすることで形成される半導体装置の製造方
法である。
の半導体装置の製造方法であって、前記緩衝膜は、前記
半導体基板の前記表面の全面に膜形成した後、フォトリ
ソグラフィ技術およびエッチング技術を用いて選択的に
パターニングすることで形成される半導体装置の製造方
法である。
【0015】請求項9に記載の発明は、請求項8に記載
の半導体装置の製造方法であって、前記膜形成の後にエ
ッチングを行なって薄膜化し、その後、前記パターニン
グを行なう半導体装置の製造方法である。
の半導体装置の製造方法であって、前記膜形成の後にエ
ッチングを行なって薄膜化し、その後、前記パターニン
グを行なう半導体装置の製造方法である。
【0016】請求項10に記載の発明は、請求項1に記
載の半導体装置の製造方法であって、前記緩衝膜は膜厚
の異なる複数の領域で構成されている半導体装置の製造
方法である。
載の半導体装置の製造方法であって、前記緩衝膜は膜厚
の異なる複数の領域で構成されている半導体装置の製造
方法である。
【0017】請求項11に記載の発明は、請求項10に
記載の半導体装置の製造方法であって、前記緩衝膜は、
前記半導体基板の前記表面の全面に膜形成した後、フォ
トリソグラフィ技術を用いて膜の一部を覆い、エッチン
グを行なって薄膜化し、さらに、フォトリソグラフィ技
術およびエッチング技術を用いて、覆われていた前記一
部と薄膜化した部分の一部とを選択的にパターニングす
ることで形成される半導体装置の製造方法である。
記載の半導体装置の製造方法であって、前記緩衝膜は、
前記半導体基板の前記表面の全面に膜形成した後、フォ
トリソグラフィ技術を用いて膜の一部を覆い、エッチン
グを行なって薄膜化し、さらに、フォトリソグラフィ技
術およびエッチング技術を用いて、覆われていた前記一
部と薄膜化した部分の一部とを選択的にパターニングす
ることで形成される半導体装置の製造方法である。
【0018】請求項12に記載の発明は、請求項1に記
載の半導体装置の製造方法であって、前記不純物注入を
行なう際には、不純物を注入すべきでない箇所にマスク
を設けておく半導体装置の製造方法である。
載の半導体装置の製造方法であって、前記不純物注入を
行なう際には、不純物を注入すべきでない箇所にマスク
を設けておく半導体装置の製造方法である。
【0019】
【発明の実施の形態】<実施の形態1>本実施の形態
は、半導体基板の表面上であってMISゲート構造の側
方に、不純物の注入量を削減するための緩衝膜を設け、
緩衝膜が設けられた部分においては緩衝膜を介しつつ、
半導体基板に不純物注入を行なうようにした半導体装置
の製造方法である。緩衝膜を介して不純物注入を行なっ
た部分では不純物濃度が薄くなり、一方、緩衝膜が設け
られていない部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
MISFETのソース/ドレインとして形成することが
でき、不純物注入の回数を削減できる。
は、半導体基板の表面上であってMISゲート構造の側
方に、不純物の注入量を削減するための緩衝膜を設け、
緩衝膜が設けられた部分においては緩衝膜を介しつつ、
半導体基板に不純物注入を行なうようにした半導体装置
の製造方法である。緩衝膜を介して不純物注入を行なっ
た部分では不純物濃度が薄くなり、一方、緩衝膜が設け
られていない部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
MISFETのソース/ドレインとして形成することが
でき、不純物注入の回数を削減できる。
【0020】図1〜図4は、本実施の形態に係る半導体
装置の製造方法を示す図である。まず、素子分離領域2
とMISゲート構造3とが形成された、シリコン基板等
の半導体基板1を用意する。そして、その表面の全面
に、シリコン酸化膜等の絶縁膜5を形成する。次に、絶
縁膜5上にフォトレジスト7を形成し、これをパターニ
ングする(図1)。
装置の製造方法を示す図である。まず、素子分離領域2
とMISゲート構造3とが形成された、シリコン基板等
の半導体基板1を用意する。そして、その表面の全面
に、シリコン酸化膜等の絶縁膜5を形成する。次に、絶
縁膜5上にフォトレジスト7を形成し、これをパターニ
ングする(図1)。
【0021】続いて、フォトレジスト7をマスクとして
異方性エッチングを行い、絶縁膜5を選択的にパターニ
ングしてサイドウォール5aと緩衝膜5bとを形成す
る。そして、フォトレジスト7を除去する(図2)。
異方性エッチングを行い、絶縁膜5を選択的にパターニ
ングしてサイドウォール5aと緩衝膜5bとを形成す
る。そして、フォトレジスト7を除去する(図2)。
【0022】ここで、サイドウォール5a側方の半導体
基板1の表面は、緩衝膜5bが設けられた領域1bと、
緩衝膜5bが設けられていない領域1aとに分けられ
る。なお、サイドウォール5aおよび緩衝膜5bは、M
ISゲート構造3の対向する2つの側方のいずれにも設
けられる。
基板1の表面は、緩衝膜5bが設けられた領域1bと、
緩衝膜5bが設けられていない領域1aとに分けられ
る。なお、サイドウォール5aおよび緩衝膜5bは、M
ISゲート構造3の対向する2つの側方のいずれにも設
けられる。
【0023】次に、半導体基板1の表面にマスクたるフ
ォトレジスト8を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入IP1を行なう(図3)。なお、緩衝膜5bが設け
られた部分(領域1b)においては緩衝膜5bを介しつ
つ不純物注入が行なわれる。また、MISゲート構造3
から見て緩衝膜5bよりも外側の部分(領域1a)にも
不純物注入は行なわれる。これにより、LDD領域4お
よびソース/ドレイン領域6が形成される。
ォトレジスト8を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入IP1を行なう(図3)。なお、緩衝膜5bが設け
られた部分(領域1b)においては緩衝膜5bを介しつ
つ不純物注入が行なわれる。また、MISゲート構造3
から見て緩衝膜5bよりも外側の部分(領域1a)にも
不純物注入は行なわれる。これにより、LDD領域4お
よびソース/ドレイン領域6が形成される。
【0024】そして、フォトレジスト8を利用して緩衝
膜5bの除去を例えばウェットエッチングにて行なう。
その後、フォトレジスト8を除去する(図4)。
膜5bの除去を例えばウェットエッチングにて行なう。
その後、フォトレジスト8を除去する(図4)。
【0025】本実施の形態に係る半導体装置の製造方法
によれば、領域1a,1bにおいて、緩衝膜5bが設け
られた部分では緩衝膜5bを介しつつ、半導体基板1に
不純物注入を行なう。よって、緩衝膜5bを介して不純
物注入を行なった部分(領域1b)では不純物濃度が薄
くなり、一方、緩衝膜5bが設けられていない部分(領
域1a)では不純物濃度が高くなる。よって、一回の不
純物注入で、不純物濃度の異なる複数の領域4,6をM
ISFETのソース/ドレインとして形成することがで
き、不純物注入の回数を削減できる。
によれば、領域1a,1bにおいて、緩衝膜5bが設け
られた部分では緩衝膜5bを介しつつ、半導体基板1に
不純物注入を行なう。よって、緩衝膜5bを介して不純
物注入を行なった部分(領域1b)では不純物濃度が薄
くなり、一方、緩衝膜5bが設けられていない部分(領
域1a)では不純物濃度が高くなる。よって、一回の不
純物注入で、不純物濃度の異なる複数の領域4,6をM
ISFETのソース/ドレインとして形成することがで
き、不純物注入の回数を削減できる。
【0026】また、不純物注入IP1は、MISゲート
構造3から見て緩衝膜5bよりも外側の部分にも行なわ
れる。よって、ソース/ドレインが不純物濃度の異なる
複数の領域で構成されたMISFETを製造することが
可能となる。
構造3から見て緩衝膜5bよりも外側の部分にも行なわ
れる。よって、ソース/ドレインが不純物濃度の異なる
複数の領域で構成されたMISFETを製造することが
可能となる。
【0027】さらに、緩衝膜5bは、MISゲート構造
3の対向する2つの側方のいずれにも設けられる。よっ
て、半導体基板1の表面のうちMISゲート構造3から
見て緩衝膜5bよりも外側の部分に不純物注入を行なう
ことで、ソース/ドレインの両方が不純物濃度の異なる
複数の領域で構成されたMISFETを製造することが
可能となる。
3の対向する2つの側方のいずれにも設けられる。よっ
て、半導体基板1の表面のうちMISゲート構造3から
見て緩衝膜5bよりも外側の部分に不純物注入を行なう
ことで、ソース/ドレインの両方が不純物濃度の異なる
複数の領域で構成されたMISFETを製造することが
可能となる。
【0028】また、緩衝膜5bは、半導体基板1の表面
の全面に膜形成した後、フォトリソグラフィ技術および
エッチング技術を用いて選択的にパターニングすること
で形成される。よって、必要な部分にのみ緩衝膜5bを
形成できる。
の全面に膜形成した後、フォトリソグラフィ技術および
エッチング技術を用いて選択的にパターニングすること
で形成される。よって、必要な部分にのみ緩衝膜5bを
形成できる。
【0029】さらに、不純物注入を行なう際には、不純
物を注入すべきでない箇所にマスクたるフォトレジスト
8を設ける。よって、その箇所においては、フォトレジ
スト8により不純物の注入が防止される。
物を注入すべきでない箇所にマスクたるフォトレジスト
8を設ける。よって、その箇所においては、フォトレジ
スト8により不純物の注入が防止される。
【0030】なお、本実施の形態では、不純物注入の回
数を削減するために、LDD領域4およびソース/ドレ
イン領域6を同時形成しているが、例えば図63の構造
にフォトレジスト7を設けて緩衝膜5bを形成し、以降
は上記と同様にして3段階の濃度差を有するソース/ド
レインを形成するようにしてもよい。
数を削減するために、LDD領域4およびソース/ドレ
イン領域6を同時形成しているが、例えば図63の構造
にフォトレジスト7を設けて緩衝膜5bを形成し、以降
は上記と同様にして3段階の濃度差を有するソース/ド
レインを形成するようにしてもよい。
【0031】<実施の形態2>本実施の形態は、実施の
形態1の変形例であって、実施の形態1と同様の緩衝膜
を高耐圧MISFETの製造に利用するものである。高
耐圧MISFETは、幅広く形成されたドレイン領域
(LDD領域に代わって幅広いオフセット領域が形成さ
れる)を有しており、オフセット領域内で不純物濃度に
差が設けられることによって空乏層の広がりを制御可能
とするデバイスである。オフセット領域内での不純物濃
度差を細かく設定すれば、空乏層の広がりをより精密に
制御できるため、耐圧向上に資する。
形態1の変形例であって、実施の形態1と同様の緩衝膜
を高耐圧MISFETの製造に利用するものである。高
耐圧MISFETは、幅広く形成されたドレイン領域
(LDD領域に代わって幅広いオフセット領域が形成さ
れる)を有しており、オフセット領域内で不純物濃度に
差が設けられることによって空乏層の広がりを制御可能
とするデバイスである。オフセット領域内での不純物濃
度差を細かく設定すれば、空乏層の広がりをより精密に
制御できるため、耐圧向上に資する。
【0032】図5〜図10は、本実施の形態に係る半導
体装置の製造方法を示す図である。まず、素子分離領域
2とMISゲート構造3とが形成された、シリコン基板
等の半導体基板1を用意する。そして、その表面の全面
に、シリコン酸化膜等の絶縁膜5を形成する。次に、絶
縁膜5上にフォトレジスト9を形成し、これをパターニ
ングする(図5)。
体装置の製造方法を示す図である。まず、素子分離領域
2とMISゲート構造3とが形成された、シリコン基板
等の半導体基板1を用意する。そして、その表面の全面
に、シリコン酸化膜等の絶縁膜5を形成する。次に、絶
縁膜5上にフォトレジスト9を形成し、これをパターニ
ングする(図5)。
【0033】続いて、フォトレジスト9をマスクとして
異方性エッチングを行い、絶縁膜5を選択的にパターニ
ングしてサイドウォール5aと緩衝膜5cとを形成す
る。そして、フォトレジスト9を除去する(図6)。な
お、緩衝膜5cは、MISゲート構造3の1つの側方に
のみ設けられる。
異方性エッチングを行い、絶縁膜5を選択的にパターニ
ングしてサイドウォール5aと緩衝膜5cとを形成す
る。そして、フォトレジスト9を除去する(図6)。な
お、緩衝膜5cは、MISゲート構造3の1つの側方に
のみ設けられる。
【0034】次に、半導体基板1の表面にマスクたるフ
ォトレジスト10を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP2を行なう(図7)。なお、緩衝膜5cが設
けられた部分においては緩衝膜5cを介しつつ不純物注
入が行なわれる。また、MISゲート構造3から見て緩
衝膜5cよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域4aおよび4bが形成
される。もちろん、オフセット領域4aよりもオフセッ
ト領域4bの方が不純物濃度が高い。
ォトレジスト10を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP2を行なう(図7)。なお、緩衝膜5cが設
けられた部分においては緩衝膜5cを介しつつ不純物注
入が行なわれる。また、MISゲート構造3から見て緩
衝膜5cよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域4aおよび4bが形成
される。もちろん、オフセット領域4aよりもオフセッ
ト領域4bの方が不純物濃度が高い。
【0035】そして、フォトレジスト10を利用して緩
衝膜5cの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト10を除去する(図8)。
この後、フォトレジスト11を全面に形成して、ソース
/ドレイン形成用のマスクとなるようパターニングを行
なう。そして、不純物注入IP3を行なう(図9)。こ
れにより、ソース/ドレイン領域6が形成される(図1
0)。なお、ソース/ドレイン領域6の不純物濃度は、
オフセット領域4bよりも高い。
衝膜5cの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト10を除去する(図8)。
この後、フォトレジスト11を全面に形成して、ソース
/ドレイン形成用のマスクとなるようパターニングを行
なう。そして、不純物注入IP3を行なう(図9)。こ
れにより、ソース/ドレイン領域6が形成される(図1
0)。なお、ソース/ドレイン領域6の不純物濃度は、
オフセット領域4bよりも高い。
【0036】本実施の形態によれば、緩衝膜5cは、M
ISゲート構造3の1つの側方にのみ設けられる。よっ
て、半導体基板1の表面のうち、MISゲート構造3か
ら見て緩衝膜5cよりも外側の部分と、MISゲート構
造3の他の側方の部分とにも不純物注入を行なうこと
で、ドレインが不純物濃度の異なる複数の領域4a,4
b,6で構成された高耐圧MISFETを製造すること
が可能となる。
ISゲート構造3の1つの側方にのみ設けられる。よっ
て、半導体基板1の表面のうち、MISゲート構造3か
ら見て緩衝膜5cよりも外側の部分と、MISゲート構
造3の他の側方の部分とにも不純物注入を行なうこと
で、ドレインが不純物濃度の異なる複数の領域4a,4
b,6で構成された高耐圧MISFETを製造すること
が可能となる。
【0037】<実施の形態3>本実施の形態は、実施の
形態2の変形例であって、実施の形態2においてはオフ
セット領域4aおよび4bとは別個に行なっていたソー
ス/ドレイン領域6の形成を、オフセット領域を1領域
に省略することで同時に行なうようにしたものである。
形態2の変形例であって、実施の形態2においてはオフ
セット領域4aおよび4bとは別個に行なっていたソー
ス/ドレイン領域6の形成を、オフセット領域を1領域
に省略することで同時に行なうようにしたものである。
【0038】図11〜図14は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する。次に、
絶縁膜5上にフォトレジスト12を形成し、これをパタ
ーニングする(図11)。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する。次に、
絶縁膜5上にフォトレジスト12を形成し、これをパタ
ーニングする(図11)。
【0039】続いて、フォトレジスト12をマスクとし
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングしてサイドウォール5aと緩衝膜5dとを形成す
る。そして、フォトレジスト12を除去する(図1
2)。
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングしてサイドウォール5aと緩衝膜5dとを形成す
る。そして、フォトレジスト12を除去する(図1
2)。
【0040】次に、半導体基板1の表面にマスクたるフ
ォトレジスト13を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP4を行なう(図13)。なお、緩衝膜5dが
設けられた部分においては緩衝膜5dを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5dよりも外側の部分と、MISゲート構造3の
他の側方の部分とにも不純物注入は行なわれる。これに
より、オフセット領域4およびソース/ドレイン領域6
が形成される(図14)。もちろん、オフセット領域4
よりもソース/ドレイン領域6の方が不純物濃度が高
い。
ォトレジスト13を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP4を行なう(図13)。なお、緩衝膜5dが
設けられた部分においては緩衝膜5dを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5dよりも外側の部分と、MISゲート構造3の
他の側方の部分とにも不純物注入は行なわれる。これに
より、オフセット領域4およびソース/ドレイン領域6
が形成される(図14)。もちろん、オフセット領域4
よりもソース/ドレイン領域6の方が不純物濃度が高
い。
【0041】このように、オフセット領域を1領域に省
略すれば、オフセット領域4とソース/ドレイン領域6
とを同時に形成でき、さらに工程を削減できる。
略すれば、オフセット領域4とソース/ドレイン領域6
とを同時に形成でき、さらに工程を削減できる。
【0042】<実施の形態4>本実施の形態は、実施の
形態1の変形例であって、実施の形態1と同様の緩衝膜
を高周波対応のMISFETの製造に利用するものであ
る。高周波対応MISFETは、チャネル部の不純物濃
度が調節され、ゲート長が短く形成されることで高周波
信号に対応可能なMISFETである。この高周波対応
MISFETにおいても、実施の形態2および3に示し
た高耐圧MISFETのようにオフセット領域をドレイ
ン側に設けてもよい。
形態1の変形例であって、実施の形態1と同様の緩衝膜
を高周波対応のMISFETの製造に利用するものであ
る。高周波対応MISFETは、チャネル部の不純物濃
度が調節され、ゲート長が短く形成されることで高周波
信号に対応可能なMISFETである。この高周波対応
MISFETにおいても、実施の形態2および3に示し
た高耐圧MISFETのようにオフセット領域をドレイ
ン側に設けてもよい。
【0043】図15〜図20は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。なお、半導体基板1の
うちMISゲート構造3の下方には、チャネル部の不純
物濃度を調節するための高濃度領域1cが設けられてい
る。そして、半導体基板1の表面の全面に、シリコン酸
化膜等の絶縁膜5を形成する。次に、絶縁膜5上にフォ
トレジスト14を形成し、これをパターニングする(図
15)。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。なお、半導体基板1の
うちMISゲート構造3の下方には、チャネル部の不純
物濃度を調節するための高濃度領域1cが設けられてい
る。そして、半導体基板1の表面の全面に、シリコン酸
化膜等の絶縁膜5を形成する。次に、絶縁膜5上にフォ
トレジスト14を形成し、これをパターニングする(図
15)。
【0044】続いて、フォトレジスト14をマスクとし
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングしてサイドウォール5aと緩衝膜5eとを形成す
る。そして、フォトレジスト14を除去する(図1
6)。なお、サイドウォール5aおよび緩衝膜5eは、
MISゲート構造3の対向する2つの側方のいずれにも
設けられる。また、緩衝膜5eの幅は2つの側方のそれ
ぞれで異なっている。
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングしてサイドウォール5aと緩衝膜5eとを形成す
る。そして、フォトレジスト14を除去する(図1
6)。なお、サイドウォール5aおよび緩衝膜5eは、
MISゲート構造3の対向する2つの側方のいずれにも
設けられる。また、緩衝膜5eの幅は2つの側方のそれ
ぞれで異なっている。
【0045】次に、半導体基板1の表面にマスクたるフ
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図17)。なお、緩衝膜5eが
設けられた部分においては緩衝膜5eを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5eよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域4aおよび4bが形成
される。もちろん、オフセット領域4aよりもオフセッ
ト領域4bの方が不純物濃度が高い。
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図17)。なお、緩衝膜5eが
設けられた部分においては緩衝膜5eを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5eよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域4aおよび4bが形成
される。もちろん、オフセット領域4aよりもオフセッ
ト領域4bの方が不純物濃度が高い。
【0046】なお、ドレイン側においてはオフセット領
域4aおよび4bは幅広く形成されるが、ソース側では
オフセット領域4aおよび4bの幅は小さく形成され
る。ソース側のオフセット領域4aおよび4bは、通常
のLDD領域と同様の機能を果たすに過ぎない。
域4aおよび4bは幅広く形成されるが、ソース側では
オフセット領域4aおよび4bの幅は小さく形成され
る。ソース側のオフセット領域4aおよび4bは、通常
のLDD領域と同様の機能を果たすに過ぎない。
【0047】そして、フォトレジスト15を利用して緩
衝膜5eの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト15を除去する(図1
8)。この後、フォトレジスト16を全面に形成して、
ソース/ドレイン形成用のマスクとなるようパターニン
グを行なう。そして、不純物注入IP6を行なう(図1
9)。これにより、ソース/ドレイン領域6が形成され
る(図20)。なお、ソース/ドレイン領域6の不純物
濃度は、オフセット領域4bよりも高い。
衝膜5eの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト15を除去する(図1
8)。この後、フォトレジスト16を全面に形成して、
ソース/ドレイン形成用のマスクとなるようパターニン
グを行なう。そして、不純物注入IP6を行なう(図1
9)。これにより、ソース/ドレイン領域6が形成され
る(図20)。なお、ソース/ドレイン領域6の不純物
濃度は、オフセット領域4bよりも高い。
【0048】本実施の形態によれば、緩衝膜の幅は2つ
の側方のそれぞれで異なる。よって、高周波対応のMI
SFETを高耐圧構造で製造することが可能となる。
の側方のそれぞれで異なる。よって、高周波対応のMI
SFETを高耐圧構造で製造することが可能となる。
【0049】<実施の形態5>本実施の形態は、実施の
形態4の変形例であって、実施の形態4においてはオフ
セット領域4aおよび4bとは別個に行なっていたソー
ス/ドレイン領域6の形成を、オフセット領域を1領域
に省略することで同時に行なうようにしたものである。
形態4の変形例であって、実施の形態4においてはオフ
セット領域4aおよび4bとは別個に行なっていたソー
ス/ドレイン領域6の形成を、オフセット領域を1領域
に省略することで同時に行なうようにしたものである。
【0050】図21〜図24は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する。次に、
絶縁膜5上にフォトレジスト14を形成し、これをパタ
ーニングする(図21)。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する。次に、
絶縁膜5上にフォトレジスト14を形成し、これをパタ
ーニングする(図21)。
【0051】続いて、フォトレジスト14をマスクとし
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングしてサイドウォール5aと緩衝膜5eとを形成す
る。そして、フォトレジスト14を除去する(図2
2)。
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングしてサイドウォール5aと緩衝膜5eとを形成す
る。そして、フォトレジスト14を除去する(図2
2)。
【0052】次に、半導体基板1の表面にマスクたるフ
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図23)。なお、緩衝膜5eが
設けられた部分においては緩衝膜5eを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5eよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域4およびソース/ドレ
イン領域6が形成される。もちろん、オフセット領域4
よりもソース/ドレイン領域6の方が不純物濃度が高
い。
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図23)。なお、緩衝膜5eが
設けられた部分においては緩衝膜5eを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5eよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域4およびソース/ドレ
イン領域6が形成される。もちろん、オフセット領域4
よりもソース/ドレイン領域6の方が不純物濃度が高
い。
【0053】このように、オフセット領域を1領域に省
略すれば、オフセット領域4とソース/ドレイン領域6
とを同時に形成でき、さらに工程を削減できる。
略すれば、オフセット領域4とソース/ドレイン領域6
とを同時に形成でき、さらに工程を削減できる。
【0054】<実施の形態6>本実施の形態は、実施の
形態1の変形例であって、緩衝膜形成に際して膜形成の
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なって、緩衝膜を膜厚の異なる複数の領域で構
成するものである。
形態1の変形例であって、緩衝膜形成に際して膜形成の
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なって、緩衝膜を膜厚の異なる複数の領域で構
成するものである。
【0055】図25〜図28は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、図1と同様
に、その表面の全面に、シリコン酸化膜等の絶縁膜5を
形成して、絶縁膜5上にフォトレジスト7を形成し、こ
れをパターニングする。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、図1と同様
に、その表面の全面に、シリコン酸化膜等の絶縁膜5を
形成して、絶縁膜5上にフォトレジスト7を形成し、こ
れをパターニングする。
【0056】続いて、フォトレジスト7をマスクとして
異方性エッチングを行い、絶縁膜5を選択的にパターニ
ングする。ただし、実施の形態1の場合と異なり、この
段階ではサイドウォール5aと緩衝膜5bとを完全には
形成しない。すなわち、ここでは絶縁膜5の一部をフォ
トレジスト7で覆いつつ、絶縁膜5を薄膜化するにとど
まる(図25)。
異方性エッチングを行い、絶縁膜5を選択的にパターニ
ングする。ただし、実施の形態1の場合と異なり、この
段階ではサイドウォール5aと緩衝膜5bとを完全には
形成しない。すなわち、ここでは絶縁膜5の一部をフォ
トレジスト7で覆いつつ、絶縁膜5を薄膜化するにとど
まる(図25)。
【0057】そして、フォトレジスト7を除去した後、
薄膜化された絶縁膜5fのうち、フォトレジスト7に覆
われていた部分とそれに隣接する薄膜化部分とが選択的
にパターニングされるよう、新たにフォトレジスト17
を形成する。そして、フォトレジスト17をマスクとし
て異方性エッチングを行い、絶縁膜5fを選択的にパタ
ーニングする(図26)。そして、フォトレジスト17
を除去する。これにより、サイドウォール5aと緩衝膜
5b,5gとが形成される。なお、サイドウォール5a
および緩衝膜5b,5gは、MISゲート構造3の対向
する2つの側方のいずれにも設けられる。また、緩衝膜
は膜厚の厚い部分5bと膜厚の薄い部分5gとで構成さ
れている。
薄膜化された絶縁膜5fのうち、フォトレジスト7に覆
われていた部分とそれに隣接する薄膜化部分とが選択的
にパターニングされるよう、新たにフォトレジスト17
を形成する。そして、フォトレジスト17をマスクとし
て異方性エッチングを行い、絶縁膜5fを選択的にパタ
ーニングする(図26)。そして、フォトレジスト17
を除去する。これにより、サイドウォール5aと緩衝膜
5b,5gとが形成される。なお、サイドウォール5a
および緩衝膜5b,5gは、MISゲート構造3の対向
する2つの側方のいずれにも設けられる。また、緩衝膜
は膜厚の厚い部分5bと膜厚の薄い部分5gとで構成さ
れている。
【0058】次に、半導体基板1の表面にマスクたるフ
ォトレジスト8を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入IP1を行なう(図27)。なお、緩衝膜5b,5
gが設けられた部分においては緩衝膜5b,5gを介し
つつ不純物注入が行なわれる。また、MISゲート構造
3から見て緩衝膜5b,5gよりも外側の部分にも不純
物注入は行なわれる。これにより、LDD領域4a,4
bおよびソース/ドレイン領域6が形成される。なお、
LDD領域4bはLDD領域4aよりも不純物濃度が高
く、また、ソース/ドレイン領域6はLDD領域4bよ
りも不純物濃度が高く形成される。
ォトレジスト8を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入IP1を行なう(図27)。なお、緩衝膜5b,5
gが設けられた部分においては緩衝膜5b,5gを介し
つつ不純物注入が行なわれる。また、MISゲート構造
3から見て緩衝膜5b,5gよりも外側の部分にも不純
物注入は行なわれる。これにより、LDD領域4a,4
bおよびソース/ドレイン領域6が形成される。なお、
LDD領域4bはLDD領域4aよりも不純物濃度が高
く、また、ソース/ドレイン領域6はLDD領域4bよ
りも不純物濃度が高く形成される。
【0059】そして、フォトレジスト8を利用して緩衝
膜5b,5gの除去を例えばウェットエッチングにて行
なう。その後、フォトレジスト8を除去する(図2
8)。
膜5b,5gの除去を例えばウェットエッチングにて行
なう。その後、フォトレジスト8を除去する(図2
8)。
【0060】本実施の形態に係る半導体装置の製造方法
によれば、絶縁膜5の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜5b,5gのパターニングを
行なう。よって、緩衝膜5gの膜厚に応じて不純物の注
入量を変更することができる。
によれば、絶縁膜5の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜5b,5gのパターニングを
行なう。よって、緩衝膜5gの膜厚に応じて不純物の注
入量を変更することができる。
【0061】また、緩衝膜は膜厚の異なる複数の領域5
b,5gで構成されている。よって、膜厚の厚い領域5
bを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域5gを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
MISFETのソース/ドレインとして形成することが
でき、不純物注入の回数を削減できる。
b,5gで構成されている。よって、膜厚の厚い領域5
bを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域5gを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
MISFETのソース/ドレインとして形成することが
でき、不純物注入の回数を削減できる。
【0062】また、本実施の形態において緩衝膜5b,
5gは、半導体基板1の表面の全面に絶縁膜5を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜5の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域5b,5gを容易に形成できる。
5gは、半導体基板1の表面の全面に絶縁膜5を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜5の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域5b,5gを容易に形成できる。
【0063】<実施の形態7>本実施の形態は、実施の
形態6の変形例であって、実施の形態6において濃度差
を設けていたLDD領域4aおよび4bを1領域に省略
したものである。
形態6の変形例であって、実施の形態6において濃度差
を設けていたLDD領域4aおよび4bを1領域に省略
したものである。
【0064】図29〜図32は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する(図2
9)。続いて、異方性エッチングを行い、絶縁膜5を薄
膜化する(図30)。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する(図2
9)。続いて、異方性エッチングを行い、絶縁膜5を薄
膜化する(図30)。
【0065】そして、薄膜化された絶縁膜5fのうち、
MISゲート構造3の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト18を形成する。
そして、フォトレジスト18をマスクとして異方性エッ
チングを行い、絶縁膜5fを選択的にパターニングする
(図31)。そして、フォトレジスト18を除去する。
これにより、サイドウォール5aと緩衝膜5hとが形成
される。なお、サイドウォール5aおよび緩衝膜5h
は、MISゲート構造3の対向する2つの側方のいずれ
にも設けられる。
MISゲート構造3の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト18を形成する。
そして、フォトレジスト18をマスクとして異方性エッ
チングを行い、絶縁膜5fを選択的にパターニングする
(図31)。そして、フォトレジスト18を除去する。
これにより、サイドウォール5aと緩衝膜5hとが形成
される。なお、サイドウォール5aおよび緩衝膜5h
は、MISゲート構造3の対向する2つの側方のいずれ
にも設けられる。
【0066】次に、半導体基板1の表面にマスクたるフ
ォトレジスト8を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入IP1を行なう(図32)。なお、緩衝膜5hが設
けられた部分においては緩衝膜5hを介しつつ不純物注
入が行なわれる。また、MISゲート構造3から見て緩
衝膜5hよりも外側の部分にも不純物注入は行なわれ
る。これにより、LDD領域4およびソース/ドレイン
領域6が形成される。なお、ソース/ドレイン領域6は
LDD領域4よりも不純物濃度が高く形成される。
ォトレジスト8を形成し、不純物を注入すべきでない箇
所を覆うようこれをパターニングする。そして、不純物
注入IP1を行なう(図32)。なお、緩衝膜5hが設
けられた部分においては緩衝膜5hを介しつつ不純物注
入が行なわれる。また、MISゲート構造3から見て緩
衝膜5hよりも外側の部分にも不純物注入は行なわれ
る。これにより、LDD領域4およびソース/ドレイン
領域6が形成される。なお、ソース/ドレイン領域6は
LDD領域4よりも不純物濃度が高く形成される。
【0067】そして、フォトレジスト8を利用して緩衝
膜5hの除去を例えばウェットエッチングにて行なう。
その後、フォトレジスト8を除去する。これにより図4
と同様の構造が得られる。
膜5hの除去を例えばウェットエッチングにて行なう。
その後、フォトレジスト8を除去する。これにより図4
と同様の構造が得られる。
【0068】本実施の形態に係る半導体装置の製造方法
によれば、緩衝膜5hは、半導体基板1の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜5hを形成でき
る。
によれば、緩衝膜5hは、半導体基板1の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜5hを形成でき
る。
【0069】また、絶縁膜5の形成の後にエッチングを
行なって薄膜化し、その後、緩衝膜5hのパターニング
を行なう。よって、緩衝膜5hの膜厚に応じて不純物の
注入量を変更することができる。
行なって薄膜化し、その後、緩衝膜5hのパターニング
を行なう。よって、緩衝膜5hの膜厚に応じて不純物の
注入量を変更することができる。
【0070】<実施の形態8>本実施の形態は、実施の
形態2の変形例であって、緩衝膜形成に際して膜形成の
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なって、緩衝膜を膜厚の異なる複数の領域で構
成するものである。
形態2の変形例であって、緩衝膜形成に際して膜形成の
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なって、緩衝膜を膜厚の異なる複数の領域で構
成するものである。
【0071】図33〜図37は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、図5と同様
に、その表面の全面に、シリコン酸化膜等の絶縁膜5を
形成して、絶縁膜5上にフォトレジスト9を形成し、こ
れをパターニングする。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、図5と同様
に、その表面の全面に、シリコン酸化膜等の絶縁膜5を
形成して、絶縁膜5上にフォトレジスト9を形成し、こ
れをパターニングする。
【0072】続いて、フォトレジスト9をマスクとして
異方性エッチングを行い、絶縁膜5を選択的にパターニ
ングする。ただし、実施の形態2の場合と異なり、この
段階ではサイドウォール5aと緩衝膜5cとを完全には
形成しない。すなわち、ここでは絶縁膜5の一部をフォ
トレジスト9で覆いつつ、絶縁膜5を薄膜化するにとど
まる(図33)。
異方性エッチングを行い、絶縁膜5を選択的にパターニ
ングする。ただし、実施の形態2の場合と異なり、この
段階ではサイドウォール5aと緩衝膜5cとを完全には
形成しない。すなわち、ここでは絶縁膜5の一部をフォ
トレジスト9で覆いつつ、絶縁膜5を薄膜化するにとど
まる(図33)。
【0073】そして、フォトレジスト9を除去した後、
薄膜化された絶縁膜5fのうち、フォトレジスト9に覆
われていた部分とそれに隣接する薄膜化部分とが選択的
にパターニングされるよう、新たにフォトレジスト19
を形成する。そして、フォトレジスト19をマスクとし
て異方性エッチングを行い、絶縁膜5fを選択的にパタ
ーニングする(図34)。そして、フォトレジスト19
を除去する。これにより、サイドウォール5aと緩衝膜
5c,5iとが形成される。なお、緩衝膜5c,5i
は、MISゲート構造3の1つの側方にのみ設けられ
る。また、緩衝膜は膜厚の厚い部分5cと膜厚の薄い部
分5iとで構成されている。
薄膜化された絶縁膜5fのうち、フォトレジスト9に覆
われていた部分とそれに隣接する薄膜化部分とが選択的
にパターニングされるよう、新たにフォトレジスト19
を形成する。そして、フォトレジスト19をマスクとし
て異方性エッチングを行い、絶縁膜5fを選択的にパタ
ーニングする(図34)。そして、フォトレジスト19
を除去する。これにより、サイドウォール5aと緩衝膜
5c,5iとが形成される。なお、緩衝膜5c,5i
は、MISゲート構造3の1つの側方にのみ設けられ
る。また、緩衝膜は膜厚の厚い部分5cと膜厚の薄い部
分5iとで構成されている。
【0074】次に、半導体基板1の表面にマスクたるフ
ォトレジスト10を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP2を行なう(図35)。なお、緩衝膜5c,
5iが設けられた部分においては緩衝膜5c,5iを介
しつつ不純物注入が行なわれる。また、MISゲート構
造3から見て緩衝膜5c,5iよりも外側の部分にも不
純物注入は行なわれる。これにより、オフセット領域4
a,4b,4cが形成される。なお、オフセット領域4
bはオフセット領域4aよりも不純物濃度が高く、ま
た、オフセット領域4cはオフセット領域4bよりも不
純物濃度が高く形成される。
ォトレジスト10を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP2を行なう(図35)。なお、緩衝膜5c,
5iが設けられた部分においては緩衝膜5c,5iを介
しつつ不純物注入が行なわれる。また、MISゲート構
造3から見て緩衝膜5c,5iよりも外側の部分にも不
純物注入は行なわれる。これにより、オフセット領域4
a,4b,4cが形成される。なお、オフセット領域4
bはオフセット領域4aよりも不純物濃度が高く、ま
た、オフセット領域4cはオフセット領域4bよりも不
純物濃度が高く形成される。
【0075】そして、フォトレジスト10を利用して緩
衝膜5c,5iの除去を例えばウェットエッチングにて
行なう。その後、フォトレジスト10を除去する(図3
6)。この後、図9の場合と同様にしてフォトレジスト
を全面に形成して、ソース/ドレイン形成用のマスクと
なるようパターニングを行なう。そして、不純物注入を
行って、ソース/ドレイン領域6を形成する(図3
7)。なお、ソース/ドレイン領域6の不純物濃度は、
オフセット領域4cよりも高い。
衝膜5c,5iの除去を例えばウェットエッチングにて
行なう。その後、フォトレジスト10を除去する(図3
6)。この後、図9の場合と同様にしてフォトレジスト
を全面に形成して、ソース/ドレイン形成用のマスクと
なるようパターニングを行なう。そして、不純物注入を
行って、ソース/ドレイン領域6を形成する(図3
7)。なお、ソース/ドレイン領域6の不純物濃度は、
オフセット領域4cよりも高い。
【0076】本実施の形態に係る半導体装置の製造方法
によれば、絶縁膜5の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜5c,5iのパターニングを
行なう。よって、緩衝膜5iの膜厚に応じて不純物の注
入量を変更することができる。
によれば、絶縁膜5の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜5c,5iのパターニングを
行なう。よって、緩衝膜5iの膜厚に応じて不純物の注
入量を変更することができる。
【0077】また、緩衝膜は膜厚の異なる複数の領域5
c,5iで構成されている。よって、膜厚の厚い領域5
cを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域5iを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
高耐圧MISFETのオフセット領域として形成するこ
とができ、不純物注入の回数を削減できる。
c,5iで構成されている。よって、膜厚の厚い領域5
cを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域5iを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
高耐圧MISFETのオフセット領域として形成するこ
とができ、不純物注入の回数を削減できる。
【0078】また、本実施の形態において緩衝膜5c,
5iは、半導体基板1の表面の全面に絶縁膜5を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜5の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域5c,5iを容易に形成できる。
5iは、半導体基板1の表面の全面に絶縁膜5を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜5の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域5c,5iを容易に形成できる。
【0079】<実施の形態9>本実施の形態は、実施の
形態8の変形例であって、実施の形態8において複数の
濃度差を設けていたオフセット領域4a〜4cを2領域
に省略したものである。
形態8の変形例であって、実施の形態8において複数の
濃度差を設けていたオフセット領域4a〜4cを2領域
に省略したものである。
【0080】図38〜図41は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する(図3
8)。続いて、異方性エッチングを行い、絶縁膜5を薄
膜化する(図39)。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する(図3
8)。続いて、異方性エッチングを行い、絶縁膜5を薄
膜化する(図39)。
【0081】そして、薄膜化された絶縁膜5fのうち、
MISゲート構造3の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト19を形成する。
そして、フォトレジスト19をマスクとして異方性エッ
チングを行い、絶縁膜5fを選択的にパターニングする
(図40)。そして、フォトレジスト19を除去する。
これにより、サイドウォール5aと緩衝膜5jとが形成
される。なお、緩衝膜5jは、MISゲート構造3の1
つの側方にのみ設けられる。
MISゲート構造3の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト19を形成する。
そして、フォトレジスト19をマスクとして異方性エッ
チングを行い、絶縁膜5fを選択的にパターニングする
(図40)。そして、フォトレジスト19を除去する。
これにより、サイドウォール5aと緩衝膜5jとが形成
される。なお、緩衝膜5jは、MISゲート構造3の1
つの側方にのみ設けられる。
【0082】次に、半導体基板1の表面にマスクたるフ
ォトレジスト10を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP2を行なう(図41)。なお、緩衝膜5jが
設けられた部分においては緩衝膜5jを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5jよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域4aおよび4bが形成
される。なお、オフセット領域4bはオフセット領域4
aよりも不純物濃度が高く形成される。
ォトレジスト10を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP2を行なう(図41)。なお、緩衝膜5jが
設けられた部分においては緩衝膜5jを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5jよりも外側の部分にも不純物注入は行なわれ
る。これにより、オフセット領域4aおよび4bが形成
される。なお、オフセット領域4bはオフセット領域4
aよりも不純物濃度が高く形成される。
【0083】そして、フォトレジスト10を利用して緩
衝膜5jの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト10を除去する。この後、
図9の場合と同様にしてフォトレジストを全面に形成し
て、ソース/ドレイン形成用のマスクとなるようパター
ニングを行なう。そして、不純物注入を行って、ソース
/ドレイン領域6を形成する。これにより図10と同様
の構造が得られる。
衝膜5jの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト10を除去する。この後、
図9の場合と同様にしてフォトレジストを全面に形成し
て、ソース/ドレイン形成用のマスクとなるようパター
ニングを行なう。そして、不純物注入を行って、ソース
/ドレイン領域6を形成する。これにより図10と同様
の構造が得られる。
【0084】本実施の形態に係る半導体装置の製造方法
によれば、緩衝膜5jは、半導体基板1の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜5jを形成でき
る。
によれば、緩衝膜5jは、半導体基板1の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜5jを形成でき
る。
【0085】また、絶縁膜5の形成の後にエッチングを
行なって薄膜化し、その後、緩衝膜5jのパターニング
を行なう。よって、緩衝膜5jの膜厚に応じて不純物の
注入量を変更することができる。
行なって薄膜化し、その後、緩衝膜5jのパターニング
を行なう。よって、緩衝膜5jの膜厚に応じて不純物の
注入量を変更することができる。
【0086】<実施の形態10>本実施の形態は、実施
の形態9の変形例であって、実施の形態9において濃度
差を設けていたオフセット領域4a,4bをさらに1領
域に省略したものである。
の形態9の変形例であって、実施の形態9において濃度
差を設けていたオフセット領域4a,4bをさらに1領
域に省略したものである。
【0087】図42は、本実施の形態に係る半導体装置
の製造方法を示す図である。まず、実施の形態9と同様
にして図40に示す構造を製造し、フォトレジスト19
を除去する。
の製造方法を示す図である。まず、実施の形態9と同様
にして図40に示す構造を製造し、フォトレジスト19
を除去する。
【0088】次に、半導体基板1の表面にマスクたるフ
ォトレジスト13を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP4を行なう(図42)。なお、緩衝膜5jが
設けられた部分においては緩衝膜5jを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5jよりも外側の部分と、MISゲート構造3の
他の側方の部分とにも不純物注入は行なわれる。これに
より、図14と同様のオフセット領域4およびソース/
ドレイン領域6が形成される。なお、ソース/ドレイン
領域6はオフセット領域4よりも不純物濃度が高く形成
される。
ォトレジスト13を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP4を行なう(図42)。なお、緩衝膜5jが
設けられた部分においては緩衝膜5jを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5jよりも外側の部分と、MISゲート構造3の
他の側方の部分とにも不純物注入は行なわれる。これに
より、図14と同様のオフセット領域4およびソース/
ドレイン領域6が形成される。なお、ソース/ドレイン
領域6はオフセット領域4よりも不純物濃度が高く形成
される。
【0089】このように、オフセット領域を1領域に省
略すれば、オフセット領域4とソース/ドレイン領域6
とを同時に形成でき、さらに工程を削減できる。
略すれば、オフセット領域4とソース/ドレイン領域6
とを同時に形成でき、さらに工程を削減できる。
【0090】<実施の形態11>本実施の形態は、実施
の形態8の変形例であって、緩衝膜を膜厚の異なる複数
の領域で構成しつつ、実施の形態10と同様、オフセッ
ト領域4とソース/ドレイン領域6とを同時に形成でき
るようにしたものである。
の形態8の変形例であって、緩衝膜を膜厚の異なる複数
の領域で構成しつつ、実施の形態10と同様、オフセッ
ト領域4とソース/ドレイン領域6とを同時に形成でき
るようにしたものである。
【0091】図43〜図45は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、実施の形態
8と同様にして図33に示す構造を製造し、フォトレジ
スト9を除去する(図43)。
導体装置の製造方法を示す図である。まず、実施の形態
8と同様にして図33に示す構造を製造し、フォトレジ
スト9を除去する(図43)。
【0092】次に、薄膜化された絶縁膜5fのうち、フ
ォトレジスト9に覆われていた部分とそれに隣接する薄
膜化部分、さらに、MISゲート構造を挟んで対向する
他の側方の薄膜化部分とが選択的にパターニングされる
よう、新たにフォトレジスト20を形成する。そして、
フォトレジスト20をマスクとして異方性エッチングを
行い、絶縁膜5fを選択的にパターニングする(図4
4)。そして、フォトレジスト20を除去する。これに
より、サイドウォール5aと緩衝膜5k,5lとが形成
される。なお、緩衝膜5kは、MISゲート構造3の1
つの側方にのみ設けられ、緩衝膜5lは、MISゲート
構造3の対向する2つの側方のいずれにも設けられる。
また、緩衝膜は膜厚の厚い部分5kと膜厚の薄い部分5
lとで構成されている。
ォトレジスト9に覆われていた部分とそれに隣接する薄
膜化部分、さらに、MISゲート構造を挟んで対向する
他の側方の薄膜化部分とが選択的にパターニングされる
よう、新たにフォトレジスト20を形成する。そして、
フォトレジスト20をマスクとして異方性エッチングを
行い、絶縁膜5fを選択的にパターニングする(図4
4)。そして、フォトレジスト20を除去する。これに
より、サイドウォール5aと緩衝膜5k,5lとが形成
される。なお、緩衝膜5kは、MISゲート構造3の1
つの側方にのみ設けられ、緩衝膜5lは、MISゲート
構造3の対向する2つの側方のいずれにも設けられる。
また、緩衝膜は膜厚の厚い部分5kと膜厚の薄い部分5
lとで構成されている。
【0093】次に、半導体基板1の表面にマスクたるフ
ォトレジスト13を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP4を行なう(図45)。なお、緩衝膜5k,
5lが設けられた部分においては緩衝膜5k,5lを介
しつつ不純物注入が行なわれる。これにより、図14と
同様のオフセット領域4およびソース/ドレイン領域6
が形成される。なお、ソース/ドレイン領域6はオフセ
ット領域4よりも不純物濃度が高く形成される。
ォトレジスト13を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP4を行なう(図45)。なお、緩衝膜5k,
5lが設けられた部分においては緩衝膜5k,5lを介
しつつ不純物注入が行なわれる。これにより、図14と
同様のオフセット領域4およびソース/ドレイン領域6
が形成される。なお、ソース/ドレイン領域6はオフセ
ット領域4よりも不純物濃度が高く形成される。
【0094】このように、緩衝膜5lを、MISゲート
構造3の対向する2つの側方のいずれにも設けるように
し、膜厚の厚い部分5kを一方の側方にのみ設けるよう
にしても、オフセット領域4とソース/ドレイン領域6
とを同時に形成できる。
構造3の対向する2つの側方のいずれにも設けるように
し、膜厚の厚い部分5kを一方の側方にのみ設けるよう
にしても、オフセット領域4とソース/ドレイン領域6
とを同時に形成できる。
【0095】なお、本実施の形態では、イオン注入を行
なう領域の全域に亘って緩衝膜5k,5lが設けられ
る。このようにすれば、緩衝膜5k,5lの膜厚を自由
に設定することで、半導体基板1内各部への不純物の注
入量を変更することができる。
なう領域の全域に亘って緩衝膜5k,5lが設けられ
る。このようにすれば、緩衝膜5k,5lの膜厚を自由
に設定することで、半導体基板1内各部への不純物の注
入量を変更することができる。
【0096】<実施の形態12>本実施の形態は、実施
の形態4の変形例であって、緩衝膜形成に際して膜形成
の後にエッチングを行なって薄膜化し、その後、パター
ニングを行なって、緩衝膜を膜厚の異なる複数の領域で
構成するものである。
の形態4の変形例であって、緩衝膜形成に際して膜形成
の後にエッチングを行なって薄膜化し、その後、パター
ニングを行なって、緩衝膜を膜厚の異なる複数の領域で
構成するものである。
【0097】図46〜図51は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。なお、半導体基板1の
うちMISゲート構造3の下方には、チャネル部の不純
物濃度を調節するための高濃度領域1cが設けられてい
る。そして、その表面の全面に、シリコン酸化膜等の絶
縁膜5を形成して、絶縁膜5上にフォトレジスト21を
形成し、これをパターニングする。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。なお、半導体基板1の
うちMISゲート構造3の下方には、チャネル部の不純
物濃度を調節するための高濃度領域1cが設けられてい
る。そして、その表面の全面に、シリコン酸化膜等の絶
縁膜5を形成して、絶縁膜5上にフォトレジスト21を
形成し、これをパターニングする。
【0098】続いて、フォトレジスト21をマスクとし
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングする。ただし、実施の形態4の場合と異なり、こ
の段階ではサイドウォール5aと緩衝膜とを完全には形
成しない。すなわち、ここでは絶縁膜5の一部をフォト
レジスト9で覆いつつ、絶縁膜5を薄膜化するにとどま
る(図47)。
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングする。ただし、実施の形態4の場合と異なり、こ
の段階ではサイドウォール5aと緩衝膜とを完全には形
成しない。すなわち、ここでは絶縁膜5の一部をフォト
レジスト9で覆いつつ、絶縁膜5を薄膜化するにとどま
る(図47)。
【0099】そして、フォトレジスト21を除去した
後、薄膜化された絶縁膜5fのうち、フォトレジスト2
1に覆われていた部分とそれに隣接する薄膜化部分とが
選択的にパターニングされるよう、新たにフォトレジス
ト22を形成する。そして、フォトレジスト22をマス
クとして異方性エッチングを行い、絶縁膜5fを選択的
にパターニングする(図48)。そして、フォトレジス
ト22を除去する。これにより、サイドウォール5aと
緩衝膜5m,5nとが形成される。なお、緩衝膜5m,
5nは、MISゲート構造3の対向する2つの側方のい
ずれにも設けられる。また、緩衝膜は膜厚の厚い部分5
mと膜厚の薄い部分5nとで構成されている。
後、薄膜化された絶縁膜5fのうち、フォトレジスト2
1に覆われていた部分とそれに隣接する薄膜化部分とが
選択的にパターニングされるよう、新たにフォトレジス
ト22を形成する。そして、フォトレジスト22をマス
クとして異方性エッチングを行い、絶縁膜5fを選択的
にパターニングする(図48)。そして、フォトレジス
ト22を除去する。これにより、サイドウォール5aと
緩衝膜5m,5nとが形成される。なお、緩衝膜5m,
5nは、MISゲート構造3の対向する2つの側方のい
ずれにも設けられる。また、緩衝膜は膜厚の厚い部分5
mと膜厚の薄い部分5nとで構成されている。
【0100】次に、半導体基板1の表面にマスクたるフ
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図49)。なお、緩衝膜5m,
5nが設けられた部分においては緩衝膜5m,5nを介
しつつ不純物注入が行なわれる。また、MISゲート構
造3から見て緩衝膜5m,5nよりも外側の部分にも不
純物注入は行なわれる。これにより、オフセット領域4
a,4b,4cが形成される。なお、オフセット領域4
bはオフセット領域4aよりも不純物濃度が高く、ま
た、オフセット領域4cはオフセット領域4bよりも不
純物濃度が高く形成される。
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図49)。なお、緩衝膜5m,
5nが設けられた部分においては緩衝膜5m,5nを介
しつつ不純物注入が行なわれる。また、MISゲート構
造3から見て緩衝膜5m,5nよりも外側の部分にも不
純物注入は行なわれる。これにより、オフセット領域4
a,4b,4cが形成される。なお、オフセット領域4
bはオフセット領域4aよりも不純物濃度が高く、ま
た、オフセット領域4cはオフセット領域4bよりも不
純物濃度が高く形成される。
【0101】そして、フォトレジスト15を利用して緩
衝膜5m,5nの除去を例えばウェットエッチングにて
行なう。その後、フォトレジスト15を除去する(図5
0)。この後、図19の場合と同様にしてフォトレジス
トを全面に形成して、ソース/ドレイン形成用のマスク
となるようパターニングを行なう。そして、不純物注入
を行って、ソース/ドレイン領域6を形成する(図5
1)。なお、ソース/ドレイン領域6の不純物濃度は、
オフセット領域4cよりも高い。
衝膜5m,5nの除去を例えばウェットエッチングにて
行なう。その後、フォトレジスト15を除去する(図5
0)。この後、図19の場合と同様にしてフォトレジス
トを全面に形成して、ソース/ドレイン形成用のマスク
となるようパターニングを行なう。そして、不純物注入
を行って、ソース/ドレイン領域6を形成する(図5
1)。なお、ソース/ドレイン領域6の不純物濃度は、
オフセット領域4cよりも高い。
【0102】本実施の形態に係る半導体装置の製造方法
によれば、絶縁膜5の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜5m,5nのパターニングを
行なう。よって、緩衝膜5nの膜厚に応じて不純物の注
入量を変更することができる。
によれば、絶縁膜5の形成の後にエッチングを行なって
薄膜化し、その後、緩衝膜5m,5nのパターニングを
行なう。よって、緩衝膜5nの膜厚に応じて不純物の注
入量を変更することができる。
【0103】また、緩衝膜は膜厚の異なる複数の領域5
m,5nで構成されている。よって、膜厚の厚い領域5
mを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域5nを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
高耐圧構造の高周波対応MISFETのオフセット領域
として形成することができ、不純物注入の回数を削減で
きる。
m,5nで構成されている。よって、膜厚の厚い領域5
mを介して不純物注入を行なった部分では不純物濃度が
薄くなり、一方、膜厚の薄い領域5nを介して不純物注
入を行なった部分では不純物濃度が高くなる。よって、
一回の不純物注入で、不純物濃度の異なる複数の領域を
高耐圧構造の高周波対応MISFETのオフセット領域
として形成することができ、不純物注入の回数を削減で
きる。
【0104】また、本実施の形態において緩衝膜5m,
5nは、半導体基板1の表面の全面に絶縁膜5を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜5の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域5m,5nを容易に形成できる。
5nは、半導体基板1の表面の全面に絶縁膜5を形成し
た後、フォトリソグラフィ技術を用いて絶縁膜5の一部
を覆い、エッチングを行なって薄膜化し、さらに、フォ
トリソグラフィ技術およびエッチング技術を用いて、覆
われていた一部と薄膜化した部分の一部とを選択的にパ
ターニングすることで形成される。よって、フォトリソ
グラフィ技術およびエッチング技術により、緩衝膜に膜
厚の異なる複数の領域5m,5nを容易に形成できる。
【0105】<実施の形態13>本実施の形態は、実施
の形態12の変形例であって、実施の形態12において
複数の濃度差を設けていたオフセット領域4a〜4cを
2領域に省略したものである。
の形態12の変形例であって、実施の形態12において
複数の濃度差を設けていたオフセット領域4a〜4cを
2領域に省略したものである。
【0106】図52〜図55は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する(図5
2)。続いて、異方性エッチングを行い、絶縁膜5を薄
膜化する(図53)。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。そして、その表面の全
面に、シリコン酸化膜等の絶縁膜5を形成する(図5
2)。続いて、異方性エッチングを行い、絶縁膜5を薄
膜化する(図53)。
【0107】そして、薄膜化された絶縁膜5fのうち、
MISゲート構造3の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト23を形成する。
そして、フォトレジスト23をマスクとして異方性エッ
チングを行い、絶縁膜5fを選択的にパターニングする
(図54)。そして、フォトレジスト23を除去する。
これにより、サイドウォール5aと緩衝膜5oとが形成
される。なお、緩衝膜5oは、MISゲート構造3の対
向する2つの側方にいずれにも設けられる。
MISゲート構造3の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト23を形成する。
そして、フォトレジスト23をマスクとして異方性エッ
チングを行い、絶縁膜5fを選択的にパターニングする
(図54)。そして、フォトレジスト23を除去する。
これにより、サイドウォール5aと緩衝膜5oとが形成
される。なお、緩衝膜5oは、MISゲート構造3の対
向する2つの側方にいずれにも設けられる。
【0108】次に、半導体基板1の表面にマスクたるフ
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図55)。なお、緩衝膜5oが
設けられた部分においては緩衝膜5oを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5oよりも外側の部分にも不純物注入は行なわれ
る。
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図55)。なお、緩衝膜5oが
設けられた部分においては緩衝膜5oを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5oよりも外側の部分にも不純物注入は行なわれ
る。
【0109】そして、フォトレジスト15を利用して緩
衝膜5oの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト15を除去する。これによ
り、オフセット領域4aおよび4bが形成され、図18
と同様の構造が得られる。この後、図19の場合と同様
にしてフォトレジストを全面に形成して、ソース/ドレ
イン形成用のマスクとなるようパターニングを行なう。
そして、不純物注入を行って、ソース/ドレイン領域6
を形成する。これにより図20と同様の構造が得られ
る。
衝膜5oの除去を例えばウェットエッチングにて行な
う。その後、フォトレジスト15を除去する。これによ
り、オフセット領域4aおよび4bが形成され、図18
と同様の構造が得られる。この後、図19の場合と同様
にしてフォトレジストを全面に形成して、ソース/ドレ
イン形成用のマスクとなるようパターニングを行なう。
そして、不純物注入を行って、ソース/ドレイン領域6
を形成する。これにより図20と同様の構造が得られ
る。
【0110】本実施の形態に係る半導体装置の製造方法
によれば、緩衝膜5oは、半導体基板1の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜5oを形成でき
る。
によれば、緩衝膜5oは、半導体基板1の表面の全面に
膜形成した後、フォトリソグラフィ技術およびエッチン
グ技術を用いて選択的にパターニングすることで形成さ
れる。よって、必要な部分にのみ緩衝膜5oを形成でき
る。
【0111】また、絶縁膜5の形成の後にエッチングを
行なって薄膜化し、その後、緩衝膜5oのパターニング
を行なう。よって、緩衝膜5oの膜厚に応じて不純物の
注入量を変更することができる。
行なって薄膜化し、その後、緩衝膜5oのパターニング
を行なう。よって、緩衝膜5oの膜厚に応じて不純物の
注入量を変更することができる。
【0112】<実施の形態14>本実施の形態は、実施
の形態13の変形例であって、実施の形態13において
濃度差を設けていたオフセット領域4a,4bをさらに
1領域に省略したものである。
の形態13の変形例であって、実施の形態13において
濃度差を設けていたオフセット領域4a,4bをさらに
1領域に省略したものである。
【0113】図56および図57は、本実施の形態に係
る半導体装置の製造方法を示す図である。まず、実施の
形態13と同様にして図53に示す構造を製造する。
る半導体装置の製造方法を示す図である。まず、実施の
形態13と同様にして図53に示す構造を製造する。
【0114】そして、薄膜化された絶縁膜5fのうち、
MISゲート構造3の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト24を形成する。
そして、フォトレジスト24をマスクとして異方性エッ
チングを行い、絶縁膜5fを選択的にパターニングする
(図56)。そして、フォトレジスト24を除去する。
これにより、サイドウォール5aと緩衝膜5pとが形成
される。なお、緩衝膜5pは、MISゲート構造3の対
向する2つの側方にいずれにも設けられる。
MISゲート構造3の側方の部分が選択的にパターニン
グされるよう、新たにフォトレジスト24を形成する。
そして、フォトレジスト24をマスクとして異方性エッ
チングを行い、絶縁膜5fを選択的にパターニングする
(図56)。そして、フォトレジスト24を除去する。
これにより、サイドウォール5aと緩衝膜5pとが形成
される。なお、緩衝膜5pは、MISゲート構造3の対
向する2つの側方にいずれにも設けられる。
【0115】次に、半導体基板1の表面にマスクたるフ
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図57)。なお、緩衝膜5pが
設けられた部分においては緩衝膜5pを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5pよりも外側の部分にも不純物注入は行なわれ
る。これにより、図24と同様のオフセット領域4およ
びソース/ドレイン領域6が形成される。なお、ソース
/ドレイン領域6はオフセット領域4よりも不純物濃度
が高く形成される。
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図57)。なお、緩衝膜5pが
設けられた部分においては緩衝膜5pを介しつつ不純物
注入が行なわれる。また、MISゲート構造3から見て
緩衝膜5pよりも外側の部分にも不純物注入は行なわれ
る。これにより、図24と同様のオフセット領域4およ
びソース/ドレイン領域6が形成される。なお、ソース
/ドレイン領域6はオフセット領域4よりも不純物濃度
が高く形成される。
【0116】このように、オフセット領域の形成を1領
域に省略すれば、オフセット領域4とソース/ドレイン
領域6とを同時に形成でき、さらに工程を削減できる。
域に省略すれば、オフセット領域4とソース/ドレイン
領域6とを同時に形成でき、さらに工程を削減できる。
【0117】<実施の形態15>本実施の形態は、実施
の形態12の変形例であって、緩衝膜を膜厚の異なる複
数の領域で構成しつつ、実施の形態14と同様、オフセ
ット領域4とソース/ドレイン領域6とを同時に形成で
きるようにしたものである。
の形態12の変形例であって、緩衝膜を膜厚の異なる複
数の領域で構成しつつ、実施の形態14と同様、オフセ
ット領域4とソース/ドレイン領域6とを同時に形成で
きるようにしたものである。
【0118】図58〜図61は、本実施の形態に係る半
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。なお、半導体基板1の
うちMISゲート構造3の下方には、チャネル部の不純
物濃度を調節するための高濃度領域1cが設けられてい
る。そして、その表面の全面に、シリコン酸化膜等の絶
縁膜5を形成して、絶縁膜5上にフォトレジスト25を
形成し、これをパターニングする(図58)。
導体装置の製造方法を示す図である。まず、素子分離領
域2とMISゲート構造3とが形成された、シリコン基
板等の半導体基板1を用意する。なお、半導体基板1の
うちMISゲート構造3の下方には、チャネル部の不純
物濃度を調節するための高濃度領域1cが設けられてい
る。そして、その表面の全面に、シリコン酸化膜等の絶
縁膜5を形成して、絶縁膜5上にフォトレジスト25を
形成し、これをパターニングする(図58)。
【0119】続いて、フォトレジスト25をマスクとし
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングする。ただし、この段階ではサイドウォール5a
と緩衝膜とを完全には形成しない。すなわち、ここでは
絶縁膜5の一部をフォトレジスト25で覆いつつ、絶縁
膜5を薄膜化するにとどまる(図59)。
て異方性エッチングを行い、絶縁膜5を選択的にパター
ニングする。ただし、この段階ではサイドウォール5a
と緩衝膜とを完全には形成しない。すなわち、ここでは
絶縁膜5の一部をフォトレジスト25で覆いつつ、絶縁
膜5を薄膜化するにとどまる(図59)。
【0120】そして、フォトレジスト25を除去した
後、薄膜化された絶縁膜5fのうち、フォトレジスト2
5に覆われていた部分とそれに隣接する薄膜化部分とが
選択的にパターニングされるよう、新たにフォトレジス
ト26を形成する。そして、フォトレジスト26をマス
クとして異方性エッチングを行い、絶縁膜5fを選択的
にパターニングする(図60)。そして、フォトレジス
ト26を除去する。これにより、サイドウォール5aと
緩衝膜5q,5rとが形成される。なお、緩衝膜5q,
5rは、MISゲート構造3の対向する2つの側方のい
ずれにも設けられる。また、緩衝膜は膜厚の厚い部分5
qと膜厚の薄い部分5rとで構成されている。
後、薄膜化された絶縁膜5fのうち、フォトレジスト2
5に覆われていた部分とそれに隣接する薄膜化部分とが
選択的にパターニングされるよう、新たにフォトレジス
ト26を形成する。そして、フォトレジスト26をマス
クとして異方性エッチングを行い、絶縁膜5fを選択的
にパターニングする(図60)。そして、フォトレジス
ト26を除去する。これにより、サイドウォール5aと
緩衝膜5q,5rとが形成される。なお、緩衝膜5q,
5rは、MISゲート構造3の対向する2つの側方のい
ずれにも設けられる。また、緩衝膜は膜厚の厚い部分5
qと膜厚の薄い部分5rとで構成されている。
【0121】次に、半導体基板1の表面にマスクたるフ
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図61)。なお、緩衝膜5q,
5rが設けられた部分においては緩衝膜5q,5rを介
しつつ不純物注入が行なわれる。これにより、図24と
同様のオフセット領域4およびソース/ドレイン領域6
が形成される。なお、ソース/ドレイン領域6はオフセ
ット領域4よりも不純物濃度が高く形成される。
ォトレジスト15を形成し、不純物を注入すべきでない
箇所を覆うようこれをパターニングする。そして、不純
物注入IP5を行なう(図61)。なお、緩衝膜5q,
5rが設けられた部分においては緩衝膜5q,5rを介
しつつ不純物注入が行なわれる。これにより、図24と
同様のオフセット領域4およびソース/ドレイン領域6
が形成される。なお、ソース/ドレイン領域6はオフセ
ット領域4よりも不純物濃度が高く形成される。
【0122】このように、緩衝膜5q,5rを、MIS
ゲート構造3の対向する2つの側方のいずれにも設ける
ようにしても、オフセット領域4とソース/ドレイン領
域6とを同時に形成できる。
ゲート構造3の対向する2つの側方のいずれにも設ける
ようにしても、オフセット領域4とソース/ドレイン領
域6とを同時に形成できる。
【0123】なお、本実施の形態では、イオン注入を行
なう領域の全域に亘って緩衝膜5q,5rが設けられ
る。このようにすれば、緩衝膜5q,5rの膜厚を自由
に設定することで、半導体基板1内各部への不純物の注
入量を変更することができる。
なう領域の全域に亘って緩衝膜5q,5rが設けられ
る。このようにすれば、緩衝膜5q,5rの膜厚を自由
に設定することで、半導体基板1内各部への不純物の注
入量を変更することができる。
【0124】
【発明の効果】請求項1に記載の発明によれば、緩衝膜
を含む所定の領域において、緩衝膜が設けられた部分で
は緩衝膜を介しつつ、半導体基板に不純物注入を行な
う。よって、所定の領域の一部に緩衝膜が設けられてい
る場合には、緩衝膜を介して不純物注入を行なった部分
で不純物濃度が薄くなり、一方、緩衝膜が設けられてい
ない部分では不純物濃度が高くなる。よって、一回の不
純物注入で、不純物濃度の異なる複数の領域をMISF
ETのソース/ドレインとして形成することができ、不
純物注入の回数を削減できる。
を含む所定の領域において、緩衝膜が設けられた部分で
は緩衝膜を介しつつ、半導体基板に不純物注入を行な
う。よって、所定の領域の一部に緩衝膜が設けられてい
る場合には、緩衝膜を介して不純物注入を行なった部分
で不純物濃度が薄くなり、一方、緩衝膜が設けられてい
ない部分では不純物濃度が高くなる。よって、一回の不
純物注入で、不純物濃度の異なる複数の領域をMISF
ETのソース/ドレインとして形成することができ、不
純物注入の回数を削減できる。
【0125】請求項2に記載の発明によれば、緩衝膜は
所定の領域の一部に設けられる。よって、緩衝膜を介し
て不純物注入を行なった部分で不純物濃度が薄くなり、
一方、緩衝膜が設けられていない部分では不純物濃度が
高くなる。よって、一回の不純物注入で、不純物濃度の
異なる複数の領域をMISFETのソース/ドレインと
して形成することができ、不純物注入の回数を削減でき
る。
所定の領域の一部に設けられる。よって、緩衝膜を介し
て不純物注入を行なった部分で不純物濃度が薄くなり、
一方、緩衝膜が設けられていない部分では不純物濃度が
高くなる。よって、一回の不純物注入で、不純物濃度の
異なる複数の領域をMISFETのソース/ドレインと
して形成することができ、不純物注入の回数を削減でき
る。
【0126】請求項3に記載の発明によれば、緩衝膜は
所定の領域の全域に亘って設けられる。よって、緩衝膜
の膜厚に応じて不純物の注入量を変更することができ
る。
所定の領域の全域に亘って設けられる。よって、緩衝膜
の膜厚に応じて不純物の注入量を変更することができ
る。
【0127】請求項4に記載の発明によれば、不純物注
入は、MISゲート構造から見て緩衝膜よりも外側の部
分にも行なわれる。よって、ソース/ドレインが不純物
濃度の異なる複数の領域で構成されたMISFETを製
造することが可能となる。
入は、MISゲート構造から見て緩衝膜よりも外側の部
分にも行なわれる。よって、ソース/ドレインが不純物
濃度の異なる複数の領域で構成されたMISFETを製
造することが可能となる。
【0128】請求項5に記載の発明によれば、緩衝膜
は、MISゲート構造の1つの側方にのみ設けられる。
よって、半導体基板表面のうち、MISゲート構造から
見て緩衝膜よりも外側の部分と、MISゲート構造の他
の側方の部分とにも不純物注入を行なうことで、ドレイ
ンが不純物濃度の異なる複数の領域で構成された高耐圧
MISFETを製造することが可能となる。
は、MISゲート構造の1つの側方にのみ設けられる。
よって、半導体基板表面のうち、MISゲート構造から
見て緩衝膜よりも外側の部分と、MISゲート構造の他
の側方の部分とにも不純物注入を行なうことで、ドレイ
ンが不純物濃度の異なる複数の領域で構成された高耐圧
MISFETを製造することが可能となる。
【0129】請求項6に記載の発明によれば、緩衝膜
は、MISゲート構造の対向する2つの側方のいずれに
も設けられる。よって、半導体基板表面のうちMISゲ
ート構造から見て緩衝膜よりも外側の部分に不純物注入
を行なうことで、ソース/ドレインの両方が不純物濃度
の異なる複数の領域で構成されたMISFETを製造す
ることが可能となる。
は、MISゲート構造の対向する2つの側方のいずれに
も設けられる。よって、半導体基板表面のうちMISゲ
ート構造から見て緩衝膜よりも外側の部分に不純物注入
を行なうことで、ソース/ドレインの両方が不純物濃度
の異なる複数の領域で構成されたMISFETを製造す
ることが可能となる。
【0130】請求項7に記載の発明によれば、緩衝膜の
幅は2つの側方のそれぞれで異なる。よって、高周波対
応のMISFETを高耐圧構造で製造することが可能と
なる。
幅は2つの側方のそれぞれで異なる。よって、高周波対
応のMISFETを高耐圧構造で製造することが可能と
なる。
【0131】請求項8に記載の発明によれば、緩衝膜
は、半導体基板の表面の全面に膜形成した後、フォトリ
ソグラフィ技術およびエッチング技術を用いて選択的に
パターニングすることで形成される。よって、必要な部
分にのみ緩衝膜を形成できる。
は、半導体基板の表面の全面に膜形成した後、フォトリ
ソグラフィ技術およびエッチング技術を用いて選択的に
パターニングすることで形成される。よって、必要な部
分にのみ緩衝膜を形成できる。
【0132】請求項9に記載の発明によれば、膜形成の
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なう。よって、緩衝膜の膜厚に応じて不純物の
注入量を変更することができる。
後にエッチングを行なって薄膜化し、その後、パターニ
ングを行なう。よって、緩衝膜の膜厚に応じて不純物の
注入量を変更することができる。
【0133】請求項10に記載の発明によれば、緩衝膜
は膜厚の異なる複数の領域で構成されている。よって、
膜厚の厚い領域を介して不純物注入を行なった部分では
不純物濃度が薄くなり、一方、膜厚の薄い領域を介して
不純物注入を行なった部分では不純物濃度が高くなる。
よって、一回の不純物注入で、不純物濃度の異なる複数
の領域をMISFETのソース/ドレインとして形成す
ることができ、不純物注入の回数を削減できる。
は膜厚の異なる複数の領域で構成されている。よって、
膜厚の厚い領域を介して不純物注入を行なった部分では
不純物濃度が薄くなり、一方、膜厚の薄い領域を介して
不純物注入を行なった部分では不純物濃度が高くなる。
よって、一回の不純物注入で、不純物濃度の異なる複数
の領域をMISFETのソース/ドレインとして形成す
ることができ、不純物注入の回数を削減できる。
【0134】請求項11に記載の発明によれば、緩衝膜
は、半導体基板の表面の全面に膜形成した後、フォトリ
ソグラフィ技術を用いて膜の一部を覆い、エッチングを
行なって薄膜化し、さらに、フォトリソグラフィ技術お
よびエッチング技術を用いて、覆われていた一部と薄膜
化した部分の一部とを選択的にパターニングすることで
形成される。よって、フォトリソグラフィ技術およびエ
ッチング技術により、緩衝膜に膜厚の異なる複数の領域
を容易に形成できる。
は、半導体基板の表面の全面に膜形成した後、フォトリ
ソグラフィ技術を用いて膜の一部を覆い、エッチングを
行なって薄膜化し、さらに、フォトリソグラフィ技術お
よびエッチング技術を用いて、覆われていた一部と薄膜
化した部分の一部とを選択的にパターニングすることで
形成される。よって、フォトリソグラフィ技術およびエ
ッチング技術により、緩衝膜に膜厚の異なる複数の領域
を容易に形成できる。
【0135】請求項12に記載の発明によれば、不純物
注入を行なう際には、不純物を注入すべきでない箇所に
マスクを設けておく。よって、その箇所においては、マ
スクにより不純物の注入が防止される。
注入を行なう際には、不純物を注入すべきでない箇所に
マスクを設けておく。よって、その箇所においては、マ
スクにより不純物の注入が防止される。
【図1】 実施の形態1に係る半導体装置の製造方法を
示す図である。
示す図である。
【図2】 実施の形態1に係る半導体装置の製造方法を
示す図である。
示す図である。
【図3】 実施の形態1に係る半導体装置の製造方法を
示す図である。
示す図である。
【図4】 実施の形態1に係る半導体装置の製造方法を
示す図である。
示す図である。
【図5】 実施の形態2に係る半導体装置の製造方法を
示す図である。
示す図である。
【図6】 実施の形態2に係る半導体装置の製造方法を
示す図である。
示す図である。
【図7】 実施の形態2に係る半導体装置の製造方法を
示す図である。
示す図である。
【図8】 実施の形態2に係る半導体装置の製造方法を
示す図である。
示す図である。
【図9】 実施の形態2に係る半導体装置の製造方法を
示す図である。
示す図である。
【図10】 実施の形態2に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図11】 実施の形態3に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図12】 実施の形態3に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図13】 実施の形態3に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図14】 実施の形態3に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図15】 実施の形態4に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図16】 実施の形態4に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図17】 実施の形態4に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図18】 実施の形態4に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図19】 実施の形態4に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図20】 実施の形態4に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図21】 実施の形態5に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図22】 実施の形態5に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図23】 実施の形態5に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図24】 実施の形態5に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図25】 実施の形態6に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図26】 実施の形態6に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図27】 実施の形態6に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図28】 実施の形態6に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図29】 実施の形態7に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図30】 実施の形態7に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図31】 実施の形態7に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図32】 実施の形態7に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図33】 実施の形態8に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図34】 実施の形態8に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図35】 実施の形態8に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図36】 実施の形態8に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図37】 実施の形態8に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図38】 実施の形態9に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図39】 実施の形態9に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図40】 実施の形態9に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図41】 実施の形態9に係る半導体装置の製造方法
を示す図である。
を示す図である。
【図42】 実施の形態10に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図43】 実施の形態11に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図44】 実施の形態11に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図45】 実施の形態11に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図46】 実施の形態12に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図47】 実施の形態12に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図48】 実施の形態12に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図49】 実施の形態12に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図50】 実施の形態12に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図51】 実施の形態12に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図52】 実施の形態13に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図53】 実施の形態13に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図54】 実施の形態13に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図55】 実施の形態13に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図56】 実施の形態14に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図57】 実施の形態14に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図58】 実施の形態15に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図59】 実施の形態15に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図60】 実施の形態15に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図61】 実施の形態15に係る半導体装置の製造方
法を示す図である。
法を示す図である。
【図62】 従来の半導体装置の製造方法を示す図であ
る。
る。
【図63】 従来の半導体装置の製造方法を示す図であ
る。
る。
【図64】 従来の半導体装置の製造方法を示す図であ
る。
る。
【図65】 従来の半導体装置の製造方法を示す図であ
る。
る。
1 半導体基板、2 素子分離領域、3 MISゲート
構造、4,4a〜4cLDD領域またはオフセット領
域、5,5f 絶縁膜、5a サイドウォール、5b〜
5e,5g〜5r 緩衝膜、6 ソース/ドレイン領
域、7〜26 フォトレジスト。
構造、4,4a〜4cLDD領域またはオフセット領
域、5,5f 絶縁膜、5a サイドウォール、5b〜
5e,5g〜5r 緩衝膜、6 ソース/ドレイン領
域、7〜26 フォトレジスト。
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フロントページの続き
Fターム(参考) 5F140 AA40 BA01 BG08 BG12 BG50
BG53 BH13 BH15 BH18 BH30
BK01 BK06 BK13 CB01
Claims (12)
- 【請求項1】 (a)表面にMIS(Metal Insulator
Semiconductor)ゲート構造が形成された半導体基板を
準備する工程と、 (b)前記半導体基板の前記表面上であって前記MIS
ゲート構造の側方に、不純物の注入量を削減するための
緩衝膜を設ける工程と、 (c)前記緩衝膜を含む所定の領域において、前記緩衝
膜が設けられた部分では前記緩衝膜を介しつつ、前記半
導体基板に不純物注入を行なう工程と、 (d)前記緩衝膜を除去する工程とを備える半導体装置
の製造方法。 - 【請求項2】 請求項1に記載の半導体装置の製造方法
であって、 前記緩衝膜は前記所定の領域の一部に設けられる半導体
装置の製造方法。 - 【請求項3】 請求項1に記載の半導体装置の製造方法
であって、 前記緩衝膜は前記所定の領域の全域に亘って設けられる
半導体装置の製造方法。 - 【請求項4】 請求項1に記載の半導体装置の製造方法
であって、 前記不純物注入は、前記MISゲート構造から見て前記
緩衝膜よりも外側の部分にも行なわれる半導体装置の製
造方法。 - 【請求項5】 請求項1に記載の半導体装置の製造方法
であって、 前記緩衝膜は、前記MISゲート構造の1つの側方にの
み設けられる半導体装置の製造方法。 - 【請求項6】 請求項1に記載の半導体装置の製造方法
であって、 前記緩衝膜は、前記MISゲート構造の対向する2つの
側方のいずれにも設けられる半導体装置の製造方法。 - 【請求項7】 請求項6に記載の半導体装置の製造方法
であって、 前記緩衝膜の幅は前記2つの側方のそれぞれで異なる半
導体装置の製造方法。 - 【請求項8】 請求項1に記載の半導体装置の製造方法
であって、 前記緩衝膜は、前記半導体基板の前記表面の全面に膜形
成した後、フォトリソグラフィ技術およびエッチング技
術を用いて選択的にパターニングすることで形成される
半導体装置の製造方法。 - 【請求項9】 請求項8に記載の半導体装置の製造方法
であって、 前記膜形成の後にエッチングを行なって薄膜化し、その
後、前記パターニングを行なう半導体装置の製造方法。 - 【請求項10】 請求項1に記載の半導体装置の製造方
法であって、 前記緩衝膜は膜厚の異なる複数の領域で構成されている
半導体装置の製造方法。 - 【請求項11】 請求項10に記載の半導体装置の製造
方法であって、 前記緩衝膜は、前記半導体基板の前記表面の全面に膜形
成した後、フォトリソグラフィ技術を用いて膜の一部を
覆い、エッチングを行なって薄膜化し、さらに、 フォトリソグラフィ技術およびエッチング技術を用い
て、覆われていた前記一部と薄膜化した部分の一部とを
選択的にパターニングすることで形成される半導体装置
の製造方法。 - 【請求項12】 請求項1に記載の半導体装置の製造方
法であって、 前記不純物注入を行なう際には、不純物を注入すべきで
ない箇所にマスクを設けておく半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002021588A JP2003224137A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置の製造方法 |
US10/184,914 US6670252B2 (en) | 2002-01-30 | 2002-07-01 | Method of manufacturing semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002021588A JP2003224137A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2003224137A true JP2003224137A (ja) | 2003-08-08 |
Family
ID=27606321
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002021588A Pending JP2003224137A (ja) | 2002-01-30 | 2002-01-30 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6670252B2 (ja) |
JP (1) | JP2003224137A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339207A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102881571B (zh) * | 2012-09-28 | 2014-11-26 | 京东方科技集团股份有限公司 | 有源层离子注入方法及薄膜晶体管有源层离子注入方法 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0396271A (ja) | 1989-09-08 | 1991-04-22 | Fujitsu Ltd | 半導体装置の製造方法 |
US5234852A (en) * | 1990-10-10 | 1993-08-10 | Sgs-Thomson Microelectronics, Inc. | Sloped spacer for MOS field effect devices comprising reflowable glass layer |
JP2509412B2 (ja) | 1991-05-09 | 1996-06-19 | サムスン エレクトロニクス カンパニー リミテッド | 半導体装置の製造方法 |
US5428240A (en) * | 1994-07-07 | 1995-06-27 | United Microelectronics Corp. | Source/drain structural configuration for MOSFET integrated circuit devices |
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US5811342A (en) * | 1998-01-26 | 1998-09-22 | Texas Instruments - Acer Incorporated | Method for forming a semiconductor device with a graded lightly-doped drain structure |
TWI222747B (en) * | 2001-05-29 | 2004-10-21 | Macronix Int Co Ltd | Method of manufacturing metal-oxide semiconductor transistor |
TW517348B (en) * | 2001-11-05 | 2003-01-11 | Macronix Int Co Ltd | Manufacturing method of non-volatile memory with shallow junction |
-
2002
- 2002-01-30 JP JP2002021588A patent/JP2003224137A/ja active Pending
- 2002-07-01 US US10/184,914 patent/US6670252B2/en not_active Expired - Fee Related
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006339207A (ja) * | 2005-05-31 | 2006-12-14 | Toshiba Corp | 半導体記憶装置およびその製造方法 |
JP4634864B2 (ja) * | 2005-05-31 | 2011-02-16 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
Also Published As
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---|---|
US20030143826A1 (en) | 2003-07-31 |
US6670252B2 (en) | 2003-12-30 |
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