JPH10107267A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】チャンネル領域とドレイン領域間の基板内にト
ンネル絶縁膜を形成して、ショートチャンネル効果及び
突き抜け現象を防止し得るＭＯＳトランジスタ及びその
製造方法を提供しようとするものである。 【解決手段】半導体基板と、該半導体基板上の所定領域
に順次形成されたゲート絶縁膜及びゲート電極と、該ゲ
ート電極両方側の半導体基板内に形成された不純物領域
のソース及びドレインと、それらソースとドレイン１３
間に形成されたチャンネル領域と、該チャンネル領域と
前記不純物領域間の基板内に形成された絶縁膜と、を備
え、半導体基板上にゲート電極を形成する工程と、該ゲ
ート電極の一方側（ドレイン側）の下部に位置した前記
半導体基板内にトンネル絶縁膜を形成する工程と、前記
ゲート電極両方側の半導体基板内に不純物領域を形成す
る工程と、を順次行って電界効果トランジスタを製造す
る。
ンネル絶縁膜を形成して、ショートチャンネル効果及び
突き抜け現象を防止し得るＭＯＳトランジスタ及びその
製造方法を提供しようとするものである。 【解決手段】半導体基板と、該半導体基板上の所定領域
に順次形成されたゲート絶縁膜及びゲート電極と、該ゲ
ート電極両方側の半導体基板内に形成された不純物領域
のソース及びドレインと、それらソースとドレイン１３
間に形成されたチャンネル領域と、該チャンネル領域と
前記不純物領域間の基板内に形成された絶縁膜と、を備
え、半導体基板上にゲート電極を形成する工程と、該ゲ
ート電極の一方側（ドレイン側）の下部に位置した前記
半導体基板内にトンネル絶縁膜を形成する工程と、前記
ゲート電極両方側の半導体基板内に不純物領域を形成す
る工程と、を順次行って電界効果トランジスタを製造す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ及びその製造方法に係るもので、詳しくは、チャン
ネル領域とドレイン領域間にトンネリングの絶縁膜を形
成して、ショートチャンネル効果及び突き抜け現象を防
止する技術に関する。
スタ及びその製造方法に係るもので、詳しくは、チャン
ネル領域とドレイン領域間にトンネリングの絶縁膜を形
成して、ショートチャンネル効果及び突き抜け現象を防
止する技術に関する。
【０００２】
【従来の技術】従来、ＭＯＳ(Metal Oxide Semiconduct
or）型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」
と記す）においては、図１２に示すように、半導体基板
１１に電界効果を誘導するため電圧を印加するゲート電
極１５と、半導体基板１１とゲート電極１５間に形成さ
れたゲート酸化膜１４と、該ゲート酸化膜１４の両側の
基板１１内に形成され、電荷を供給するソース１２なら
びに、該電荷を外部に排出するドレイン１３と、ソース
１２とドレイン間のゲート酸化膜１４下方に形成された
チャンネル領域１１’と、を備えて構成されている。
or）型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」
と記す）においては、図１２に示すように、半導体基板
１１に電界効果を誘導するため電圧を印加するゲート電
極１５と、半導体基板１１とゲート電極１５間に形成さ
れたゲート酸化膜１４と、該ゲート酸化膜１４の両側の
基板１１内に形成され、電荷を供給するソース１２なら
びに、該電荷を外部に排出するドレイン１３と、ソース
１２とドレイン間のゲート酸化膜１４下方に形成された
チャンネル領域１１’と、を備えて構成されている。
【０００３】以下、かかる従来のＭＯＳＦＥＴの製造方
法を図１３及び図１４に基づいて説明する。先ず、図１
３（Ａ）に示すように、半導体基板１１上にゲート酸化
膜１４ａ及びゲート用多結晶ポリシリコン１５ａを順次
形成し、図１３（Ｂ）に示すように、パターニングして
ゲート電極１５を形成する。次いで、図１４（Ｃ）に示
すように、該ゲート電極１５を包含した半導体基板１１
上にバッファ酸化膜１６を形成し、ゲート電極１５をマ
スクとしてゲート電極１５両側の半導体基板１１内に不
純物を注入してソース１２及びドレイン１３を形成した
後、バッファ酸化膜１６を除去する。これにより図１４
（Ｄ）に示すような電界効果トランジスタが製造され
る。
法を図１３及び図１４に基づいて説明する。先ず、図１
３（Ａ）に示すように、半導体基板１１上にゲート酸化
膜１４ａ及びゲート用多結晶ポリシリコン１５ａを順次
形成し、図１３（Ｂ）に示すように、パターニングして
ゲート電極１５を形成する。次いで、図１４（Ｃ）に示
すように、該ゲート電極１５を包含した半導体基板１１
上にバッファ酸化膜１６を形成し、ゲート電極１５をマ
スクとしてゲート電極１５両側の半導体基板１１内に不
純物を注入してソース１２及びドレイン１３を形成した
後、バッファ酸化膜１６を除去する。これにより図１４
（Ｄ）に示すような電界効果トランジスタが製造され
る。
【０００４】このような従来のＭＯＳＦＥＴにおいて
は、ｐ型半導体基板にｎ型不純物を注入してソース及び
ドレインを形成したものがｎ−チャンネルＭＯＳＦＥＴ
であり、ｎ型半導体基板にｐ型不純物を注入してソース
及びドレインを形成したものがｐ−チャンネルＭＯＳＦ
ＥＴである。このような従来のｎ−チャンネルＭＯＳＦ
ＥＴのゲート電極１５に静電圧を印加すると、半導体基
板表面にｎ型反転層１１’が形成され、該反転層１１’
によりソース１２とドレイン１３とが電気的に接続され
る。
は、ｐ型半導体基板にｎ型不純物を注入してソース及び
ドレインを形成したものがｎ−チャンネルＭＯＳＦＥＴ
であり、ｎ型半導体基板にｐ型不純物を注入してソース
及びドレインを形成したものがｐ−チャンネルＭＯＳＦ
ＥＴである。このような従来のｎ−チャンネルＭＯＳＦ
ＥＴのゲート電極１５に静電圧を印加すると、半導体基
板表面にｎ型反転層１１’が形成され、該反転層１１’
によりソース１２とドレイン１３とが電気的に接続され
る。
【０００５】このとき、ソース１２とドレイン１３とを
電気的に接続するｎ型反転層がチャンネル領域１１’で
あり、該チャンネル領域１１’が形成された状態でドレ
イン１３に電圧を印加すると、チャンネル領域１１’内
の電子は自由に動くので、ソース１２とドレイン１３間
に電流が流れるようになる。
電気的に接続するｎ型反転層がチャンネル領域１１’で
あり、該チャンネル領域１１’が形成された状態でドレ
イン１３に電圧を印加すると、チャンネル領域１１’内
の電子は自由に動くので、ソース１２とドレイン１３間
に電流が流れるようになる。
【０００６】
【発明が解決しようとする課題】然るに、このような従
来のＭＯＳＦＥＴにおいては、電界効果トランジスタの
集積度の向上に伴い、ＭＯＳＦＥＴが小さくなり、チャ
ンネルが短くなり、ショートチャンネル効果（short ch
annel effect）によるしきい電圧Ｖｔｈが甚だ小さくな
って、ゲート電極に電圧を印加しない状態でもソースと
ドレイン間に漏洩電流が発生してトランジスタの動作特
性を劣化させ、ゲート電極に印加する電圧を用いてトラ
ンジスタを制御し得ない突き抜け現象(punchthrough)が
発生するおそれがでてくる。
来のＭＯＳＦＥＴにおいては、電界効果トランジスタの
集積度の向上に伴い、ＭＯＳＦＥＴが小さくなり、チャ
ンネルが短くなり、ショートチャンネル効果（short ch
annel effect）によるしきい電圧Ｖｔｈが甚だ小さくな
って、ゲート電極に電圧を印加しない状態でもソースと
ドレイン間に漏洩電流が発生してトランジスタの動作特
性を劣化させ、ゲート電極に印加する電圧を用いてトラ
ンジスタを制御し得ない突き抜け現象(punchthrough)が
発生するおそれがでてくる。
【０００７】本発明は、このような従来の課題に鑑みて
なされたもので、チャンネル領域とドレイン領域間にト
ンネリング絶縁膜を形成して、ショートチャンネル効果
及び突き抜け現象を防止し得る電界効果トランジスタ及
びその製造方法を提供することを目的とする。
なされたもので、チャンネル領域とドレイン領域間にト
ンネリング絶縁膜を形成して、ショートチャンネル効果
及び突き抜け現象を防止し得る電界効果トランジスタ及
びその製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】このため、請求項１の発
明にかかる電界効果トランジスタは、半導体基板と、該
半導体基板上の所定領域に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、該ゲート
電極の両側の半導体基板内の所定領域に形成された不純
物領域のソース及びドレインと、該ソースとドレイン間
に形成されたチャンネル領域と、該チャンネル領域とド
レイン間に形成されたトンネル絶縁膜と、を備えて構成
されている。
明にかかる電界効果トランジスタは、半導体基板と、該
半導体基板上の所定領域に形成されたゲート絶縁膜と、
該ゲート絶縁膜上に形成されたゲート電極と、該ゲート
電極の両側の半導体基板内の所定領域に形成された不純
物領域のソース及びドレインと、該ソースとドレイン間
に形成されたチャンネル領域と、該チャンネル領域とド
レイン間に形成されたトンネル絶縁膜と、を備えて構成
されている。
【０００９】かかる構成によれば、トンネル絶縁膜によ
り、チャンネル領域とドレイン間にエネルギ障壁ができ
る。請求項２の発明にかかる電界効果トランジスタで
は、前記トンネル絶縁膜は、半導体基板表面に対してチ
ャンネル領域と垂直に形成されている。かかる構成によ
れば、チャンネル領域とドレイン間に、トンネル絶縁膜
が半導体基板表面に対して垂直に介在している。
り、チャンネル領域とドレイン間にエネルギ障壁ができ
る。請求項２の発明にかかる電界効果トランジスタで
は、前記トンネル絶縁膜は、半導体基板表面に対してチ
ャンネル領域と垂直に形成されている。かかる構成によ
れば、チャンネル領域とドレイン間に、トンネル絶縁膜
が半導体基板表面に対して垂直に介在している。
【００１０】請求項３の発明にかかる電界効果トランジ
スタでは、前記トンネル絶縁膜は、半導体基板とドレイ
ンとの界面部に沿って半導体基板の表面からドレインの
下面所定位置まで埋設形成されている。かかる構成によ
れば、半導体基板の表面からドレインの下面所定位置ま
で半導体基板とドレインとの界面部とに沿ってトンネル
絶縁膜が介在している。
スタでは、前記トンネル絶縁膜は、半導体基板とドレイ
ンとの界面部に沿って半導体基板の表面からドレインの
下面所定位置まで埋設形成されている。かかる構成によ
れば、半導体基板の表面からドレインの下面所定位置ま
で半導体基板とドレインとの界面部とに沿ってトンネル
絶縁膜が介在している。
【００１１】請求項４の発明にかかる電界効果トランジ
スタでは、前記トンネル絶縁膜は、ゲート絶縁膜よりも
エネルギ障壁が小さくなるように形成されている。かか
る構成によれば、ゲート電極にターンオン電圧が印加さ
れたとき、電流がトンネル絶縁膜を介してソースとドレ
イン間に正常に流れる。請求項５の発明にかかる電界効
果トランジスタは、前記トンネル絶縁膜は、ゲート絶縁
膜よりも薄くなるように形成されている。
スタでは、前記トンネル絶縁膜は、ゲート絶縁膜よりも
エネルギ障壁が小さくなるように形成されている。かか
る構成によれば、ゲート電極にターンオン電圧が印加さ
れたとき、電流がトンネル絶縁膜を介してソースとドレ
イン間に正常に流れる。請求項５の発明にかかる電界効
果トランジスタは、前記トンネル絶縁膜は、ゲート絶縁
膜よりも薄くなるように形成されている。
【００１２】かかる構成によれば、トンネル絶縁膜のエ
ネルギ障壁がゲート絶縁膜のエネルギ障壁よりも小さく
なる。請求項６の発明にかかる電界効果トランジスタで
は、前記トンネル絶縁膜は、シリコン酸化膜である。か
かる構成によれば、チャンネル領域とドレイン間にシリ
コン酸化膜からなるトンネル絶縁膜が形成される。
ネルギ障壁がゲート絶縁膜のエネルギ障壁よりも小さく
なる。請求項６の発明にかかる電界効果トランジスタで
は、前記トンネル絶縁膜は、シリコン酸化膜である。か
かる構成によれば、チャンネル領域とドレイン間にシリ
コン酸化膜からなるトンネル絶縁膜が形成される。
【００１３】請求項７の発明にかかる電界効果トランジ
スタでは、前記ゲート電極は、ポリシリコン層の上面に
シリサイドを積層して形成されている。かかる構成によ
れば、ゲート電極が、かかる２層構造で形成されてい
る。請求項８の発明にかかる電界効果トランジスタの製
造方法は、半導体基板上にゲート電極を形成する工程
と、該ゲート電極のドレイン側の下部の半導体基板内に
トンネル絶縁膜を形成する工程と、前記ゲート電極の両
側の半導体基板内に、不純物領域としてのソース及びド
レインを形成する工程と、を順次行うようにした。
スタでは、前記ゲート電極は、ポリシリコン層の上面に
シリサイドを積層して形成されている。かかる構成によ
れば、ゲート電極が、かかる２層構造で形成されてい
る。請求項８の発明にかかる電界効果トランジスタの製
造方法は、半導体基板上にゲート電極を形成する工程
と、該ゲート電極のドレイン側の下部の半導体基板内に
トンネル絶縁膜を形成する工程と、前記ゲート電極の両
側の半導体基板内に、不純物領域としてのソース及びド
レインを形成する工程と、を順次行うようにした。
【００１４】かかる構成によれば、半導体基板上にゲー
ト電極が形成され、ゲート電極のドレイン側の下部の半
導体基板内にトンネル絶縁膜が形成され、ゲート電極の
両側の半導体基板内にソース及びドレインが形成され
る。請求項９の発明にかかる電界効果トランジスタの製
造方法では、前記ゲート電極を形成する工程は、前記半
導体基板の上面にポリシリコン層を形成する工程と、該
ポリシリコン層上にシリサイド膜を積層形成する工程
と、を含んでいる。
ト電極が形成され、ゲート電極のドレイン側の下部の半
導体基板内にトンネル絶縁膜が形成され、ゲート電極の
両側の半導体基板内にソース及びドレインが形成され
る。請求項９の発明にかかる電界効果トランジスタの製
造方法では、前記ゲート電極を形成する工程は、前記半
導体基板の上面にポリシリコン層を形成する工程と、該
ポリシリコン層上にシリサイド膜を積層形成する工程
と、を含んでいる。
【００１５】かかる構成によれば、ポリシリコン層上に
耐食刻性の高いシリサイド膜が積層形成されている。請
求項１０の発明にかかる電界効果トランジスタの製造方
法では、前記トンネル絶縁膜を形成する工程は、前記ゲ
ート電極のドレイン側の半導体基板の表面から下方にホ
ールを垂直に形成する工程と、該ホール内に酸化膜を形
成する工程と、を含んでいる。
耐食刻性の高いシリサイド膜が積層形成されている。請
求項１０の発明にかかる電界効果トランジスタの製造方
法では、前記トンネル絶縁膜を形成する工程は、前記ゲ
ート電極のドレイン側の半導体基板の表面から下方にホ
ールを垂直に形成する工程と、該ホール内に酸化膜を形
成する工程と、を含んでいる。
【００１６】かかる構成によれば、ゲート電極のドレイ
ン側の半導体基板の表面から下方にホールが垂直に形成
され、ホール内に酸化膜が形成されて酸化膜からなるト
ンネル絶縁膜がチャンネル領域とドレイン間に形成され
る。請求項１１の発明にかかる電界効果トランジスタの
製造方法では、前記ホールを形成する工程は、前記ゲー
ト電極を含め、半導体基板の全面に第１絶縁物、第２絶
縁物を順次蒸着する工程と、該第２絶縁物を食刻してゲ
ート電極の側壁に側壁スペーサを形成する工程と、前記
半導体基板の全面に感光膜を形成する工程と、前記ゲー
ト電極上の第１絶縁物の所定部位を露出させる工程と、
前記第１絶縁物を食刻する工程と、前記ゲート電極をマ
スクとして半導体基板の所定深さまで異方性食刻を行う
工程と、を含んでいる。
ン側の半導体基板の表面から下方にホールが垂直に形成
され、ホール内に酸化膜が形成されて酸化膜からなるト
ンネル絶縁膜がチャンネル領域とドレイン間に形成され
る。請求項１１の発明にかかる電界効果トランジスタの
製造方法では、前記ホールを形成する工程は、前記ゲー
ト電極を含め、半導体基板の全面に第１絶縁物、第２絶
縁物を順次蒸着する工程と、該第２絶縁物を食刻してゲ
ート電極の側壁に側壁スペーサを形成する工程と、前記
半導体基板の全面に感光膜を形成する工程と、前記ゲー
ト電極上の第１絶縁物の所定部位を露出させる工程と、
前記第１絶縁物を食刻する工程と、前記ゲート電極をマ
スクとして半導体基板の所定深さまで異方性食刻を行う
工程と、を含んでいる。
【００１７】かかる構成によれば、半導体基板の全面に
第１絶縁物、第２絶縁物が順次蒸着され、第２絶縁物が
食刻されてゲート電極の側壁に側壁スペーサが形成され
る。そして、半導体基板の全面に感光膜が形成され、ゲ
ート電極上の第１絶縁物の所定部位を露出させ、露出し
た第１絶縁物を食刻することにより、ゲート電極と側壁
スペーサ間が浸食される。さらに異方性食刻を行うこと
により、半導体基板の所定深さまで浸食され、ホールが
形成される。
第１絶縁物、第２絶縁物が順次蒸着され、第２絶縁物が
食刻されてゲート電極の側壁に側壁スペーサが形成され
る。そして、半導体基板の全面に感光膜が形成され、ゲ
ート電極上の第１絶縁物の所定部位を露出させ、露出し
た第１絶縁物を食刻することにより、ゲート電極と側壁
スペーサ間が浸食される。さらに異方性食刻を行うこと
により、半導体基板の所定深さまで浸食され、ホールが
形成される。
【００１８】請求項１２の発明にかかる電界効果トラン
ジスタの製造方法では、前記第１絶縁物、第２絶縁物に
は、夫々、所定の食刻液で選択されて食刻される物質を
用いている。かかる構成によれば、他の物質は食刻され
ず、第１絶縁物、第２絶縁物だけが、夫々、所定の食刻
液で選択的に食刻される。
ジスタの製造方法では、前記第１絶縁物、第２絶縁物に
は、夫々、所定の食刻液で選択されて食刻される物質を
用いている。かかる構成によれば、他の物質は食刻され
ず、第１絶縁物、第２絶縁物だけが、夫々、所定の食刻
液で選択的に食刻される。
【００１９】請求項１３の発明にかかる電界効果トラン
ジスタの製造方法では、前記第１絶縁物は酸化物であ
り、第２絶縁物は窒化物である。かかる構成によれば、
第１絶縁物は、酸化物用の食刻液で食刻され、第２絶縁
物は窒化物用の食刻液で選択的に食刻される。請求項１
４の発明にかかる電界効果トランジスタの製造方法で
は、前記ホールを形成する工程は、前記ゲート電極を含
め、半導体基板の全面に第１絶縁物を蒸着する工程と、
該第１絶縁物上の半導体基板全面に感光膜をコーティン
グする工程と、前記ゲート電極上の第１絶縁物の所定部
位が露出するように感光膜をパターニングする工程と、
該パターニングされた感光膜をマスクとして第１絶縁物
及び該第１絶縁物下面の半導体基板内を所定深さまで異
方性食刻を行う工程と、を順次行うようにした。
ジスタの製造方法では、前記第１絶縁物は酸化物であ
り、第２絶縁物は窒化物である。かかる構成によれば、
第１絶縁物は、酸化物用の食刻液で食刻され、第２絶縁
物は窒化物用の食刻液で選択的に食刻される。請求項１
４の発明にかかる電界効果トランジスタの製造方法で
は、前記ホールを形成する工程は、前記ゲート電極を含
め、半導体基板の全面に第１絶縁物を蒸着する工程と、
該第１絶縁物上の半導体基板全面に感光膜をコーティン
グする工程と、前記ゲート電極上の第１絶縁物の所定部
位が露出するように感光膜をパターニングする工程と、
該パターニングされた感光膜をマスクとして第１絶縁物
及び該第１絶縁物下面の半導体基板内を所定深さまで異
方性食刻を行う工程と、を順次行うようにした。
【００２０】かかる構成によれば、半導体基板の全面に
第１絶縁物が蒸着され、第１絶縁物上の半導体基板全面
に感光膜がコーティングされ、ゲート電極上の第１絶縁
物の所定部位が露出するように感光膜がパターニングさ
れ、パターニングされた感光膜をマスクとして異方性食
刻が行われ、第１絶縁物及び該第１絶縁物下面の半導体
基板内の所定深さまで浸食されてホールが形成される。
第１絶縁物が蒸着され、第１絶縁物上の半導体基板全面
に感光膜がコーティングされ、ゲート電極上の第１絶縁
物の所定部位が露出するように感光膜がパターニングさ
れ、パターニングされた感光膜をマスクとして異方性食
刻が行われ、第１絶縁物及び該第１絶縁物下面の半導体
基板内の所定深さまで浸食されてホールが形成される。
【００２１】請求項１５の発明にかかる電界効果トラン
ジスタの製造方法では、前記第１絶縁物は、窒化物であ
る。かかる構成によれば、所定の食刻液で窒化物及び半
導体基板が食刻され、半導体基板内の所定深さまで浸食
される。請求項１６の発明にかかる電界効果トランジス
タの製造方法は、半導体基板上にゲート絶縁膜及びゲー
ト電極を順次形成する工程と、該ゲート電極の両側の半
導体基板を所定深さまで食刻する工程と、前記ゲート電
極を含め、半導体基板の全面に酸化膜を形成する工程
と、ゲート電極のドレイン側の該ゲート電極の上面一部
及び側面のみを残して、半導体基板上の酸化膜を除去す
る工程と、前記半導体基板のゲート電極の両側の食刻領
域にエピ層を形成する工程と、前記ゲート電極をマスク
としてエピ層に不純物を注入してソース及びドレインを
形成する工程と、を順次行うようにした。
ジスタの製造方法では、前記第１絶縁物は、窒化物であ
る。かかる構成によれば、所定の食刻液で窒化物及び半
導体基板が食刻され、半導体基板内の所定深さまで浸食
される。請求項１６の発明にかかる電界効果トランジス
タの製造方法は、半導体基板上にゲート絶縁膜及びゲー
ト電極を順次形成する工程と、該ゲート電極の両側の半
導体基板を所定深さまで食刻する工程と、前記ゲート電
極を含め、半導体基板の全面に酸化膜を形成する工程
と、ゲート電極のドレイン側の該ゲート電極の上面一部
及び側面のみを残して、半導体基板上の酸化膜を除去す
る工程と、前記半導体基板のゲート電極の両側の食刻領
域にエピ層を形成する工程と、前記ゲート電極をマスク
としてエピ層に不純物を注入してソース及びドレインを
形成する工程と、を順次行うようにした。
【００２２】かかる構成によれば、半導体基板上にゲー
ト絶縁膜及びゲート電極が順次形成され、ゲート電極の
両側の半導体基板が所定深さまで食刻され、半導体基板
の全面に酸化膜が形成される。そして、ゲート電極のド
レイン側の該ゲート電極の上面一部及び側面のみを残し
て、半導体基板上の酸化膜が除去されてゲート電極の両
側の食刻領域にエピ層が形成される。このエピ層に、ゲ
ート電極をマスクとして不純物が注入されてソース及び
ドレインが形成される。
ト絶縁膜及びゲート電極が順次形成され、ゲート電極の
両側の半導体基板が所定深さまで食刻され、半導体基板
の全面に酸化膜が形成される。そして、ゲート電極のド
レイン側の該ゲート電極の上面一部及び側面のみを残し
て、半導体基板上の酸化膜が除去されてゲート電極の両
側の食刻領域にエピ層が形成される。このエピ層に、ゲ
ート電極をマスクとして不純物が注入されてソース及び
ドレインが形成される。
【００２３】請求項１７の発明にかかる電界効果トラン
ジスタの製造方法では、前記酸化膜は、熱酸化工程を施
して形成される。かかる構成によれば、ゲート絶縁膜及
びゲート電極を順次形成した後、熱酸化することにより
半導体基板の全面に酸化膜が形成される。
ジスタの製造方法では、前記酸化膜は、熱酸化工程を施
して形成される。かかる構成によれば、ゲート絶縁膜及
びゲート電極を順次形成した後、熱酸化することにより
半導体基板の全面に酸化膜が形成される。
【００２４】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図１１に基づいて説明する。本発明は、ショートチャ
ンネル効果及び突き抜け現象を防止するため、ＭＯＳＦ
ＥＴのドレインとチャンネル領域間にトンネル絶縁膜２
１を形成するようにしたものである。
〜図１１に基づいて説明する。本発明は、ショートチャ
ンネル効果及び突き抜け現象を防止するため、ＭＯＳＦ
ＥＴのドレインとチャンネル領域間にトンネル絶縁膜２
１を形成するようにしたものである。
【００２５】まず、本発明に係るＭＯＳＦＥＴの第１の
実施の形態について説明する。第１の実施の形態におい
ては、図１に示すように、シリコン基板１１上に形成さ
れゲート酸化膜１４とポリシリコン層１５ａ及びシリサ
イド１５ｂとの二重層からなるゲート電極１５と、該ゲ
ート電極１５両側のシリコン基板１１内に形成された不
純物領域のソース１２及びドレイン１３と、該ソース１
２とドレイン１３間に形成されて電気的に接続されるチ
ャンネル領域１１’と、ゲート電極１５下方のドレイン
１３とチャンネル領域１１’間に垂直をなして半導体１
１の表面から内部下方向に埋設形成されたトンネル絶縁
膜２１と、を備えて構成されている。
実施の形態について説明する。第１の実施の形態におい
ては、図１に示すように、シリコン基板１１上に形成さ
れゲート酸化膜１４とポリシリコン層１５ａ及びシリサ
イド１５ｂとの二重層からなるゲート電極１５と、該ゲ
ート電極１５両側のシリコン基板１１内に形成された不
純物領域のソース１２及びドレイン１３と、該ソース１
２とドレイン１３間に形成されて電気的に接続されるチ
ャンネル領域１１’と、ゲート電極１５下方のドレイン
１３とチャンネル領域１１’間に垂直をなして半導体１
１の表面から内部下方向に埋設形成されたトンネル絶縁
膜２１と、を備えて構成されている。
【００２６】ここで、トンネル絶縁膜２１のエネルギ障
壁は、その厚さにより決定されるため、ゲート酸化膜１
４よりもエネルギ障壁が小さくなるようにトンネル絶縁
膜２１の厚さを該ゲート酸化膜１４の厚さよりも薄くす
べきである。その理由は、若し、ゲート酸化膜１４のエ
ネルギ障壁よりもトンネル絶縁膜のエネルギ障壁の方が
高いと、ゲート電極にターンオン電圧が印加されてもソ
ース１２とドレイン１３間にはトンネル絶縁膜２１の障
壁により、電流の流れが阻止され、ＭＯＳＦＥＴ素子の
正常な動作が不可能になるためである。
壁は、その厚さにより決定されるため、ゲート酸化膜１
４よりもエネルギ障壁が小さくなるようにトンネル絶縁
膜２１の厚さを該ゲート酸化膜１４の厚さよりも薄くす
べきである。その理由は、若し、ゲート酸化膜１４のエ
ネルギ障壁よりもトンネル絶縁膜のエネルギ障壁の方が
高いと、ゲート電極にターンオン電圧が印加されてもソ
ース１２とドレイン１３間にはトンネル絶縁膜２１の障
壁により、電流の流れが阻止され、ＭＯＳＦＥＴ素子の
正常な動作が不可能になるためである。
【００２７】次に、かかるＭＯＳＦＥＴの製造方法を図
２〜図４の（Ａ）〜（Ｈ）に基づいて説明する。先ず、
図２（Ａ）に示すように、Ｐ型シリコン基板１１上にゲ
ート酸化膜１４を形成し、該ゲート酸化膜１４上にポリ
シリコン層１５ａとシリサイド層１５ｂとを順次積層し
てゲート電極１５を形成する。次いで、図２（Ｂ）に示
すように、シリコン基板１１上に第１絶縁膜としての酸
化膜３１及び第２絶縁膜としての窒化膜３２を順次蒸着
する。尚、酸化膜３１をゲート酸化膜１４よりもエネル
ギ障壁が低くなるように薄く形成することが好ましい。
また、ゲート電極１５はポリシリコン層１５ａ上にシリ
サイド１５ｂを積層した構造で形成される。
２〜図４の（Ａ）〜（Ｈ）に基づいて説明する。先ず、
図２（Ａ）に示すように、Ｐ型シリコン基板１１上にゲ
ート酸化膜１４を形成し、該ゲート酸化膜１４上にポリ
シリコン層１５ａとシリサイド層１５ｂとを順次積層し
てゲート電極１５を形成する。次いで、図２（Ｂ）に示
すように、シリコン基板１１上に第１絶縁膜としての酸
化膜３１及び第２絶縁膜としての窒化膜３２を順次蒸着
する。尚、酸化膜３１をゲート酸化膜１４よりもエネル
ギ障壁が低くなるように薄く形成することが好ましい。
また、ゲート電極１５はポリシリコン層１５ａ上にシリ
サイド１５ｂを積層した構造で形成される。
【００２８】次いで、図３（Ｃ）に示すように、窒化膜
３２の全面に異方性食刻を施してゲート電極１５に覆わ
れた酸化膜３１の両側壁に窒化物からなる側壁スペーサ
３２ａを形成し、全ての構造物上に感光膜４１を塗布し
た後、該感光膜４１をパターニングして、図３（Ｄ）に
示すように、ゲート電極１５のドレイン側の上面の酸化
膜３１及び側壁スペーサ３２ａの上面の一部を夫々露出
させる。
３２の全面に異方性食刻を施してゲート電極１５に覆わ
れた酸化膜３１の両側壁に窒化物からなる側壁スペーサ
３２ａを形成し、全ての構造物上に感光膜４１を塗布し
た後、該感光膜４１をパターニングして、図３（Ｄ）に
示すように、ゲート電極１５のドレイン側の上面の酸化
膜３１及び側壁スペーサ３２ａの上面の一部を夫々露出
させる。
【００２９】次いで、図３（Ｅ）に示すように、露出し
た酸化膜３１を食刻して除去した後、シリコン基板１１
上に異方性食刻を施して酸化膜３１と同じ厚さのホール
（空洞）２１ａをシリコン基板１１内に形成し、さらに
残存する感光膜４１を除去する。次いで、窒化膜の側壁
スペーサ３２ａを選択的に食刻した後、残存する酸化膜
３１も食刻して除去し、図４（Ｆ）に示すようなパター
ンを形成する。
た酸化膜３１を食刻して除去した後、シリコン基板１１
上に異方性食刻を施して酸化膜３１と同じ厚さのホール
（空洞）２１ａをシリコン基板１１内に形成し、さらに
残存する感光膜４１を除去する。次いで、窒化膜の側壁
スペーサ３２ａを選択的に食刻した後、残存する酸化膜
３１も食刻して除去し、図４（Ｆ）に示すようなパター
ンを形成する。
【００３０】尚、ゲート電極１５はポリシリコン層１５
ａとシリサイド１５ｂとの積層構造になっているため、
ホール２１ａを形成するために異方性食刻を施すとき
は、シリサイド１５ｂによりゲート電極１５が食刻され
ず、よって、ゲート電極１５を損傷せずに食刻を行うこ
とができる。次いで、シリコン基板１１の全面に熱酸化
を施して、図４（Ｇ）に示すように、空洞２１ａの内部
にトンネル絶縁膜２１を形成した後、シリコン基板１１
の全面にバッファ酸化膜１６を形成する。
ａとシリサイド１５ｂとの積層構造になっているため、
ホール２１ａを形成するために異方性食刻を施すとき
は、シリサイド１５ｂによりゲート電極１５が食刻され
ず、よって、ゲート電極１５を損傷せずに食刻を行うこ
とができる。次いで、シリコン基板１１の全面に熱酸化
を施して、図４（Ｇ）に示すように、空洞２１ａの内部
にトンネル絶縁膜２１を形成した後、シリコン基板１１
の全面にバッファ酸化膜１６を形成する。
【００３１】次いで、図４（Ｈ）に示すように、バッフ
ァ酸化膜１６により覆われたゲート電極１５両側のシリ
コン基板１１内に不純物を注入し、その後、熱処理を施
してソース１２及びドレイン１３を形成する。このゲー
ト電極１５に静電圧を印加すると、ソース１２とドレイ
ン１３間にチャンネル１１’が形成される。そして、バ
ッファ酸化膜１６を食刻し、これで、ＭＯＳＦＥＴの製
造工程が終了する。
ァ酸化膜１６により覆われたゲート電極１５両側のシリ
コン基板１１内に不純物を注入し、その後、熱処理を施
してソース１２及びドレイン１３を形成する。このゲー
ト電極１５に静電圧を印加すると、ソース１２とドレイ
ン１３間にチャンネル１１’が形成される。そして、バ
ッファ酸化膜１６を食刻し、これで、ＭＯＳＦＥＴの製
造工程が終了する。
【００３２】尚、かかるＭＯＳＦＥＴを、これとは異な
る方法で製造することもできる。その製造方法を図５及
び図６に基づいて説明する。即ち、先ず、図５（Ａ）に
示すように、Ｐ型シリコン基板１１上にゲート酸化膜１
４を形成し、該ゲート酸化膜１４上にポリシリコン層１
５ａとシリサイド膜１５ｂとを形成した後、パターニン
グしてゲート電極１５を形成する。
る方法で製造することもできる。その製造方法を図５及
び図６に基づいて説明する。即ち、先ず、図５（Ａ）に
示すように、Ｐ型シリコン基板１１上にゲート酸化膜１
４を形成し、該ゲート酸化膜１４上にポリシリコン層１
５ａとシリサイド膜１５ｂとを形成した後、パターニン
グしてゲート電極１５を形成する。
【００３３】次いで、図５（Ｂ）に示すように、該ゲー
ト電極１５を包含したシリコン基板１１上に第１絶縁膜
としての窒化膜３３（又は酸化膜）を蒸着し、該窒化膜
３３上に感光膜４２を塗布する。次いで、図５（Ｃ）に
示すように、感光膜４２をゲート電極１５のドレイン側
の窒化膜３３の上面が露出するようにパターニングす
る。
ト電極１５を包含したシリコン基板１１上に第１絶縁膜
としての窒化膜３３（又は酸化膜）を蒸着し、該窒化膜
３３上に感光膜４２を塗布する。次いで、図５（Ｃ）に
示すように、感光膜４２をゲート電極１５のドレイン側
の窒化膜３３の上面が露出するようにパターニングす
る。
【００３４】次いで、図６（Ｄ）に示すように、露出し
た窒化膜３３を、シリコン基板１１内の所定深さまで異
方性食刻し、シリコン基板１１上に残存する感光膜４２
を除去する。次いで、図６（Ｅ）に示すように、窒化膜
３３を除去する。次いで、図７（Ｆ）に示すように、該
シリコン基板１１上に熱酸化を施してホール２１ａにト
ンネル絶縁膜２１を形成し、ゲート電極１５を包含した
シリコン基板１１上にバッファ酸化膜１６を形成した
後、図７（Ｇ）に示すように、ゲート電極１５の両側の
シリコン基板１１内の所定部位に不純物を注入してソー
ス１２及びドレイン１３を形成し、バッファ酸化膜１６
を除去する。
た窒化膜３３を、シリコン基板１１内の所定深さまで異
方性食刻し、シリコン基板１１上に残存する感光膜４２
を除去する。次いで、図６（Ｅ）に示すように、窒化膜
３３を除去する。次いで、図７（Ｆ）に示すように、該
シリコン基板１１上に熱酸化を施してホール２１ａにト
ンネル絶縁膜２１を形成し、ゲート電極１５を包含した
シリコン基板１１上にバッファ酸化膜１６を形成した
後、図７（Ｇ）に示すように、ゲート電極１５の両側の
シリコン基板１１内の所定部位に不純物を注入してソー
ス１２及びドレイン１３を形成し、バッファ酸化膜１６
を除去する。
【００３５】これでチャンネル領域１１’とドレイン１
３間にトンネル絶縁膜２１が形成されたＭＯＳＦＥＴが
製造される。かかる構成によれば、側壁スペーサ、第２
絶縁膜を用いなくてもホール２１ａを形成することがで
きる。次に、ＭＯＳＦＥＴの第２の実施の形態について
説明する。
３間にトンネル絶縁膜２１が形成されたＭＯＳＦＥＴが
製造される。かかる構成によれば、側壁スペーサ、第２
絶縁膜を用いなくてもホール２１ａを形成することがで
きる。次に、ＭＯＳＦＥＴの第２の実施の形態について
説明する。
【００３６】第２の実施の形態では、図８に示すよう
に、トンネル絶縁膜２２がドレイン１３の下面の所定部
位まで埋設されている。即ち、第２の実施の形態のＭＯ
ＳＦＥＴは、Ｐ型シリコン基板１１上の所定部位に順次
積層して形成されたゲート酸化膜１４及びゲート電極１
５と、該ゲート電極１５両側のシリコン基板１１内に不
純物によりドーピングされて形成されたソース１２及び
ドレイン１３と、ソース１２とドレイン１３間に接続さ
れたチャネル領域１１’と、シリコン基板１１内下方の
チャンネル領域１１’とドレイン１３間に形成されて、
該ドレイン１３下面所定部位まで埋設されたトンネル絶
縁膜２２と、を備えて構成されている。
に、トンネル絶縁膜２２がドレイン１３の下面の所定部
位まで埋設されている。即ち、第２の実施の形態のＭＯ
ＳＦＥＴは、Ｐ型シリコン基板１１上の所定部位に順次
積層して形成されたゲート酸化膜１４及びゲート電極１
５と、該ゲート電極１５両側のシリコン基板１１内に不
純物によりドーピングされて形成されたソース１２及び
ドレイン１３と、ソース１２とドレイン１３間に接続さ
れたチャネル領域１１’と、シリコン基板１１内下方の
チャンネル領域１１’とドレイン１３間に形成されて、
該ドレイン１３下面所定部位まで埋設されたトンネル絶
縁膜２２と、を備えて構成されている。
【００３７】次に、かかるＭＯＳＦＥＴの製造方法を図
９〜図１１に基づいて説明する。先ず、図９（Ａ）に示
すように、シリコン基板１１上にゲート酸化膜及びゲー
ト電極１５を順次形成した後、図９（Ｂ）に示すよう
に、該ゲート電極１５の両側のシリコン基板１１を表面
から所定深さまで食刻する。次いで、図１０（Ｃ）に示
すように、ゲート電極１５を包含したシリコン基板１１
の全面に熱酸化を施して酸化膜２２ａを形成し、シリコ
ン基板１１上に感光膜４３を塗布した後、図１０（Ｄ）
に示すように、ゲート電極１５のドレイン側上面の一部
及び側面のみに感光膜４３ａが残るように該感光膜４３
ａを除去し、該残りの感光膜４３ａをマスクとしてシリ
コン基板１１上に露出した酸化膜２２ａを食刻する。
９〜図１１に基づいて説明する。先ず、図９（Ａ）に示
すように、シリコン基板１１上にゲート酸化膜及びゲー
ト電極１５を順次形成した後、図９（Ｂ）に示すよう
に、該ゲート電極１５の両側のシリコン基板１１を表面
から所定深さまで食刻する。次いで、図１０（Ｃ）に示
すように、ゲート電極１５を包含したシリコン基板１１
の全面に熱酸化を施して酸化膜２２ａを形成し、シリコ
ン基板１１上に感光膜４３を塗布した後、図１０（Ｄ）
に示すように、ゲート電極１５のドレイン側上面の一部
及び側面のみに感光膜４３ａが残るように該感光膜４３
ａを除去し、該残りの感光膜４３ａをマスクとしてシリ
コン基板１１上に露出した酸化膜２２ａを食刻する。
【００３８】次いで、図１１（Ｅ）に示すように、残存
する感光膜４３ａを除去した後、ゲート電極１５の両側
のシリコン基板１１の食刻された部位に対し、エピ層１
２ｂ，１３ｂを夫々形成し、図１１（Ｆ）に示すよう
に、シリコン基板１１の全面に第２酸化膜としてのバッ
ファ酸化膜１６を形成した後、エピ層１２ｂ，１３ｂに
不純物を注入してソース１２及びドレイン１３を形成す
る。
する感光膜４３ａを除去した後、ゲート電極１５の両側
のシリコン基板１１の食刻された部位に対し、エピ層１
２ｂ，１３ｂを夫々形成し、図１１（Ｆ）に示すよう
に、シリコン基板１１の全面に第２酸化膜としてのバッ
ファ酸化膜１６を形成した後、エピ層１２ｂ，１３ｂに
不純物を注入してソース１２及びドレイン１３を形成す
る。
【００３９】そして、図１１（Ｇ）に示すように、バッ
ファ酸化膜１６を除去して第２の実施の形態のＭＯＳＦ
ＥＴが製造される。かかる構成によれば、ホールを形成
しなくても、酸化膜２２ａ、エピ層１２ｂ、１３ｂを順
次形成することにより、トンネル絶縁膜２２を形成する
ことができる。
ファ酸化膜１６を除去して第２の実施の形態のＭＯＳＦ
ＥＴが製造される。かかる構成によれば、ホールを形成
しなくても、酸化膜２２ａ、エピ層１２ｂ、１３ｂを順
次形成することにより、トンネル絶縁膜２２を形成する
ことができる。
【００４０】
【発明の効果】以上説明したように、請求項１の発明に
かかる電界効果トランジスタによれば、チャンネル領域
とドレイン間にトンネル絶縁膜が形成されるため、ショ
ートチャンネル及び突き抜け現象を防止して漏洩電流を
減少し得るという効果がある。請求項２の発明にかかる
電界効果トランジスタによれば、チャンネル領域とドレ
イン間に形成された垂直なトンネル絶縁膜によってショ
ートチャンネル及び突き抜け現象を防止することができ
る。
かかる電界効果トランジスタによれば、チャンネル領域
とドレイン間にトンネル絶縁膜が形成されるため、ショ
ートチャンネル及び突き抜け現象を防止して漏洩電流を
減少し得るという効果がある。請求項２の発明にかかる
電界効果トランジスタによれば、チャンネル領域とドレ
イン間に形成された垂直なトンネル絶縁膜によってショ
ートチャンネル及び突き抜け現象を防止することができ
る。
【００４１】請求項３の発明にかかる電界効果トランジ
スタによれば、半導体基板とドレインとの界面部とに沿
って半導体基板の表面からドレインの下面所定位置まで
埋設形成されたトンネル絶縁膜によってショートチャン
ネル及び突き抜け現象を防止することができる。請求項
４の発明にかかる電界効果トランジスタによれば、ゲー
ト電極にターンオン電圧が印加されたとき、ソースとド
レイン間を正常に通電させることができる。
スタによれば、半導体基板とドレインとの界面部とに沿
って半導体基板の表面からドレインの下面所定位置まで
埋設形成されたトンネル絶縁膜によってショートチャン
ネル及び突き抜け現象を防止することができる。請求項
４の発明にかかる電界効果トランジスタによれば、ゲー
ト電極にターンオン電圧が印加されたとき、ソースとド
レイン間を正常に通電させることができる。
【００４２】請求項５の発明にかかる電界効果トランジ
スタによれば、トンネル絶縁膜のエネルギ障壁をゲート
絶縁膜のエネルギ障壁よりも小さくすることができる。
請求項６の発明にかかる電界効果トランジスタによれ
ば、シリコン酸化膜によってエネルギ障壁を形成するこ
とができる。請求項７の発明にかかる電界効果トランジ
スタによれば、ゲート電極を２層構造で形成することが
できる。
スタによれば、トンネル絶縁膜のエネルギ障壁をゲート
絶縁膜のエネルギ障壁よりも小さくすることができる。
請求項６の発明にかかる電界効果トランジスタによれ
ば、シリコン酸化膜によってエネルギ障壁を形成するこ
とができる。請求項７の発明にかかる電界効果トランジ
スタによれば、ゲート電極を２層構造で形成することが
できる。
【００４３】請求項８の発明にかかる電界効果トランジ
スタの製造方法によれば、チャンネル領域とドレイン間
にトンネル絶縁膜を形成することができる。請求項９の
発明にかかる電界効果トランジスタの製造方法によれ
ば、ポリシリコン層上のシリサイド膜でゲート電極を保
護することができ、ホール形成時、ゲート電極を損傷す
ることなく食刻することができる。
スタの製造方法によれば、チャンネル領域とドレイン間
にトンネル絶縁膜を形成することができる。請求項９の
発明にかかる電界効果トランジスタの製造方法によれ
ば、ポリシリコン層上のシリサイド膜でゲート電極を保
護することができ、ホール形成時、ゲート電極を損傷す
ることなく食刻することができる。
【００４４】請求項１０の発明にかかる電界効果トラン
ジスタの製造方法によれば、ゲート電極のドレイン側の
半導体基板の表面から下方に垂直なホールを形成するこ
とができる。請求項１１の発明にかかる電界効果トラン
ジスタの製造方法によれば、側壁スペーサを形成して第
１絶縁膜を異方性食刻することにより、ホールを形成す
ることができる。
ジスタの製造方法によれば、ゲート電極のドレイン側の
半導体基板の表面から下方に垂直なホールを形成するこ
とができる。請求項１１の発明にかかる電界効果トラン
ジスタの製造方法によれば、側壁スペーサを形成して第
１絶縁膜を異方性食刻することにより、ホールを形成す
ることができる。
【００４５】請求項１２の発明にかかる電界効果トラン
ジスタの製造方法によれば、所定の食刻液を用いて第１
絶縁物、第２絶縁物を順次食刻することができる。請求
項１３の発明にかかる電界効果トランジスタの製造方法
によれば、第１絶縁物、第２絶縁物を、夫々、酸化物、
窒化物にすることにより、所定の食刻液で選択的に食刻
することができる。
ジスタの製造方法によれば、所定の食刻液を用いて第１
絶縁物、第２絶縁物を順次食刻することができる。請求
項１３の発明にかかる電界効果トランジスタの製造方法
によれば、第１絶縁物、第２絶縁物を、夫々、酸化物、
窒化物にすることにより、所定の食刻液で選択的に食刻
することができる。
【００４６】請求項１４の発明にかかる電界効果トラン
ジスタの製造方法によれば、側壁スペーサ、第２絶縁物
を形成せずにホールを形成することができる。請求項１
５の発明にかかる電界効果トランジスタの製造方法によ
れば、半導体基板内にホールを形成することができる。
請求項１６の発明にかかる電界効果トランジスタの製造
方法によれば、酸化膜上にエピ層を形成し、不純物を注
入することにより、ホールを形成せずにチャンネル領域
とドレイン間にトンネル絶縁膜を形成することができ
る。
ジスタの製造方法によれば、側壁スペーサ、第２絶縁物
を形成せずにホールを形成することができる。請求項１
５の発明にかかる電界効果トランジスタの製造方法によ
れば、半導体基板内にホールを形成することができる。
請求項１６の発明にかかる電界効果トランジスタの製造
方法によれば、酸化膜上にエピ層を形成し、不純物を注
入することにより、ホールを形成せずにチャンネル領域
とドレイン間にトンネル絶縁膜を形成することができ
る。
【００４７】請求項１７の発明にかかる電界効果トラン
ジスタの製造方法によれば、熱酸化処理を施して容易に
酸化膜を形成することができる。
ジスタの製造方法によれば、熱酸化処理を施して容易に
酸化膜を形成することができる。
【図面の簡単な説明】
【図１】本発明に係るＭＯＳＦＥＴの第１の実施の形態
を示す縦断面図。
を示す縦断面図。
【図２】図１の製造方法を示す工程縦断面図。
【図３】同上工程縦断面図。
【図４】同上工程縦断面図。
【図５】図１の別の製造方法を示す工程縦断面図。
【図６】同上工程縦断面図。
【図７】同上工程縦断面図。
【図８】本発明に係るＭＯＳＦＥＴの第２の実施の形態
を示す縦断面図。
を示す縦断面図。
【図９】図８の製造方法を示す工程縦断面図。
【図１０】同上工程縦断面図。
【図１１】同上工程縦断面図。
【図１２】従来のＭＯＳＦＥＴを示す縦断面図。
【図１３】図１２の製造方法を示す工程縦断面図。
【図１４】同上工程縦断面図。
１１ シリコン基板 １２ ソース １２ｂ，１３ｂ エピ層 １３ ドレイン １４ ゲート酸化膜 １５ ゲート電極 １５ｃ ポリシリコン層 １５ｄ シリサイド ２１、２２ トンネル絶縁膜 ２１ａ ホール ２２ａ 酸化膜 ３１、３３ 第１絶縁膜 ３２ 第２絶縁膜 ３２ａ 側壁スペーサ ４１、４２ 感光膜
Claims (17)
- 【請求項１】半導体基板（１１）と、 該半導体基板（１１）上の所定領域に形成されたゲート
絶縁膜（１４）と、 該ゲート絶縁膜（１４）上に形成されたゲート電極（１
５）と、 該ゲート電極（１５）の両側の半導体基板（１１）内の
所定領域に形成された不純物領域のソース（１２）及び
ドレイン（１３）と、 該ソース（１２）とドレイン（１３）間に形成されたチ
ャンネル領域（１１’）と、 該チャンネル領域（１１’）とドレイン（１３）間に形
成されたトンネル絶縁膜（２１）と、を備えて構成され
たことを特徴とする電界効果トランジスタ。 - 【請求項２】前記トンネル絶縁膜（２１）は、半導体基
板（１１）表面に対してチャンネル領域（１１）と垂直
に形成されたことを特徴とする請求項１記載の電界効果
トランジスタ。 - 【請求項３】前記トンネル絶縁膜（２１）は、半導体基
板（１１）とドレイン（１３）との界面部に沿って半導
体基板（１１）の表面からドレイン（１３）の下面所定
位置まで埋設形成されたことを特徴とする請求項１記載
の電界効果トランジスタ。 - 【請求項４】前記トンネル絶縁膜（２１）は、ゲート絶
縁膜（１４）よりもエネルギ障壁が小さくなるように形
成されたことを特徴とする請求項１〜請求項３のいずれ
か１つに記載の電界効果トランジスタ。 - 【請求項５】前記トンネル絶縁膜（２１）は、ゲート絶
縁膜（１４）よりも薄くなるように形成されたことを特
徴とする請求項４記載の電界効果トランジスタ。 - 【請求項６】前記トンネル絶縁膜（２１）は、シリコン
酸化膜であることを特徴とする請求項１〜請求項５のい
ずれか１つに記載の電界効果トランジスタ。 - 【請求項７】前記ゲート電極（１５）は、ポリシリコン
層（１５ａ）の上面にシリサイド（１５ｂ）を積層して
形成されたことを特徴とする請求項１〜請求項６のいず
れか１つに記載の電界効果トランジスタ。 - 【請求項８】半導体基板（１１）上にゲート電極（１
５）を形成する工程と、 該ゲート電極（１５）のドレイン側の下部の半導体基板
（１１）内にトンネル絶縁膜（２１）を形成する工程
と、 前記ゲート電極（１５）の両側の半導体基板（１１）内
に、不純物領域としてのソース（１２）及びドレイン
（１３）を形成する工程と、を順次行うことを特徴とす
る電界効果トランジスタの製造方法。 - 【請求項９】前記ゲート電極（１５）を形成する工程
は、 前記半導体基板（１１）の上面にポリシリコン層（１５
ａ）を形成する工程と、 該ポリシリコン層（１５ａ）上にシリサイド膜を積層形
成する工程と、を含むことを特徴とする請求項８記載の
電界効果トランジスタの製造方法。 - 【請求項１０】前記トンネル絶縁膜（２１）を形成する
工程は、 前記ゲート電極（１５）のドレイン側の半導体基板（１
１）の表面から下方にホール（２１ａ）を垂直に形成す
る工程と、 該ホール（２１ａ）内に酸化膜を形成する工程と、を含
むことを特徴とする請求項８又は請求項９記載の電界効
果トランジスタの製造方法。 - 【請求項１１】前記ホール（２１ａ）を形成する工程
は、 前記ゲート電極（１５）を含め、半導体基板（１１）の
全面に第１絶縁物（３１）、第２絶縁物（３２）を順次
蒸着する工程と、 該第２絶縁物（３２）を食刻してゲート電極（１５）の
側壁に側壁スペーサ（３２ａ）を形成する工程と、 前記半導体基板（１１）の全面に感光膜（４１）を形成
する工程と、 前記ゲート電極（１５）上の第１絶縁物（３１）の所定
部位を露出させる工程と、 前記第１絶縁物（３１）を食刻する工程と、 前記ゲート電極（１５）をマスクとして半導体基板（１
１）の所定深さまで異方性食刻を行う工程と、を含むこ
とを特徴とする請求項１０記載の電界効果トランジスタ
の製造方法。 - 【請求項１２】前記第１絶縁物（３１）、第２絶縁物
（３２）には、夫々、所定の食刻液で選択されて食刻さ
れる物質を用いたことを特徴とする請求項１１記載の電
界効果トランジスタの製造方法。 - 【請求項１３】前記第１絶縁物（３１）は酸化物であ
り、第２絶縁物（３２）は窒化物であることを特徴とす
る請求項１２記載の電界効果トランジスタの製造方法。 - 【請求項１４】前記ホール（２１ａ）を形成する工程
は、 前記ゲート電極（１５）を含め、半導体基板（１１）の
全面に第１絶縁物（３３）を蒸着する工程と、 該第１絶縁物（３３）上の半導体基板（１１）全面に感
光膜（４２）をコーティングする工程と、 前記ゲート電極（１５）上の第１絶縁物（３３）の所定
部位が露出するように感光膜（４２）をパターニングす
る工程と、 該パターニングされた感光膜（４２）をマスクとして第
１絶縁物（３３）及び該第１絶縁物（３３）下面の半導
体基板（１１）内を所定深さまで異方性食刻を行う工程
と、を順次行うことを特徴とする請求項１０記載の電界
効果トランジスタの製造方法。 - 【請求項１５】前記第１絶縁物（３３）は、窒化物であ
ることを特徴とする請求項１４記載の電界効果トランジ
スタの製造方法。 - 【請求項１６】半導体基板（１１）上にゲート絶縁膜
（１４）及びゲート電極（１５）を順次形成する工程
と、 該ゲート電極（１５）の両側の半導体基板（１１）を所
定深さまで食刻する工程と、 前記ゲート電極（１５）を含め、半導体基板（１１）の
全面に酸化膜（２２ａ）を形成する工程と、 ゲート電極（１５）のドレイン側の該ゲート電極（１
５）の上面一部及び側面のみを残して、半導体基板（１
１）上の酸化膜（２２ａ）を除去する工程と、 前記半導体基板（１１）のゲート電極（１５）の両側の
食刻領域にエピ層（１２ｂ、１３ｂ）を形成する工程
と、 前記ゲート電極（１５）をマスクとしてエピ層（１２
ｂ、１３ｂ）に不純物を注入してソース（１２）及びド
レイン（１３）を形成する工程と、を順次行うことを特
徴とする電界効果トランジスタの製造方法。 - 【請求項１７】前記酸化膜（２２ａ）は、熱酸化工程を
施して形成されることを特徴とする請求項１６記載の電
界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR39656/1996 | 1996-09-13 | ||
| KR1019960039656A KR100230799B1 (ko) | 1996-09-13 | 1996-09-13 | 절연막 터널링 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10107267A true JPH10107267A (ja) | 1998-04-24 |
| JP2923768B2 JP2923768B2 (ja) | 1999-07-26 |
Family
ID=19473591
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9247255A Expired - Fee Related JP2923768B2 (ja) | 1996-09-13 | 1997-09-11 | 電界効果トランジスタ及びその製造方法 |
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| Country | Link |
|---|---|
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| JP (1) | JP2923768B2 (ja) |
| KR (1) | KR100230799B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771552B1 (ko) | 2006-10-31 | 2007-10-31 | 주식회사 하이닉스반도체 | 숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법 |
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|---|---|---|---|---|
| US6285059B1 (en) * | 1999-03-18 | 2001-09-04 | United Microelectronics Corp. | Structure for laterally diffused metal-oxide semiconductor |
| JP2003514399A (ja) * | 1999-11-15 | 2003-04-15 | インフィネオン テクノロジーズ アクチエンゲゼルシャフト | 少なくとも１つのコンデンサおよびそれに接続された少なくとも１つのトランジスタを有する回路構造 |
| KR100327434B1 (ko) | 2000-05-01 | 2002-03-13 | 박종섭 | 반도체 소자의 구조 |
| WO2002043109A2 (de) * | 2000-11-21 | 2002-05-30 | Infineon Technologies Ag | Verfahren zum herstellen eines planaren feldeffekttransistors und planarer feldeffekttransistor |
| JP2005501404A (ja) * | 2001-08-30 | 2005-01-13 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 磁気抵抗装置および電子装置 |
| US6938690B2 (en) * | 2001-09-28 | 2005-09-06 | Halliburton Energy Services, Inc. | Downhole tool and method for fracturing a subterranean well formation |
| US6630383B1 (en) | 2002-09-23 | 2003-10-07 | Advanced Micro Devices, Inc. | Bi-layer floating gate for improved work function between floating gate and a high-K dielectric layer |
| CN102214690A (zh) * | 2010-04-09 | 2011-10-12 | 中国科学院微电子研究所 | 半导体器件及其制作方法 |
| CN102956486B (zh) * | 2011-08-23 | 2015-11-25 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件结构及其制作方法 |
| CN102832256A (zh) * | 2012-09-07 | 2012-12-19 | 北京大学 | 隧穿场效应晶体管 |
| CN103560144B (zh) * | 2013-11-13 | 2016-02-17 | 北京大学 | 抑制隧穿晶体管泄漏电流的方法及相应的器件和制备方法 |
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|---|---|---|---|---|
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- 1996-09-13 KR KR1019960039656A patent/KR100230799B1/ko not_active IP Right Cessation
-
1997
- 1997-09-11 JP JP9247255A patent/JP2923768B2/ja not_active Expired - Fee Related
- 1997-09-11 US US08/927,179 patent/US5949103A/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771552B1 (ko) | 2006-10-31 | 2007-10-31 | 주식회사 하이닉스반도체 | 숏 채널 효과가 억제되는 모스트랜지스터 및 그 제조방법 |
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| US8803224B2 (en) | 2006-10-31 | 2014-08-12 | SK Hynix Inc. | MOS transistor suppressing short channel effect and method of fabricating the same |
Also Published As
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