JPH0697435A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- JPH0697435A JPH0697435A JP24295392A JP24295392A JPH0697435A JP H0697435 A JPH0697435 A JP H0697435A JP 24295392 A JP24295392 A JP 24295392A JP 24295392 A JP24295392 A JP 24295392A JP H0697435 A JPH0697435 A JP H0697435A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0895—Tunnel injectors
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】従来のＭＯＳトランジスタの短チャネル限界を
突破し、より短チャネルのトランジスタ動作を実現する
こと。 【構成】本発明のＭＯＳトランジスタは、図１に示すよ
うにソース領域１２およびドレイン領域１３とＳｉ基板
１１の間に、直接トンネル電流が流れるほどに薄い酸化
膜１６を形成したものである。すなわち厚さ５ｎｍ以下
の酸化膜を形成したものである。 【効果】これによりソース、ドレイン接合における基板
側への空乏層の伸びを従来よりもずっと抑えることがで
き、従って、従来よりもずっと短チャネルのトランジス
タが実現できた。すなわち従来デバイスの短チャネル限
界が約０．０２μｍであったのに対し、本発明デバイス
の短チャネル限界は約０．００７μｍに短縮した。１チ
ップ当りのトランジスタ集積度も大幅に増加しうる。
突破し、より短チャネルのトランジスタ動作を実現する
こと。 【構成】本発明のＭＯＳトランジスタは、図１に示すよ
うにソース領域１２およびドレイン領域１３とＳｉ基板
１１の間に、直接トンネル電流が流れるほどに薄い酸化
膜１６を形成したものである。すなわち厚さ５ｎｍ以下
の酸化膜を形成したものである。 【効果】これによりソース、ドレイン接合における基板
側への空乏層の伸びを従来よりもずっと抑えることがで
き、従って、従来よりもずっと短チャネルのトランジス
タが実現できた。すなわち従来デバイスの短チャネル限
界が約０．０２μｍであったのに対し、本発明デバイス
の短チャネル限界は約０．００７μｍに短縮した。１チ
ップ当りのトランジスタ集積度も大幅に増加しうる。
Description
【０００１】
【産業上の利用分野】本発明はＭＯＳ型半導体装置に関
し、特に、従来よりも微細化が可能なＭＯＳトランジス
タ構造を有する半導体装置に関する。
し、特に、従来よりも微細化が可能なＭＯＳトランジス
タ構造を有する半導体装置に関する。
【０００２】
【従来の技術】図２に従来のＭＯＳトランジスタ構造を
示した（Ｓ．Ｍ．Ｓｚｅ著、南日康夫ら訳、産業図書発
行の「半導体デバイス」を参照）。ここで２１はｐ型Ｓ
ｉ基板、２２はソース拡散層、２３はドレイン拡散層、
２４はゲート酸化膜、２５はポリシリコンゲート電極層
であり、空乏層厚Ｗを図中に示した。この従来ＭＯＳト
ランジスタでは、短チャネル効果によるチャネル長の微
細化限界は次式で与えられる。 Ｌmin ＞ ＷD ＋ ＷS （１） ＷD ＝ √[２εS（Ｖcc ＋ Ｖbi）／ｑＮB］ （２） ＷS ＝ √（２εSＶbi／ｑＮB） （３） ここでＷD、ＷSはドレインおよびソース接合の空乏層幅
であり、ＮBは基板不純物濃度、Ｖbiは拡散層と基板間
のビルトインポテンシャル、εSはＳｉの誘電率であ
る。ＷDとＷSはＮBを増加すれば短くなるが、このＮBに
も限界がある。ＨｏｅｎｅｉｓｅｎとＭｅａｄは Solid
-State Electronics, 1972年、15巻、819頁より、に掲
載した論文「Fundamental limitation in microelectron
ics-Ｉ.MOS Technology」においてこのＮBの限界に関す
る研究結果を発表している。すなわち基板不純物濃度の
増加には酸化膜にかかる電界強度の限界と、拡散層接合
にかかる電界強度の限界によって決まる上限があり、そ
の上限値は５×１０18から１×１０19 ｃｍ-3であると
いうことである。この上限値を上式（２）、（３）に代
入することにより、空乏層幅の限界値として約０．０１
μｍが求まる。従って従来デバイスでは、短チャネル効
果によって決まるチャネル長の限界は約０．０２μｍで
あった。
示した（Ｓ．Ｍ．Ｓｚｅ著、南日康夫ら訳、産業図書発
行の「半導体デバイス」を参照）。ここで２１はｐ型Ｓ
ｉ基板、２２はソース拡散層、２３はドレイン拡散層、
２４はゲート酸化膜、２５はポリシリコンゲート電極層
であり、空乏層厚Ｗを図中に示した。この従来ＭＯＳト
ランジスタでは、短チャネル効果によるチャネル長の微
細化限界は次式で与えられる。 Ｌmin ＞ ＷD ＋ ＷS （１） ＷD ＝ √[２εS（Ｖcc ＋ Ｖbi）／ｑＮB］ （２） ＷS ＝ √（２εSＶbi／ｑＮB） （３） ここでＷD、ＷSはドレインおよびソース接合の空乏層幅
であり、ＮBは基板不純物濃度、Ｖbiは拡散層と基板間
のビルトインポテンシャル、εSはＳｉの誘電率であ
る。ＷDとＷSはＮBを増加すれば短くなるが、このＮBに
も限界がある。ＨｏｅｎｅｉｓｅｎとＭｅａｄは Solid
-State Electronics, 1972年、15巻、819頁より、に掲
載した論文「Fundamental limitation in microelectron
ics-Ｉ.MOS Technology」においてこのＮBの限界に関す
る研究結果を発表している。すなわち基板不純物濃度の
増加には酸化膜にかかる電界強度の限界と、拡散層接合
にかかる電界強度の限界によって決まる上限があり、そ
の上限値は５×１０18から１×１０19 ｃｍ-3であると
いうことである。この上限値を上式（２）、（３）に代
入することにより、空乏層幅の限界値として約０．０１
μｍが求まる。従って従来デバイスでは、短チャネル効
果によって決まるチャネル長の限界は約０．０２μｍで
あった。
【０００３】
【発明が解決しようとする課題】従来デバイスの問題点
はチャネル長の限界が約０．０２μｍであり、これ以上
の微細化は短チャネル効果やパンチスルーのために実現
できない。
はチャネル長の限界が約０．０２μｍであり、これ以上
の微細化は短チャネル効果やパンチスルーのために実現
できない。
【０００４】従って本発明の目的とするところは、従来
よりも、短チャネル化が可能なデバイス構造を提供する
ことにある。
よりも、短チャネル化が可能なデバイス構造を提供する
ことにある。
【０００５】
【課題を解決するための手段】本発明は上記の目的を達
成するために図１に示すように、ソース、ドレイン領域
とＳｉ基板の間に厚さ５ｎｍ以下の薄い酸化膜を形成し
たものである。図１において、１１はｐ型Ｓｉ基板、１
２はｎ型のソース不純物層、１３はｎ型のドレイン不純
物層、１４はゲート酸化膜、１５はポリシリコンゲート
電極層、１６は厚さ５ｎｍ以下の薄い酸化膜である。図
中のｄはこの薄い酸化膜の厚さを示している。尚、酸化
膜１６の厚さは直接トンネル電流が流れうる厚さまで薄
くする必要があり、従ってその厚さを５ｎｍ以下とし
た。
成するために図１に示すように、ソース、ドレイン領域
とＳｉ基板の間に厚さ５ｎｍ以下の薄い酸化膜を形成し
たものである。図１において、１１はｐ型Ｓｉ基板、１
２はｎ型のソース不純物層、１３はｎ型のドレイン不純
物層、１４はゲート酸化膜、１５はポリシリコンゲート
電極層、１６は厚さ５ｎｍ以下の薄い酸化膜である。図
中のｄはこの薄い酸化膜の厚さを示している。尚、酸化
膜１６の厚さは直接トンネル電流が流れうる厚さまで薄
くする必要があり、従ってその厚さを５ｎｍ以下とし
た。
【０００６】
【作用】本発明は図１に示したように、ソース、ドレイ
ン領域とＳｉ基板の間に厚さ５ｎｍ以下の薄い酸化膜１
６を形成したので、ソース、ドレイン接合における基板
側への空乏層の伸びを従来よりもずっと抑えることがで
きた。図３と図４には、それぞれ本発明デバイスと従来
デバイスのソース、ドレイン接合部におけるバンド構造
を示した。Ｓｉの比誘電率が１１．９であるのに対し、
酸化膜の比誘電率は３．９と小さく、このため該酸化膜
中での電界強度はＳｉ中よりも強まる。従って図３に示
した本発明の場合、ソース、ドレインとなるｎ+領域と
ｐ型Ｓｉ基板間のビルトインポテンシャル差ｑＶbiは、
酸化膜での電圧降下により大幅に減ぜられ、ｐ型Ｓｉ基
板側の空乏層にかかる分はかなり小さくなる。すなわち
本発明の接合空乏層幅Ｗ1（図３参照）は、従来デバイ
スの空乏層幅Ｗ0（図４参照）よりもずっと小さくでき
るわけである。本発明の接合空乏層幅Ｗ1は次式の関係
により、Ｗ0よりも短縮される。 Ｗ0 2 ＝ Ｗ1 2 ＋ ２（εS／εOX）ｄ・Ｗ1 （４） ここでεOXは酸化膜の誘電率である。図５には、本発明
の酸化膜厚が３．５ｎｍ、２．５ｎｍ、１．５ｎｍのそ
れぞれの場合におけるＷ1の値とＷ0の関係を示した。酸
化膜厚を３．５ｎｍにすると、従来デバイスの限界値
０．０１μｍは約０．００３５μｍまで短縮される。す
なわち本発明のチャネル長の限界は約０．００７μｍと
なり、従来０．０２μｍであったのに対し大幅な改善が
図れる。
ン領域とＳｉ基板の間に厚さ５ｎｍ以下の薄い酸化膜１
６を形成したので、ソース、ドレイン接合における基板
側への空乏層の伸びを従来よりもずっと抑えることがで
きた。図３と図４には、それぞれ本発明デバイスと従来
デバイスのソース、ドレイン接合部におけるバンド構造
を示した。Ｓｉの比誘電率が１１．９であるのに対し、
酸化膜の比誘電率は３．９と小さく、このため該酸化膜
中での電界強度はＳｉ中よりも強まる。従って図３に示
した本発明の場合、ソース、ドレインとなるｎ+領域と
ｐ型Ｓｉ基板間のビルトインポテンシャル差ｑＶbiは、
酸化膜での電圧降下により大幅に減ぜられ、ｐ型Ｓｉ基
板側の空乏層にかかる分はかなり小さくなる。すなわち
本発明の接合空乏層幅Ｗ1（図３参照）は、従来デバイ
スの空乏層幅Ｗ0（図４参照）よりもずっと小さくでき
るわけである。本発明の接合空乏層幅Ｗ1は次式の関係
により、Ｗ0よりも短縮される。 Ｗ0 2 ＝ Ｗ1 2 ＋ ２（εS／εOX）ｄ・Ｗ1 （４） ここでεOXは酸化膜の誘電率である。図５には、本発明
の酸化膜厚が３．５ｎｍ、２．５ｎｍ、１．５ｎｍのそ
れぞれの場合におけるＷ1の値とＷ0の関係を示した。酸
化膜厚を３．５ｎｍにすると、従来デバイスの限界値
０．０１μｍは約０．００３５μｍまで短縮される。す
なわち本発明のチャネル長の限界は約０．００７μｍと
なり、従来０．０２μｍであったのに対し大幅な改善が
図れる。
【０００７】なお本発明の酸化膜は、直接トンネル電流
が流れうるまでに薄くしたので、この酸化膜を通じてド
レイン電流を流すことが可能であり、従ってこのトンネ
ル酸化膜は導通状態にあるとみなされる。すなわちこの
酸化膜は、ゲート電圧によってオンオフが制御されるチ
ャネル領域には含まれず、ソース、ドレイン電極の一部
として作用するものである。
が流れうるまでに薄くしたので、この酸化膜を通じてド
レイン電流を流すことが可能であり、従ってこのトンネ
ル酸化膜は導通状態にあるとみなされる。すなわちこの
酸化膜は、ゲート電圧によってオンオフが制御されるチ
ャネル領域には含まれず、ソース、ドレイン電極の一部
として作用するものである。
【０００８】
【実施例】本発明の第一の実施例を図１により説明す
る。第一の実施例は本発明によるｎＭＯＳトランジスタ
の試作例である。図１において１１は不純物濃度１０17
ｃｍ-3以上、より適確には５×１０18から１０19ｃｍ-3
のｐ型Ｓｉ基板またはウェル領域であり、ボロンイオン
の打ち込みによって形成したものである。１４、１５は
それぞれＳｉ基板表面上に順次形成したゲート酸化膜と
ポリシリコンゲート層であり、ＥＢリソグラフィー技術
によって約０．０１５μｍゲート長に微細加工した。１
７はこのゲート電極をマスクとしてハロゲン系イオンガ
スなどを用いた反応性イオンスパッタリングで、Ｓｉ基
板表面に形成した浅溝であり、ソース、ドレイン領域を
限定する。１６は該浅溝１７の表面に形成した酸化膜
（ＳｉＯ2膜）であり、熱酸化法、ＣＶＤ（Chemical Va
por Deposition)法、ＭＢＥ（Molecular Beam Epitaxy)
法などで形成したものである。その厚さは、バイアスを
加えなくても直接トンネル電流が流れうるほどに薄くし
た。すなわち５ｎｍ以下とした。１２、１３はこのトン
ネル酸化膜上に、浅溝を埋めるようにｎ+ポリシリコン
を堆積して形成したソース、ドレイン領域である。以下
通常のＭＯＳ超ＬＳＩプロセスに従って、本実施例のｎ
チャネルＭＯＳトランジシタを作成した。本実施例によ
れば、ソース、ドレイン領域と基板間に薄いトンネル酸
化膜を形成したので、ソース、ドレイン接合部における
基板側への空乏層の伸びが従来よりもずっと短くでき
た。すなわち図５に本発明と従来デバイスの空乏層幅の
関係を示したように、従来デバイス（図２参照）ではド
レイン電圧を加えない時にすでに約０．０１μｍあった
接合空乏層幅が、本発明では約０．００３５μｍに短縮
できた。この結果、第６図に示すように、本発明ではチ
ャネル長０．０１５μｍのデバイスが良好なトランジス
タ動作を実現した。一方、チャネル長が０．０１５μｍ
の従来デバイスでは、ドレイン空乏層とソース空乏層が
互いに接触し、パンチスルーが発生してしまう。本発明
の第二の実施例を図１により説明する。第二の実施例が
第一の実施例と異なるところは、ソース、ドレイン領域
１２、１３にＴｉＳｉ2、ＷＳｉ2などの金属珪化物（シ
リサイド）を堆積した点にある。これにより、第一の実
施例よりもソース、ドレイン部の寄生抵抗を大幅に低減
できた。本発明の第三の実施例を図７により説明する。
図７において７１はｐ型Ｓｉ基板、７２はその上にエピ
タキシャル成長させたｎ+Ｓｉ層であり、ソース端子と
なる。７３は不純物濃度が５×１０18から１０19ｃｍ-3
のｐ型Ｓｉ層であり、ＭＯＳトランジスタの基板および
チャネル部となる。７４はドレイン端子となるｎ+Ｓｉ
層である。また７５、７６は厚さ５ｎｍ以下のトンネル
酸化膜である。７３は７２上にエピタキシャル成長させ
たものであり、７５は７３層形成後７３層表面上より酸
素イオンを打ち込んで形成した。７４は７３上にエピタ
キシャル成長させたものであり、７６は７４表面上より
酸素イオンを打ち込んで形成した。また７０はハロゲン
系イオンガスなどを用いた反応性イオンスパッタリング
法で形成したトレンチ側壁であり、７７はゲート酸化膜
である。７８、７９、７０１はトレンチ内に順次堆積形
成した絶縁膜、ポリシリコンゲート層、絶縁膜である。
本実施例によれば、ソース、ドレイン領域と基板７３間
に薄いトンネル酸化膜を形成したので、ソース、ドレイ
ン接合部における基板側への空乏層の伸びが従来よりも
ずっと短くできた。このため第一、第二の実施例と同様
に従来よりも短チャネル化が可能であり、従来デバイス
の限界チャネル長０．０２μｍをさらに短くしたトラン
ジスタが実現できた。
る。第一の実施例は本発明によるｎＭＯＳトランジスタ
の試作例である。図１において１１は不純物濃度１０17
ｃｍ-3以上、より適確には５×１０18から１０19ｃｍ-3
のｐ型Ｓｉ基板またはウェル領域であり、ボロンイオン
の打ち込みによって形成したものである。１４、１５は
それぞれＳｉ基板表面上に順次形成したゲート酸化膜と
ポリシリコンゲート層であり、ＥＢリソグラフィー技術
によって約０．０１５μｍゲート長に微細加工した。１
７はこのゲート電極をマスクとしてハロゲン系イオンガ
スなどを用いた反応性イオンスパッタリングで、Ｓｉ基
板表面に形成した浅溝であり、ソース、ドレイン領域を
限定する。１６は該浅溝１７の表面に形成した酸化膜
（ＳｉＯ2膜）であり、熱酸化法、ＣＶＤ（Chemical Va
por Deposition)法、ＭＢＥ（Molecular Beam Epitaxy)
法などで形成したものである。その厚さは、バイアスを
加えなくても直接トンネル電流が流れうるほどに薄くし
た。すなわち５ｎｍ以下とした。１２、１３はこのトン
ネル酸化膜上に、浅溝を埋めるようにｎ+ポリシリコン
を堆積して形成したソース、ドレイン領域である。以下
通常のＭＯＳ超ＬＳＩプロセスに従って、本実施例のｎ
チャネルＭＯＳトランジシタを作成した。本実施例によ
れば、ソース、ドレイン領域と基板間に薄いトンネル酸
化膜を形成したので、ソース、ドレイン接合部における
基板側への空乏層の伸びが従来よりもずっと短くでき
た。すなわち図５に本発明と従来デバイスの空乏層幅の
関係を示したように、従来デバイス（図２参照）ではド
レイン電圧を加えない時にすでに約０．０１μｍあった
接合空乏層幅が、本発明では約０．００３５μｍに短縮
できた。この結果、第６図に示すように、本発明ではチ
ャネル長０．０１５μｍのデバイスが良好なトランジス
タ動作を実現した。一方、チャネル長が０．０１５μｍ
の従来デバイスでは、ドレイン空乏層とソース空乏層が
互いに接触し、パンチスルーが発生してしまう。本発明
の第二の実施例を図１により説明する。第二の実施例が
第一の実施例と異なるところは、ソース、ドレイン領域
１２、１３にＴｉＳｉ2、ＷＳｉ2などの金属珪化物（シ
リサイド）を堆積した点にある。これにより、第一の実
施例よりもソース、ドレイン部の寄生抵抗を大幅に低減
できた。本発明の第三の実施例を図７により説明する。
図７において７１はｐ型Ｓｉ基板、７２はその上にエピ
タキシャル成長させたｎ+Ｓｉ層であり、ソース端子と
なる。７３は不純物濃度が５×１０18から１０19ｃｍ-3
のｐ型Ｓｉ層であり、ＭＯＳトランジスタの基板および
チャネル部となる。７４はドレイン端子となるｎ+Ｓｉ
層である。また７５、７６は厚さ５ｎｍ以下のトンネル
酸化膜である。７３は７２上にエピタキシャル成長させ
たものであり、７５は７３層形成後７３層表面上より酸
素イオンを打ち込んで形成した。７４は７３上にエピタ
キシャル成長させたものであり、７６は７４表面上より
酸素イオンを打ち込んで形成した。また７０はハロゲン
系イオンガスなどを用いた反応性イオンスパッタリング
法で形成したトレンチ側壁であり、７７はゲート酸化膜
である。７８、７９、７０１はトレンチ内に順次堆積形
成した絶縁膜、ポリシリコンゲート層、絶縁膜である。
本実施例によれば、ソース、ドレイン領域と基板７３間
に薄いトンネル酸化膜を形成したので、ソース、ドレイ
ン接合部における基板側への空乏層の伸びが従来よりも
ずっと短くできた。このため第一、第二の実施例と同様
に従来よりも短チャネル化が可能であり、従来デバイス
の限界チャネル長０．０２μｍをさらに短くしたトラン
ジスタが実現できた。
【０００９】
【発明の効果】本発明はＭＯＳトランジスタのソース、
ドレイン領域とＳｉ基板の間に厚さ５ｎｍ以下の薄い酸
化膜を形成したので、ソース、ドレイン接合における基
板側への空乏層の伸びを従来よりもずっと抑えることが
できた。これにより従来よりもずっと短チャネルのトラ
ンジスタが実現できた。例えば、従来デバイスの短チャ
ネル限界が約０．０２μｍであったのに対し、本発明デ
バイスの短チャネル限界は約０．００７μｍに短縮し
た。また本発明の酸化膜は、直接トンネル電流が流れう
るまでに薄くしたので、この酸化膜を通じてドレイン電
流を流すことが可能である。すなわち常にオン状態にあ
り、ソース、ドレイン電極の一部として作用した。
ドレイン領域とＳｉ基板の間に厚さ５ｎｍ以下の薄い酸
化膜を形成したので、ソース、ドレイン接合における基
板側への空乏層の伸びを従来よりもずっと抑えることが
できた。これにより従来よりもずっと短チャネルのトラ
ンジスタが実現できた。例えば、従来デバイスの短チャ
ネル限界が約０．０２μｍであったのに対し、本発明デ
バイスの短チャネル限界は約０．００７μｍに短縮し
た。また本発明の酸化膜は、直接トンネル電流が流れう
るまでに薄くしたので、この酸化膜を通じてドレイン電
流を流すことが可能である。すなわち常にオン状態にあ
り、ソース、ドレイン電極の一部として作用した。
【図１】本発明の第一および第二の実施例によるＭＯＳ
トランジスタの構造を示す図である。
トランジスタの構造を示す図である。
【図２】従来のＭＯＳトランジスタの構造を示す図であ
る。
る。
【図３】本発明のＭＯＳトランジスタのソース、ドレイ
ン接合部におけるバンド構造を示す図である。
ン接合部におけるバンド構造を示す図である。
【図４】従来のＭＯＳトランジスタのソース、ドレイン
接合部におけるバンド構造を示す図である。
接合部におけるバンド構造を示す図である。
【図５】本発明のＭＯＳトランジスタのソース、ドレイ
ン接合部における空乏層幅と、従来のＭＯＳトランジス
タのソース、ドレイン接合部における空乏層幅の関係を
示す図である。
ン接合部における空乏層幅と、従来のＭＯＳトランジス
タのソース、ドレイン接合部における空乏層幅の関係を
示す図である。
【図６】本発明のＭＯＳトランジスタの電流電圧特性を
従来デバイスと比較して示す図である。
従来デバイスと比較して示す図である。
【図７】本発明の第三の実施例によるＭＯＳトランジス
タの構造を示す図である。
タの構造を示す図である。
１１…ｐ型Ｓｉ基板、１２…ソース層、１３…ドレイン
層、１４…ゲート酸化膜、１５…ポリシリコンゲート
層、１６…薄いトンネル酸化膜、１７…ソース、ドレイ
ン部が形成される浅溝。
層、１４…ゲート酸化膜、１５…ポリシリコンゲート
層、１６…薄いトンネル酸化膜、１７…ソース、ドレイ
ン部が形成される浅溝。
Claims (3)
- 【請求項１】半導体基板の第１導電型表面領域に形成さ
れた第２導電型のソース、ドレイン領域と該第１導電型
領域の間に、直接トンネル電流が流れうるほどに薄い絶
縁膜を有することを特徴とするＭＯＳ型半導体装置。 - 【請求項２】上記絶縁膜の厚さが５ｎｍ以下であること
を特徴とする請求項１記載のＭＯＳ型半導体装置。 - 【請求項３】上記半導体がシリコンであり、上記の絶縁
膜がシリコンの酸化膜であることを特徴とする請求項１
または請求項２記載のＭＯＳ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24295392A JPH0697435A (ja) | 1992-09-11 | 1992-09-11 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24295392A JPH0697435A (ja) | 1992-09-11 | 1992-09-11 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0697435A true JPH0697435A (ja) | 1994-04-08 |
Family
ID=17096686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24295392A Pending JPH0697435A (ja) | 1992-09-11 | 1992-09-11 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0697435A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997048135A1 (fr) * | 1996-06-14 | 1997-12-18 | Commissariat A L'energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
| KR100230799B1 (ko) * | 1996-09-13 | 1999-11-15 | 김영환 | 절연막 터널링 트랜지스터의 제조방법 |
| WO2002043109A3 (de) * | 2000-11-21 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum herstellen eines planaren feldeffekttransistors und planarer feldeffekttransistor |
| JP2004134727A (ja) * | 2002-10-08 | 2004-04-30 | Samsung Electronics Co Ltd | 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法 |
| DE102004012630A1 (de) * | 2004-03-16 | 2005-06-30 | Infineon Technologies Ag | Feldeffekttransistor mit geringem Leckstrom und Verfahren zu seiner Herstellung |
| JP2007281489A (ja) * | 1999-04-22 | 2007-10-25 | Acorn Technologies Inc | 静電的に制御されるトンネリング・トランジスタ |
-
1992
- 1992-09-11 JP JP24295392A patent/JPH0697435A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1997048135A1 (fr) * | 1996-06-14 | 1997-12-18 | Commissariat A L'energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
| FR2749977A1 (fr) * | 1996-06-14 | 1997-12-19 | Commissariat Energie Atomique | Transistor mos a puits quantique et procedes de fabrication de celui-ci |
| KR100230799B1 (ko) * | 1996-09-13 | 1999-11-15 | 김영환 | 절연막 터널링 트랜지스터의 제조방법 |
| JP2007281489A (ja) * | 1999-04-22 | 2007-10-25 | Acorn Technologies Inc | 静電的に制御されるトンネリング・トランジスタ |
| WO2002043109A3 (de) * | 2000-11-21 | 2002-09-19 | Infineon Technologies Ag | Verfahren zum herstellen eines planaren feldeffekttransistors und planarer feldeffekttransistor |
| JP2004134727A (ja) * | 2002-10-08 | 2004-04-30 | Samsung Electronics Co Ltd | 分離されたパンチスルー防止膜を有する集積回路トランジスタ及びその形成方法 |
| JP4537014B2 (ja) * | 2002-10-08 | 2010-09-01 | 三星電子株式会社 | 分離されたパンチスルー防止膜を有する集積回路トランジスタの形成方法 |
| DE102004012630A1 (de) * | 2004-03-16 | 2005-06-30 | Infineon Technologies Ag | Feldeffekttransistor mit geringem Leckstrom und Verfahren zu seiner Herstellung |
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