JPH10209429A - Ｔｆｔ型半導体装置及びその製造方法 - Google Patents
Ｔｆｔ型半導体装置及びその製造方法Info
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- JPH10209429A JPH10209429A JP887297A JP887297A JPH10209429A JP H10209429 A JPH10209429 A JP H10209429A JP 887297 A JP887297 A JP 887297A JP 887297 A JP887297 A JP 887297A JP H10209429 A JPH10209429 A JP H10209429A
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Abstract
(57)【要約】
【課題】 絶縁層上に容易に作製でき、且つチャンネル
部の熱捌けを改善できる新たな構造のＴＦＴ型半導体装
置及びその製造方法を提供する。 【解決手段】 図１のＭＥＳＦＥＴは、シリコン基体１
０上に形成された絶縁層１１と、その上部に形成した溝
領域に設けられた下部ゲート電極１２と、チャンネルと
なる活性領域１３と、活性領域１３の両側に形成された
ソース（ドレイン）１４及びドレイン（ソース）１５
と、活性領域１３の上部に形成された上部ゲート電極１
６を有している。活性領域１３、ソース１４（ドレイ
ン）、ドレイン（ソース）１５は同一の半導体層に形成
された、いわゆるＴＦＴ型とされている。活性領域１３
と上下のゲート電極１２、１６はショットキー接合とさ
れ、上下のゲート電極とシリコンとの間にショットキー
バリアが形成される。
部の熱捌けを改善できる新たな構造のＴＦＴ型半導体装
置及びその製造方法を提供する。 【解決手段】 図１のＭＥＳＦＥＴは、シリコン基体１
０上に形成された絶縁層１１と、その上部に形成した溝
領域に設けられた下部ゲート電極１２と、チャンネルと
なる活性領域１３と、活性領域１３の両側に形成された
ソース（ドレイン）１４及びドレイン（ソース）１５
と、活性領域１３の上部に形成された上部ゲート電極１
６を有している。活性領域１３、ソース１４（ドレイ
ン）、ドレイン（ソース）１５は同一の半導体層に形成
された、いわゆるＴＦＴ型とされている。活性領域１３
と上下のゲート電極１２、１６はショットキー接合とさ
れ、上下のゲート電極とシリコンとの間にショットキー
バリアが形成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＴＦＴ型半導体装
置及びその製造方法に関する。詳しくは、ＭＥＳ構成を
採るＦＥＴを含むＴＦＴ型半導体装置及びその製造方法
に係るものである。
置及びその製造方法に関する。詳しくは、ＭＥＳ構成を
採るＦＥＴを含むＴＦＴ型半導体装置及びその製造方法
に係るものである。
【０００２】
【従来の技術】従来より、薄膜トランジスタ（ＴＦＴ）
をＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）
構造とした電界効果トランジスタ（以下「ＭＯＳＦＥ
Ｔ」という。）が知られている。図１０は、このような
ＭＯＳＦＥＴの一例の断面図である。図１０のＭＯＳＦ
ＥＴは、シリコン基板５０の上に、絶縁体である酸化膜
（ＳｉＯ2 膜）５１を有し、その上部にポリシリコン又
はアモルファスシリコンからなるｐタイプの活性領域５
２と、その両側にｎ+ タイプのソース（ドレイン）５３
及びドレイン（ソース）５４が形成されている。活性領
域５２の上部には、薄いゲート酸化膜（ＳｉＯ2 膜）５
５を介してポリシリコンからなるゲート電極５６が形成
されている。図１０のＭＯＳＦＥＴは、活性領域５２の
ポリシリコン又はアモルファスシリコンにｐタイプの不
純物がやや薄く、例えば１Ｅ１６ｃｍ -3 の濃度でドー
プされ、ソース５３及びドレイン５４にはｎタイプの不
純物が、例えば１Ｅ１９ｃｍ-3から１Ｅ２０ｃｍ-3程度
の濃度でドープされている。
をＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｉｌｉｃｏｎ）
構造とした電界効果トランジスタ（以下「ＭＯＳＦＥ
Ｔ」という。）が知られている。図１０は、このような
ＭＯＳＦＥＴの一例の断面図である。図１０のＭＯＳＦ
ＥＴは、シリコン基板５０の上に、絶縁体である酸化膜
（ＳｉＯ2 膜）５１を有し、その上部にポリシリコン又
はアモルファスシリコンからなるｐタイプの活性領域５
２と、その両側にｎ+ タイプのソース（ドレイン）５３
及びドレイン（ソース）５４が形成されている。活性領
域５２の上部には、薄いゲート酸化膜（ＳｉＯ2 膜）５
５を介してポリシリコンからなるゲート電極５６が形成
されている。図１０のＭＯＳＦＥＴは、活性領域５２の
ポリシリコン又はアモルファスシリコンにｐタイプの不
純物がやや薄く、例えば１Ｅ１６ｃｍ -3 の濃度でドー
プされ、ソース５３及びドレイン５４にはｎタイプの不
純物が、例えば１Ｅ１９ｃｍ-3から１Ｅ２０ｃｍ-3程度
の濃度でドープされている。
【０００３】
【発明が解決しようとする課題】図１０に示したＭＯＳ
構造の薄膜トランジスタは、酸化膜５１等の絶縁層の上
に容易に実現できるという利点がある。しかしながら図
１０に示す構造は、チャンネルとなる活性領域５２の上
下が、熱伝導性の低い酸化膜５１、５５で囲まれてい
る。このため、チャンネルに多くの電流を流すことが必
要となる用途、例えばギガヘルツ帯を取り扱う携帯電話
のように、かなりの電流を流さないと十分に高い遮断周
波数ｆT が得られないといった用途では、多くの電流を
流すことによってチャンネルに発生する熱がチャンネル
部分から逃げにくいという問題が生じる。このようない
わゆる熱捌けの悪い状態で動作させると、チャンネルの
温度が上昇し、キャリアの移動度の低下を引き起こす。
そして、このキャリア移動度の低下は相互コンダクタン
ス（ｇm ）の低下による動作速度の低下、負性抵抗の発
生といった特性悪化の原因ともなる。
構造の薄膜トランジスタは、酸化膜５１等の絶縁層の上
に容易に実現できるという利点がある。しかしながら図
１０に示す構造は、チャンネルとなる活性領域５２の上
下が、熱伝導性の低い酸化膜５１、５５で囲まれてい
る。このため、チャンネルに多くの電流を流すことが必
要となる用途、例えばギガヘルツ帯を取り扱う携帯電話
のように、かなりの電流を流さないと十分に高い遮断周
波数ｆT が得られないといった用途では、多くの電流を
流すことによってチャンネルに発生する熱がチャンネル
部分から逃げにくいという問題が生じる。このようない
わゆる熱捌けの悪い状態で動作させると、チャンネルの
温度が上昇し、キャリアの移動度の低下を引き起こす。
そして、このキャリア移動度の低下は相互コンダクタン
ス（ｇm ）の低下による動作速度の低下、負性抵抗の発
生といった特性悪化の原因ともなる。
【０００４】本発明は上記事情に基づいてなされたもの
であり、絶縁基板上に容易に作製でき、且つチャンネル
部の熱捌けを改善できる新たな構造のＴＦＴ型半導体装
置及びその製造方法を提供することを目的とする。
であり、絶縁基板上に容易に作製でき、且つチャンネル
部の熱捌けを改善できる新たな構造のＴＦＴ型半導体装
置及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】前記の目的を達成するた
めに、本発明は、同一半導体層内にドレイン領域、ソー
ス領域、チャンネル領域を含むＴＦＴ型半導体装置にお
いて、ゲート用の金属電極を、半導体層の上面及び下面
のうち少なくとも一方に設け、且つ半導体層のチャンネ
ル領域との間でショットキー接合させたことを特徴とす
る。
めに、本発明は、同一半導体層内にドレイン領域、ソー
ス領域、チャンネル領域を含むＴＦＴ型半導体装置にお
いて、ゲート用の金属電極を、半導体層の上面及び下面
のうち少なくとも一方に設け、且つ半導体層のチャンネ
ル領域との間でショットキー接合させたことを特徴とす
る。
【０００６】また、前記の目的を達成するためのＴＦＴ
型半導体装置の製造方法は、絶縁性基板の上部に凹部を
形成する工程と、凹部に第１のゲート電極を形成する工
程と、絶縁性基板及び第１のゲート電極の上部に半導体
層を形成し、半導体層と第１のゲート電極とをショット
キー接合させる工程と、半導体層の一部に不純物を注入
してソース領域及びドレイン領域を形成する工程と、半
導体層のソース領域及びドレイン領域とで挟まれた領域
の上部に第２のゲート電極を形成し、半導体層と第２の
ゲート電極とをショットキー接合させる工程とを有する
ことを特徴とする。
型半導体装置の製造方法は、絶縁性基板の上部に凹部を
形成する工程と、凹部に第１のゲート電極を形成する工
程と、絶縁性基板及び第１のゲート電極の上部に半導体
層を形成し、半導体層と第１のゲート電極とをショット
キー接合させる工程と、半導体層の一部に不純物を注入
してソース領域及びドレイン領域を形成する工程と、半
導体層のソース領域及びドレイン領域とで挟まれた領域
の上部に第２のゲート電極を形成し、半導体層と第２の
ゲート電極とをショットキー接合させる工程とを有する
ことを特徴とする。
【０００７】上記のように、ゲート電極と半導体層のチ
ャンネル領域とをショットキー接合することにより、ゲ
ート電極とチャンネル領域の間にはショットキーバリア
と呼ばれる電位障壁が形成される。これにより、通常の
動作状態ではゲート電極とチャンネル領域とは絶縁状態
となり、ゲート電極に加える電圧信号によってＴＦＴの
動作を制御することができる。また、ゲート電極と半導
体層とを直接接触させる構成であるため、半導体層の活
性領域（チャンネル領域）で発生した熱がゲート電極を
介して直ちに発散し、活性領域の温度上昇が抑制され
る。
ャンネル領域とをショットキー接合することにより、ゲ
ート電極とチャンネル領域の間にはショットキーバリア
と呼ばれる電位障壁が形成される。これにより、通常の
動作状態ではゲート電極とチャンネル領域とは絶縁状態
となり、ゲート電極に加える電圧信号によってＴＦＴの
動作を制御することができる。また、ゲート電極と半導
体層とを直接接触させる構成であるため、半導体層の活
性領域（チャンネル領域）で発生した熱がゲート電極を
介して直ちに発散し、活性領域の温度上昇が抑制され
る。
【０００８】
【発明の実施の形態】以下、本発明の実施形態につい
て、図面を参照して説明する。図１は、本発明の第１実
施形態であるＴＦＴ型ＭＥＳＦＥＴの主要部の断面図で
ある。図１のＭＥＳＦＥＴは、シリコン（Ｓｉ）基体１
０とそのシリコン基体１０の上に形成された絶縁層１１
とからなる絶縁性基板１と、その上部に形成した溝領域
（後述の凹部領域２０）に設けられた下部ゲート電極１
２と、チャンネルとなる活性領域１３と、活性領域１３
の両側に形成されたソース（ドレイン）１４及びドレイ
ン（ソース）１５と、活性領域１３の上部に形成された
上部ゲート電極１６を有している。図１に示すように、
このＭＥＳＦＥＴは、活性領域（チャンネル）１３、ソ
ース（ドレイン）１４、ドレイン（ソース）１５は、同
一の半導体層に形成された、いわゆるＴＦＴ（Ｔｈｉｎ
−ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型とされている。
尚、ソース（ドレイン）１４とドレイン（ソース）１５
の電極（図示せず）は、それぞれの上部から取り出すこ
とができるが、必要に応じて絶縁層１１上で直接取り出
してもよい。
て、図面を参照して説明する。図１は、本発明の第１実
施形態であるＴＦＴ型ＭＥＳＦＥＴの主要部の断面図で
ある。図１のＭＥＳＦＥＴは、シリコン（Ｓｉ）基体１
０とそのシリコン基体１０の上に形成された絶縁層１１
とからなる絶縁性基板１と、その上部に形成した溝領域
（後述の凹部領域２０）に設けられた下部ゲート電極１
２と、チャンネルとなる活性領域１３と、活性領域１３
の両側に形成されたソース（ドレイン）１４及びドレイ
ン（ソース）１５と、活性領域１３の上部に形成された
上部ゲート電極１６を有している。図１に示すように、
このＭＥＳＦＥＴは、活性領域（チャンネル）１３、ソ
ース（ドレイン）１４、ドレイン（ソース）１５は、同
一の半導体層に形成された、いわゆるＴＦＴ（Ｔｈｉｎ
−ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）型とされている。
尚、ソース（ドレイン）１４とドレイン（ソース）１５
の電極（図示せず）は、それぞれの上部から取り出すこ
とができるが、必要に応じて絶縁層１１上で直接取り出
してもよい。
【０００９】上記の絶縁層１１としては、ＬＯＣＯＳ
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏ
ｎ）法によるＳｉＯ2 や熱酸化膜などを利用できる。活
性領域１３は、ポリシリコン又はアモルファスシリコン
の薄膜に、例えば１Ｅ１６ｃｍ-3という相対的に低い濃
度でｎタイプの不純物をドープする。ソース（ドレイ
ン）１４及びドレイン（ソース）１５は、活性領域と同
じ薄膜のポリシリコン又はアモルファスシリコンの層に
例えば１Ｅ１９ｍ-3〜１Ｅ２０ｍ-3という相対的に高い
濃度でｎタイプの不純物をドープする。
（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎｏｆ Ｓｉｌｉｃｏ
ｎ）法によるＳｉＯ2 や熱酸化膜などを利用できる。活
性領域１３は、ポリシリコン又はアモルファスシリコン
の薄膜に、例えば１Ｅ１６ｃｍ-3という相対的に低い濃
度でｎタイプの不純物をドープする。ソース（ドレイ
ン）１４及びドレイン（ソース）１５は、活性領域と同
じ薄膜のポリシリコン又はアモルファスシリコンの層に
例えば１Ｅ１９ｍ-3〜１Ｅ２０ｍ-3という相対的に高い
濃度でｎタイプの不純物をドープする。
【００１０】図１のトランジスタは、上で説明したよう
に活性領域１３に下部ゲート電極１２及び上部ゲート電
極１６を直接接触させた、いわゆるＭＥＳ（Ｍｅｔａｌ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造とし、活性領域１
３と上下のゲート電極１２、１６とをショットキー接合
させる。この上部ゲート電極１２及び下部ゲート電極１
６として例えばプラチナ（Ｐｔ）、タングステン（Ｗ）
等の金属、又はショットキー障壁値の大きいＰｔＳｉ等
の合金を用いることにより、上下のゲート電極とシリコ
ンとの間にショットキーバリア（Ｓｃｈｏｔｔｋｙ−ｂ
ａｒｒｉｅｒ）と呼ばれる電位障壁を形成することがで
きる。
に活性領域１３に下部ゲート電極１２及び上部ゲート電
極１６を直接接触させた、いわゆるＭＥＳ（Ｍｅｔａｌ
Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造とし、活性領域１
３と上下のゲート電極１２、１６とをショットキー接合
させる。この上部ゲート電極１２及び下部ゲート電極１
６として例えばプラチナ（Ｐｔ）、タングステン（Ｗ）
等の金属、又はショットキー障壁値の大きいＰｔＳｉ等
の合金を用いることにより、上下のゲート電極とシリコ
ンとの間にショットキーバリア（Ｓｃｈｏｔｔｋｙ−ｂ
ａｒｒｉｅｒ）と呼ばれる電位障壁を形成することがで
きる。
【００１１】次に、図２、図３、図４を参照して、図１
に示したＴＦＴ型ＭＥＳＦＥＴの製造方法について説明
する。まず、図２（ａ）に示すように、シリコン基体１
０上にＬＯＣＯＳや熱酸化などによりＳｉＯ2 などから
なる絶縁層１１を形成し、その上部に、レジストをマス
クとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法によって凹部領域２０を形成する（図２
（ｂ））。この上に、スパッタによってＰｔ、Ｗ、Ｐｔ
Ｓｉ等のメタル層１２′を形成し（図２（ｃ））、絶縁
層１１をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等によって
研磨し、表面を平坦化することにより、凹部領域２０の
部分に、活性領域との間にショットキー接合を形成する
下部ゲート電極１２が形成される（図３（ａ））。
に示したＴＦＴ型ＭＥＳＦＥＴの製造方法について説明
する。まず、図２（ａ）に示すように、シリコン基体１
０上にＬＯＣＯＳや熱酸化などによりＳｉＯ2 などから
なる絶縁層１１を形成し、その上部に、レジストをマス
クとしてＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈ
ｉｎｇ）法によって凹部領域２０を形成する（図２
（ｂ））。この上に、スパッタによってＰｔ、Ｗ、Ｐｔ
Ｓｉ等のメタル層１２′を形成し（図２（ｃ））、絶縁
層１１をストッパとしてＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍ
ｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）法等によって
研磨し、表面を平坦化することにより、凹部領域２０の
部分に、活性領域との間にショットキー接合を形成する
下部ゲート電極１２が形成される（図３（ａ））。
【００１２】続いて、図３（ｂ）に示すように、ＣＶＤ
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法によって、表面の上部にポリシリコン層又アモル
ファスシリコン層１３′を堆積させる。このポリシリコ
ン層又アモルファスシリコン層１３′はｎタイプとし、
その不純物濃度は前述のように１Ｅ１６ｃｍ-3程度とす
る。そして図３（ｃ）に示すように、レジスト２１をマ
スクとし、イオン注入によってレジスト２１の開口部２
１ａ、２１ｂからポリシリコン層又アモルファスシリコ
ン層１３′にｎタイプの不純物イオンを打ち込んで、そ
の濃度を前述のように１Ｅ１９ｍ-3〜１Ｅ２０ｍ-3程度
とする。これによって、それぞれソース（ドレイン）１
４又はドレイン（ソース）１５となるｎタイプの高濃度
不純物領域が形成される。ここで、ソース（ドレイン）
１４とドレイン（ソース）１５に挟まれた領域は、活性
領域（チャンネル）１３となる。
（Ｃｈｅｍｉｃａｌ ＶａｐｏｒＤｅｐｏｓｉｔｉｏ
ｎ）法によって、表面の上部にポリシリコン層又アモル
ファスシリコン層１３′を堆積させる。このポリシリコ
ン層又アモルファスシリコン層１３′はｎタイプとし、
その不純物濃度は前述のように１Ｅ１６ｃｍ-3程度とす
る。そして図３（ｃ）に示すように、レジスト２１をマ
スクとし、イオン注入によってレジスト２１の開口部２
１ａ、２１ｂからポリシリコン層又アモルファスシリコ
ン層１３′にｎタイプの不純物イオンを打ち込んで、そ
の濃度を前述のように１Ｅ１９ｍ-3〜１Ｅ２０ｍ-3程度
とする。これによって、それぞれソース（ドレイン）１
４又はドレイン（ソース）１５となるｎタイプの高濃度
不純物領域が形成される。ここで、ソース（ドレイン）
１４とドレイン（ソース）１５に挟まれた領域は、活性
領域（チャンネル）１３となる。
【００１３】次いで、図３（ｃ）のレジスト２１を除去
し、図４（ａ）に示すように、Ｐｔ、Ｗ又はＰｔＳｉ等
のスパッタにより、メタル層１６′を堆積させる。そし
て、このメタル層１６′に対し、レジスト（図示せず）
等をマスクとしてエッチングを行い、図４（ｂ）に示す
ように、活性領域１３との間でショットキー接合を形成
する上部ゲート電極１６を形成する。その後、ポリシリ
コン層又はアモルファスシリコン層１３′のうち、ソー
ス（ドレイン）１４及びドレイン（ソース）１５の両サ
イドの部分を除去する（図４（ｃ））。これにより、上
下のゲート電極１２、１６と活性領域１３がショットキ
ー接合により直接接触したＴＦＴ型ＭＥＳＦＥＴが得ら
れる。
し、図４（ａ）に示すように、Ｐｔ、Ｗ又はＰｔＳｉ等
のスパッタにより、メタル層１６′を堆積させる。そし
て、このメタル層１６′に対し、レジスト（図示せず）
等をマスクとしてエッチングを行い、図４（ｂ）に示す
ように、活性領域１３との間でショットキー接合を形成
する上部ゲート電極１６を形成する。その後、ポリシリ
コン層又はアモルファスシリコン層１３′のうち、ソー
ス（ドレイン）１４及びドレイン（ソース）１５の両サ
イドの部分を除去する（図４（ｃ））。これにより、上
下のゲート電極１２、１６と活性領域１３がショットキ
ー接合により直接接触したＴＦＴ型ＭＥＳＦＥＴが得ら
れる。
【００１４】尚、上記の最後の工程であるポリシリコン
層又はアモルファスシリコン層１３′の除去について
は、図３（ｂ）に示したこの層を堆積させた後の工程で
除去しておいてもよい。その場合、露呈した絶縁層１１
及び残ったポリシリコン層又はアモルファスシリコン層
１３′の上にＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒ
ｔｈ−Ｓｉｌｉｃａｔｅ）を用いたＣＶＤ法によりＳｉ
Ｏ2 膜を堆積させ、これをＣＭＰ法等によって研磨する
ことにより、ＭＥＳＦＥＴの周囲をＳｉＯ2 によって絶
縁分離しておくこともできる。
層又はアモルファスシリコン層１３′の除去について
は、図３（ｂ）に示したこの層を堆積させた後の工程で
除去しておいてもよい。その場合、露呈した絶縁層１１
及び残ったポリシリコン層又はアモルファスシリコン層
１３′の上にＴＥＯＳ（Ｔｅｔｒａ−Ｅｔｈｙｌ−Ｏｒ
ｔｈ−Ｓｉｌｉｃａｔｅ）を用いたＣＶＤ法によりＳｉ
Ｏ2 膜を堆積させ、これをＣＭＰ法等によって研磨する
ことにより、ＭＥＳＦＥＴの周囲をＳｉＯ2 によって絶
縁分離しておくこともできる。
【００１５】上記のようにして得られた図１のＴＦＴ型
ＭＥＳＦＥＴは、上下のゲート電極１２、１６と活性領
域１３のシリコンとを直接接合させ、両者間に形成され
るショットキーバリアによってゲート領域を形成してい
るので、活性領域１３で発生する熱を上下のゲート電極
１２、１６を介して逃がすことができる。したがって、
いわゆる活性領域１３の熱捌けが良くなり、活性領域の
温度上昇を抑制できる。このため、活性領域に従来より
多くの電流を流しても、発熱による移動度の低下及びこ
れに起因する特性劣化を抑えることができる。また、下
部ゲート電極１２と上下ゲート電極１６とを接続せず、
それぞれに独立してバイアスをかけることもできる。そ
のようにすると回路設計上の自由度が大きくなって制御
性が向上し、より多様な回路構成が可能となる。
ＭＥＳＦＥＴは、上下のゲート電極１２、１６と活性領
域１３のシリコンとを直接接合させ、両者間に形成され
るショットキーバリアによってゲート領域を形成してい
るので、活性領域１３で発生する熱を上下のゲート電極
１２、１６を介して逃がすことができる。したがって、
いわゆる活性領域１３の熱捌けが良くなり、活性領域の
温度上昇を抑制できる。このため、活性領域に従来より
多くの電流を流しても、発熱による移動度の低下及びこ
れに起因する特性劣化を抑えることができる。また、下
部ゲート電極１２と上下ゲート電極１６とを接続せず、
それぞれに独立してバイアスをかけることもできる。そ
のようにすると回路設計上の自由度が大きくなって制御
性が向上し、より多様な回路構成が可能となる。
【００１６】また、金属（上下のゲート電極１２、１
６）と半導体（活性領域１３のシリコン）とをショット
キー接合して得られるポテンシャルバリアによってゲー
ト電極と活性領域とを絶縁しているので、通常のＭＯＳ
ＦＥＴのようにゲート酸化膜を必要とせず、したがって
低温でのゲート接合形成が可能となる。更に、ゲート電
極１２、１６を活性領域１３の上下に形成し、活性領域
１３の広い領域をゲート電極で取り囲んだ構造としてい
るので、制御性がよくなる。また、高濃度不純物のソー
ス（ドレイン）１４とドレイン（ソース）１５を対向さ
せてあるので、寄生抵抗が小さいという利点もある。
６）と半導体（活性領域１３のシリコン）とをショット
キー接合して得られるポテンシャルバリアによってゲー
ト電極と活性領域とを絶縁しているので、通常のＭＯＳ
ＦＥＴのようにゲート酸化膜を必要とせず、したがって
低温でのゲート接合形成が可能となる。更に、ゲート電
極１２、１６を活性領域１３の上下に形成し、活性領域
１３の広い領域をゲート電極で取り囲んだ構造としてい
るので、制御性がよくなる。また、高濃度不純物のソー
ス（ドレイン）１４とドレイン（ソース）１５を対向さ
せてあるので、寄生抵抗が小さいという利点もある。
【００１７】上記第１実施形態を、以下のように変形す
ることもできる。すなわち、図１の構成では、ゲート電
極１２、１６は活性領域１３の上下に設けられている
が、その他に図１の手前側と奥側の両方又はいずれか一
方にもゲート電極を形成することにより、最大で４つの
ゲート電極を設けることができる。図５はこの状態を示
しており、図１のチャンネルの長さ方向に垂直な平面で
切った概略断面図である。図５では、活性領域１３の左
右の側面にも側面ゲート電極３０ａ，３０ｂが設けられ
ている。このように４つのゲート電極１２，１６，３０
ａ，３０ｂを設ければ、活性領域１３の熱捌けは更に良
くなり、活性領域の温度上昇をより効果的に抑制でき
る。また、４つのゲート電極を接続せずに、それぞれに
独自にバイアスをかけるようにすれば、回路設計上の自
由度もより大きくなる。ただし、活性領域の手前側、奥
側にもゲート電極を形成すると、ＴＦＴ型ＭＥＳＦＥＴ
の一つ当たりの占有面積が大きくなるので、高集積度が
要求される場合には、上下のゲート電極１２、１６だけ
とすることが望ましい。
ることもできる。すなわち、図１の構成では、ゲート電
極１２、１６は活性領域１３の上下に設けられている
が、その他に図１の手前側と奥側の両方又はいずれか一
方にもゲート電極を形成することにより、最大で４つの
ゲート電極を設けることができる。図５はこの状態を示
しており、図１のチャンネルの長さ方向に垂直な平面で
切った概略断面図である。図５では、活性領域１３の左
右の側面にも側面ゲート電極３０ａ，３０ｂが設けられ
ている。このように４つのゲート電極１２，１６，３０
ａ，３０ｂを設ければ、活性領域１３の熱捌けは更に良
くなり、活性領域の温度上昇をより効果的に抑制でき
る。また、４つのゲート電極を接続せずに、それぞれに
独自にバイアスをかけるようにすれば、回路設計上の自
由度もより大きくなる。ただし、活性領域の手前側、奥
側にもゲート電極を形成すると、ＴＦＴ型ＭＥＳＦＥＴ
の一つ当たりの占有面積が大きくなるので、高集積度が
要求される場合には、上下のゲート電極１２、１６だけ
とすることが望ましい。
【００１８】次に、図６を参照して、第２実施形態のＴ
ＦＴ型ＭＥＳＦＥＴについて説明する。図１に示した第
１実施形態のＴＦＴ型ＭＥＳＦＥＴでは、絶縁層１１の
上部に凹部領域２０を形成し（図２（ｂ））、この部分
に下部ゲート電極１２を形成した。これに対し、図６に
示した第２実施形態のＴＦＴ型ＭＥＳＦＥＴでは、第１
実施形態のような凹部領域を形成せず、絶縁層１１１の
上に直接、ショットキー接合による下部ゲート電極１１
２を形成する。下部ゲート電極１１２の形成は、まず、
スパッタにより絶縁層１１１の上部に直接Ｐｔ、Ｗ又は
ＰｔＳｉ等のメタル層を形成し、レジスト等をマスクと
してこのメタル層をエッチングすることによって下部ゲ
ート電極１１２とする。したがって、第１実施形態にお
いて行った、絶縁層１１の上部にＲＩＥにより凹部領域
２０を形成し（図２（ｂ））、スパッタによりメタル層
１２′を形成し（図２（ｃ））、絶縁層１１をストッパ
としてＣＭＰ等により研磨し表面を平坦化するというプ
ロセスが省略でき、工程を簡略化できる。その後の工程
は、図３（ｂ）〜図４に示した第１実施形態と同様であ
る。
ＦＴ型ＭＥＳＦＥＴについて説明する。図１に示した第
１実施形態のＴＦＴ型ＭＥＳＦＥＴでは、絶縁層１１の
上部に凹部領域２０を形成し（図２（ｂ））、この部分
に下部ゲート電極１２を形成した。これに対し、図６に
示した第２実施形態のＴＦＴ型ＭＥＳＦＥＴでは、第１
実施形態のような凹部領域を形成せず、絶縁層１１１の
上に直接、ショットキー接合による下部ゲート電極１１
２を形成する。下部ゲート電極１１２の形成は、まず、
スパッタにより絶縁層１１１の上部に直接Ｐｔ、Ｗ又は
ＰｔＳｉ等のメタル層を形成し、レジスト等をマスクと
してこのメタル層をエッチングすることによって下部ゲ
ート電極１１２とする。したがって、第１実施形態にお
いて行った、絶縁層１１の上部にＲＩＥにより凹部領域
２０を形成し（図２（ｂ））、スパッタによりメタル層
１２′を形成し（図２（ｃ））、絶縁層１１をストッパ
としてＣＭＰ等により研磨し表面を平坦化するというプ
ロセスが省略でき、工程を簡略化できる。その後の工程
は、図３（ｂ）〜図４に示した第１実施形態と同様であ
る。
【００１９】第２実施形態のＴＦＴ型ＭＥＳＦＥＴも、
第１実施形態のものと同様に、活性領域１３の熱捌けが
良くなり活性領域の温度上昇を抑制できる。また、これ
により活性領域に従来よりも多くの電流を流すことがで
きる。更に、図１の手前側と奥側の両方又はいずれか一
方にゲート電極を形成して、熱捌け及び制御性を更に良
くすることができる点も、第１実施形態の場合と同様で
ある。
第１実施形態のものと同様に、活性領域１３の熱捌けが
良くなり活性領域の温度上昇を抑制できる。また、これ
により活性領域に従来よりも多くの電流を流すことがで
きる。更に、図１の手前側と奥側の両方又はいずれか一
方にゲート電極を形成して、熱捌け及び制御性を更に良
くすることができる点も、第１実施形態の場合と同様で
ある。
【００２０】次に、図７を参照して、第３実施形態のＴ
ＦＴ型ＭＥＳＦＥＴについて説明する。図７のＴＦＴ型
ＭＥＳＦＥＴは、ゲート電極として上部ゲート電極２１
６のみが設けられ、下部ゲート電極は設けられていな
い。上部ゲート電極２１６は、第１実施形態（図１）の
上部ゲート電極１６もしくは第２実施形態の上部ゲート
電極１１６と同様に、活性領域２１３との間にショット
キー接合を形成する。図７のＴＦＴ型ＭＥＳＦＥＴでは
下部ゲート電極を設けないので、第１実施形態もしくは
第２実施形態のＴＦＴ型ＭＥＳＦＥＴに比べると、活性
領域２１３の熱捌けの効果は劣る。しかし、第１実施形
態のＴＦＴ型ＭＥＳＦＥＴの製造工程において、絶縁層
１１上部にＲＩＥによって凹部領域２０を形成し（図２
（ｂ））、この上にスパッタによってメタル層１２′を
形成し（図２（ｃ））、絶縁層１１をストッパとしてＣ
ＭＰ等によって研磨して平坦化するという工程を省略で
きるという利点がある。また、この第３実施形態の場合
も、図７の手前側と奥側の両方又はいずれか一方にゲー
ト電極を形成して制御性を良くすることができる。
ＦＴ型ＭＥＳＦＥＴについて説明する。図７のＴＦＴ型
ＭＥＳＦＥＴは、ゲート電極として上部ゲート電極２１
６のみが設けられ、下部ゲート電極は設けられていな
い。上部ゲート電極２１６は、第１実施形態（図１）の
上部ゲート電極１６もしくは第２実施形態の上部ゲート
電極１１６と同様に、活性領域２１３との間にショット
キー接合を形成する。図７のＴＦＴ型ＭＥＳＦＥＴでは
下部ゲート電極を設けないので、第１実施形態もしくは
第２実施形態のＴＦＴ型ＭＥＳＦＥＴに比べると、活性
領域２１３の熱捌けの効果は劣る。しかし、第１実施形
態のＴＦＴ型ＭＥＳＦＥＴの製造工程において、絶縁層
１１上部にＲＩＥによって凹部領域２０を形成し（図２
（ｂ））、この上にスパッタによってメタル層１２′を
形成し（図２（ｃ））、絶縁層１１をストッパとしてＣ
ＭＰ等によって研磨して平坦化するという工程を省略で
きるという利点がある。また、この第３実施形態の場合
も、図７の手前側と奥側の両方又はいずれか一方にゲー
ト電極を形成して制御性を良くすることができる。
【００２１】次に、図８を参照して、第４実施形態のＴ
ＦＴ型ＭＥＳＦＥＴについて説明する。図８のＴＦＴ型
ＭＥＳＦＥＴは、ゲート電極として下部ゲート電極３１
２のみが設けられ、上部ゲート電極は設けられていな
い。下部ゲート電極３１２は、第１実施形態（図１）の
下部ゲート電極１２と同様の工程で形成され、活性領域
２１３との間にショットキー接合を形成する。図８のＴ
ＦＴ型ＭＥＳＦＥＴでは上部ゲート電極を設けないの
で、第１実施形態もしくは第２実施形態のＴＦＴ型ＭＥ
ＳＦＥＴに比べると、活性領域３１３の熱捌けの効果は
劣る。しかし、第１実施形態のＴＦＴ型ＭＥＳＦＥＴの
製造工程において、活性領域１３の上部に上部電極を形
成する工程（図４（ａ）（ｂ））を省略できるという利
点がある。また、この第４実施形態の場合も、図８の手
前側と奥側の両方又はいずれか一方にゲート電極を形成
して制御性を良くすることができる。
ＦＴ型ＭＥＳＦＥＴについて説明する。図８のＴＦＴ型
ＭＥＳＦＥＴは、ゲート電極として下部ゲート電極３１
２のみが設けられ、上部ゲート電極は設けられていな
い。下部ゲート電極３１２は、第１実施形態（図１）の
下部ゲート電極１２と同様の工程で形成され、活性領域
２１３との間にショットキー接合を形成する。図８のＴ
ＦＴ型ＭＥＳＦＥＴでは上部ゲート電極を設けないの
で、第１実施形態もしくは第２実施形態のＴＦＴ型ＭＥ
ＳＦＥＴに比べると、活性領域３１３の熱捌けの効果は
劣る。しかし、第１実施形態のＴＦＴ型ＭＥＳＦＥＴの
製造工程において、活性領域１３の上部に上部電極を形
成する工程（図４（ａ）（ｂ））を省略できるという利
点がある。また、この第４実施形態の場合も、図８の手
前側と奥側の両方又はいずれか一方にゲート電極を形成
して制御性を良くすることができる。
【００２２】次に、図９を参照して、第５実施形態のＴ
ＦＴ型ＭＥＳＦＥＴについて説明する。図９のＴＦＴ型
ＭＥＳＦＥＴは、ゲート電極として下部ゲート電極４１
２のみが設けられ、上部ゲート電極が設けられていない
という点は第４実施形態（図８）と同様である。したが
って、第１実施形態もしくは第２実施形態のＴＦＴ型Ｍ
ＥＳＦＥＴに比べると、活性領域４１３の熱捌けの効果
は劣る。一方、下部ゲート電極４１２を形成する際に、
第１実施形態もしくは第４実施形態のように凹部領域２
０（図２（ｂ））を形成せず、絶縁層４１１の上に直接
ショットキー接合による下部ゲート電極４１２を形成す
るという点では第２実施形態（図６）と共通する。した
がって、第１実施形態において行った、絶縁層１１の上
部にＲＩＥにより凹部領域２０を形成し（図２
（ｂ））、スパッタによりメタル層１２′を形成し（図
２（ｃ））、絶縁層１１をストッパとしてＣＭＰ法等に
より研磨し表面を平坦化するというプロセスが省略で
き、工程を簡略化できるという利点がある。その後の工
程は、第４実施形態（図８）の場合と同様である。ま
た、第５実施形態の場合も、図９の手前側と奥側の両方
又はいずれか一方にゲート電極を形成するよう変形する
ことができ、これにより活性領域４１３の熱捌け、及び
制御性を良くすることができる。
ＦＴ型ＭＥＳＦＥＴについて説明する。図９のＴＦＴ型
ＭＥＳＦＥＴは、ゲート電極として下部ゲート電極４１
２のみが設けられ、上部ゲート電極が設けられていない
という点は第４実施形態（図８）と同様である。したが
って、第１実施形態もしくは第２実施形態のＴＦＴ型Ｍ
ＥＳＦＥＴに比べると、活性領域４１３の熱捌けの効果
は劣る。一方、下部ゲート電極４１２を形成する際に、
第１実施形態もしくは第４実施形態のように凹部領域２
０（図２（ｂ））を形成せず、絶縁層４１１の上に直接
ショットキー接合による下部ゲート電極４１２を形成す
るという点では第２実施形態（図６）と共通する。した
がって、第１実施形態において行った、絶縁層１１の上
部にＲＩＥにより凹部領域２０を形成し（図２
（ｂ））、スパッタによりメタル層１２′を形成し（図
２（ｃ））、絶縁層１１をストッパとしてＣＭＰ法等に
より研磨し表面を平坦化するというプロセスが省略で
き、工程を簡略化できるという利点がある。その後の工
程は、第４実施形態（図８）の場合と同様である。ま
た、第５実施形態の場合も、図９の手前側と奥側の両方
又はいずれか一方にゲート電極を形成するよう変形する
ことができ、これにより活性領域４１３の熱捌け、及び
制御性を良くすることができる。
【００２３】尚、本発明は上記各実施形態に限定される
ものではなく、その要旨の範囲内で種々の変更が可能で
ある。例えば、上記の各実施形態のＴＦＴ型ＭＥＳＦＥ
Ｔは、活性領域がｎタイプ（ｎチャンネル）の場合であ
ったが、本発明には活性領域がｎタイプ以外の場合、す
なわちｐタイプ又はｉタイプの半導体の場合も含まれ
る。例えば、ソース及びドレインをｎタイプとし、活性
領域をｐタイプとした場合、ゲート電圧を印加しない状
態ではドレイン電流は殆ど流れないが、ゲートに所定の
定電圧を印加するとソース−ドレイン間に反転層による
チャンネルが形成され、ドレインに正の電圧を印加する
とドレイン電流が流れる始める。このドレイン電流は、
ドレイン電圧が小さい範囲ではドレイン電圧に略比例す
る。更にドレイン電圧を増加してゆくと、反転層が消失
してピンチオフ状態となり、ドレイン電流は飽和状態に
達する。
ものではなく、その要旨の範囲内で種々の変更が可能で
ある。例えば、上記の各実施形態のＴＦＴ型ＭＥＳＦＥ
Ｔは、活性領域がｎタイプ（ｎチャンネル）の場合であ
ったが、本発明には活性領域がｎタイプ以外の場合、す
なわちｐタイプ又はｉタイプの半導体の場合も含まれ
る。例えば、ソース及びドレインをｎタイプとし、活性
領域をｐタイプとした場合、ゲート電圧を印加しない状
態ではドレイン電流は殆ど流れないが、ゲートに所定の
定電圧を印加するとソース−ドレイン間に反転層による
チャンネルが形成され、ドレインに正の電圧を印加する
とドレイン電流が流れる始める。このドレイン電流は、
ドレイン電圧が小さい範囲ではドレイン電圧に略比例す
る。更にドレイン電圧を増加してゆくと、反転層が消失
してピンチオフ状態となり、ドレイン電流は飽和状態に
達する。
【００２４】同様に、ソース及びドレインをｐタイプと
した場合にも、上記と同様に、活性領域をｎタイプ、ｐ
タイプ又はｉタイプのいずれかとして動作させることが
でき、上記各実施形態で説明したような効果が得られ
る。
した場合にも、上記と同様に、活性領域をｎタイプ、ｐ
タイプ又はｉタイプのいずれかとして動作させることが
でき、上記各実施形態で説明したような効果が得られ
る。
【００２５】
【発明の効果】以上説明したように、本発明のＴＦＴ型
半導体装置は、ゲート用の金属電極と半導体層とを直接
接触させてショットキー接合を形成することにより、半
導体層のチャンネル領域で発生した熱がゲート電極を介
して直ちに発散する。このため、チャンネル領域の熱捌
けが改善されるので、チャンネルの温度が上昇するこ
と、およびキャリアの移動度が低下することを抑えるこ
とができ、これに起因する相互コンダクタンス（ｇm ）
の低下による動作速度の低下、負性抵抗の発生といった
特性悪化を有効に抑制することができる。
半導体装置は、ゲート用の金属電極と半導体層とを直接
接触させてショットキー接合を形成することにより、半
導体層のチャンネル領域で発生した熱がゲート電極を介
して直ちに発散する。このため、チャンネル領域の熱捌
けが改善されるので、チャンネルの温度が上昇するこ
と、およびキャリアの移動度が低下することを抑えるこ
とができ、これに起因する相互コンダクタンス（ｇm ）
の低下による動作速度の低下、負性抵抗の発生といった
特性悪化を有効に抑制することができる。
【００２６】また、本発明のＴＦＴ型半導体装置の製造
方法は、ゲート電極と半導体層とがショットキーバリア
接合されたＴＦＴ型半導体装置を絶縁性基板上に容易に
作製でき、上記のような効果を有するＴＦＴ型半導体装
置を実現することができる。
方法は、ゲート電極と半導体層とがショットキーバリア
接合されたＴＦＴ型半導体装置を絶縁性基板上に容易に
作製でき、上記のような効果を有するＴＦＴ型半導体装
置を実現することができる。
【図１】本発明の第１実施形態であるＴＦＴ型ＭＥＳＦ
ＥＴの主要部の断面図である。
ＥＴの主要部の断面図である。
【図２】図１に示したＴＦＴ型ＭＥＳＦＥＴの製造工程
を順を追って説明するための断面であり、（ａ）はシリ
コン基体１０上に絶縁層１１を形成した状態、（ｂ）は
その上部に凹部領域２０を形成した状態、（ｃ）はその
上にＰｔ、Ｗ、ＰｔＳｉ等のメタル層１２′を形成した
状態を示す。
を順を追って説明するための断面であり、（ａ）はシリ
コン基体１０上に絶縁層１１を形成した状態、（ｂ）は
その上部に凹部領域２０を形成した状態、（ｃ）はその
上にＰｔ、Ｗ、ＰｔＳｉ等のメタル層１２′を形成した
状態を示す。
【図３】図２に続いて、図１に示したＴＦＴ型ＭＥＳＦ
ＥＴの製造工程を順を追って説明するための断面であ
り、（ａ）は凹部領域２０に下部ゲート電極１２を形成
した状態、（ｂ）はその上部にポリシリコン層又アモル
ファスシリコン層１３′を堆積させた状態、（ｃ）はイ
オン注入によりレジスト２１の開口部２１ａ、２１ｂか
らポリシリコン層又アモルファスシリコン層１３′にソ
ース（ドレイン）１４又はドレイン（ソース）１５を形
成した状態を示す。
ＥＴの製造工程を順を追って説明するための断面であ
り、（ａ）は凹部領域２０に下部ゲート電極１２を形成
した状態、（ｂ）はその上部にポリシリコン層又アモル
ファスシリコン層１３′を堆積させた状態、（ｃ）はイ
オン注入によりレジスト２１の開口部２１ａ、２１ｂか
らポリシリコン層又アモルファスシリコン層１３′にソ
ース（ドレイン）１４又はドレイン（ソース）１５を形
成した状態を示す。
【図４】図３に続いて、図１に示したＴＦＴ型ＭＥＳＦ
ＥＴの製造工程を順を追って説明するための断面であ
り、（ａ）はレジスト２１を除去し、Ｐｔ、Ｗ、ＰｔＳ
ｉ等のスパッタにより、メタル層１６′を堆積させた状
態、（ｂ）はメタル層１６′をエッチングして上部ゲー
ト電極１６を形成した状態、（ｃ）はソース（ドレイ
ン）１４及びドレイン（ソース）１５の両サイドの部分
を除去してＴＦＴ型ＭＥＳＦＥＴが得られた状態を示
す。
ＥＴの製造工程を順を追って説明するための断面であ
り、（ａ）はレジスト２１を除去し、Ｐｔ、Ｗ、ＰｔＳ
ｉ等のスパッタにより、メタル層１６′を堆積させた状
態、（ｂ）はメタル層１６′をエッチングして上部ゲー
ト電極１６を形成した状態、（ｃ）はソース（ドレイ
ン）１４及びドレイン（ソース）１５の両サイドの部分
を除去してＴＦＴ型ＭＥＳＦＥＴが得られた状態を示
す。
【図５】第１実施形態の変形例を示す図であり、図１の
チャンネルの長さ方向に垂直な平面できった概略断面図
である。
チャンネルの長さ方向に垂直な平面できった概略断面図
である。
【図６】本発明の第２実施形態であるＴＦＴ型ＭＥＳＦ
ＥＴの主要部の断面図である。
ＥＴの主要部の断面図である。
【図７】本発明の第３実施形態であるＴＦＴ型ＭＥＳＦ
ＥＴの主要部の断面図である。
ＥＴの主要部の断面図である。
【図８】本発明の第４実施形態であるＴＦＴ型ＭＥＳＦ
ＥＴの主要部の断面図である。
ＥＴの主要部の断面図である。
【図９】本発明の第５実施形態であるＴＦＴ型ＭＥＳＦ
ＥＴの主要部の断面図である。
ＥＴの主要部の断面図である。
【図１０】従来のＴＦＴ型ＭＯＳＦＥＴの主要部の断面
図である。
図である。
１ 絶縁性基板 １０，１１０，２１０，３１０，４１０ シリコン基
体 １１，１１１，２１１，３１１，４１１ 絶縁層 １２，１１２，３１２，４１２ 下部ゲート電極 １３，１１３，２１３，３１３，４１３ 活性領域
（チャンネル） １４，１１４，２１４，３１４，４１４ ソース（ド
レイン） １５，１１５，２１５，３１５，４１５ ドレイン
（ソース） １６，１１６，２１６ 上部ゲート電極 １２′，１６′ メタル層 １３′ ポリシリコン層又はアモルファスシリコン層 ２０ 凹部領域 ２１ レジスト ２１ａ，２１ｂ レジスト開口部 ３０ａ，３０ｂ 側面ゲート電極 ５０ シリコン基板 ５１ 酸化膜 ５２ 活性領域 ５３ ソース（ドレイン） ５４ ドレイン（ソース） ５５ ゲート酸化膜 ５６ ゲート電極
体 １１，１１１，２１１，３１１，４１１ 絶縁層 １２，１１２，３１２，４１２ 下部ゲート電極 １３，１１３，２１３，３１３，４１３ 活性領域
（チャンネル） １４，１１４，２１４，３１４，４１４ ソース（ド
レイン） １５，１１５，２１５，３１５，４１５ ドレイン
（ソース） １６，１１６，２１６ 上部ゲート電極 １２′，１６′ メタル層 １３′ ポリシリコン層又はアモルファスシリコン層 ２０ 凹部領域 ２１ レジスト ２１ａ，２１ｂ レジスト開口部 ３０ａ，３０ｂ 側面ゲート電極 ５０ シリコン基板 ５１ 酸化膜 ５２ 活性領域 ５３ ソース（ドレイン） ５４ ドレイン（ソース） ５５ ゲート酸化膜 ５６ ゲート電極
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/80 Ｂ
Claims (14)
- 【請求項１】 同一半導体層内にドレイン領域、ソース
領域及びチャンネル領域を含むＴＦＴ型半導体装置にお
いて、 ゲート用の金属電極を、前記半導体層のチャンネル領域
の上面及び下面のうち少なくとも一方に設け、且つ前記
半導体層との間でショットキー接合させたことを特徴と
するＴＦＴ型半導体装置。 - 【請求項２】 前記半導体層の側面にもゲート電極を設
け、且つこれを前記半導体層との間でショットキー接合
させたことを特徴とする請求項１記載のＴＦＴ型半導体
装置。 - 【請求項３】 前記ゲート電極の材質は白金（Ｐｔ）、
タングステン（Ｗ）又は白金ケイ化物（ＰｔＳｉ）であ
ることを特徴とする請求項１記載のＴＦＴ型半導体装
置。 - 【請求項４】 前記ドレイン領域及び前記ソース領域と
前記チャンネル領域とが同一導電型であることを特徴と
する請求項１記載のＴＦＴ型半導体装置。 - 【請求項５】 前記ドレイン領域及び前記ソース領域と
前記チャンネル領域とが異なる導電型であることを特徴
とする請求項１記載のＴＦＴ型半導体装置。 - 【請求項６】 絶縁性基板の上部に凹部を形成する工程
と、 前記凹部に第１のゲート電極を形成する工程と、 前記絶縁性基板及び前記第１のゲート電極の上部に半導
体層を形成し、前記半導体層と前記第１のゲート電極と
をショットキー接合させる工程と、 前記半導体層の一部に不純物を注入してソース領域及び
ドレイン領域を形成する工程と、 前記半導体層の前記ソース領域と前記ドレイン領域とで
挟まれた領域の上部に第２のゲート電極を形成し、前記
半導体層と前記第２のゲート電極とをショットキー接合
させる工程と、 を有することを特徴とするＴＦＴ型半導体装置の製造方
法。 - 【請求項７】 絶縁性基板の上部に金属層を堆積させ、
前記金属層をパターニングして第１のゲート電極を形成
する工程と、 前記絶縁性基板及び前記第１のゲート電極の上部に半導
体層を形成し、前記半導体層と前記第１のゲート電極と
をショットキー接合させる形成する工程と、 前記半導体層の一部に不純物を注入してソース領域及び
ドレイン領域を形成する工程と、 前記半導体層の前記ソース領域と前記ドレイン領域とで
挟まれた領域の上部に第２のゲート電極を形成し、前記
半導体層と前記第２のゲート電極とをショットキー接合
させる工程と、 を有することを特徴とするＴＦＴ型半導体装置の製造方
法。 - 【請求項８】 絶縁性基板の上部に凹部を形成する工程
と、 前記凹部にゲート電極を形成する工程と、 前記絶縁性基板及び前記ゲート電極の上部に半導体層を
形成し、前記半導体層と前記ゲート電極とをショットキ
ー接合させる工程と、 前記半導体層の一部に不純物を注入してソース領域及び
ドレイン領域を形成する工程と、 を有することを特徴とするＴＦＴ型半導体装置の製造方
法。 - 【請求項９】 絶縁性基板の上部に半導体層を形成する
工程と、 前記半導体層の一部に不純物を注入してソース領域及び
ドレイン領域を形成する工程と、 前記半導体層の前記ソース領域と前記ドレイン領域とで
挟まれた領域の上部にゲート電極を形成し、前記半導体
層と前記ゲート電極とをショットキー接合させる工程
と、 を有することを特徴とするＴＦＴ型半導体装置の製造方
法。 - 【請求項１０】 前記半導体層の側方にゲート電極を形
成し、前記半導体層と前記ゲート電極とをショットキー
接合させる工程を含むことを特徴とする請求項６記載の
ＴＦＴ型半導体装置の製造方法。 - 【請求項１１】 前記半導体層の側方にゲート電極を形
成し、前記半導体層と前記ゲート電極とをショットキー
接合させる工程を含むことを特徴とする請求項７記載の
ＴＦＴ型半導体装置の製造方法。 - 【請求項１２】 前記半導体層の側方にゲート電極を形
成し、前記半導体層と前記ゲート電極とをショットキー
接合させる工程を含むことを特徴とする請求項８記載の
ＴＦＴ型半導体装置の製造方法。 - 【請求項１３】 前記半導体層の側方にゲート電極を形
成し、前記半導体層と前記ゲート電極とをショットキー
接合させる工程を含むことを特徴とする請求項９記載の
ＴＦＴ型半導体装置の製造方法。 - 【請求項１４】 前記絶縁性基板は、シリコン基体上に
絶縁層を形成したものであることを特徴とする請求項６
記載のＴＦＴ型半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP887297A JPH10209429A (ja) | 1997-01-21 | 1997-01-21 | Ｔｆｔ型半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP887297A JPH10209429A (ja) | 1997-01-21 | 1997-01-21 | Ｔｆｔ型半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10209429A true JPH10209429A (ja) | 1998-08-07 |
Family
ID=11704785
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP887297A Pending JPH10209429A (ja) | 1997-01-21 | 1997-01-21 | Ｔｆｔ型半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10209429A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120146003A1 (en) * | 2010-12-09 | 2012-06-14 | Ming-Tse Chang | Thin film transistor having schottky barrier |
| JP2013515359A (ja) * | 2009-12-21 | 2013-05-02 | アイメック | ダブルゲートナノ構造ｆｅｔ |
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1997
- 1997-01-21 JP JP887297A patent/JPH10209429A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013515359A (ja) * | 2009-12-21 | 2013-05-02 | アイメック | ダブルゲートナノ構造ｆｅｔ |
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| US8410531B2 (en) * | 2010-12-09 | 2013-04-02 | Chunghwa Picture Tubes, Ltd. | Thin film transistor having Schottky barrier |
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