JP2796655B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、絶縁基板上に形成される半導
体装置およびその製造方法に関する。
の製造方法に関し、特に、絶縁基板上に形成される半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】従来、絶縁基板上に半導体層が形成さ
れ、その半導体層に半導体素子が形成されたＳＯＩ構造
の半導体装置が知られている。具体的には、絶縁基板上
の半導体層に形成されたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果型トラン
ジスタ（ＳＯＩ−ＭＯＳＦＥＴ）を備えた半導体装置が
知られている。
れ、その半導体層に半導体素子が形成されたＳＯＩ構造
の半導体装置が知られている。具体的には、絶縁基板上
の半導体層に形成されたＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄ
ｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型電界効果型トラン
ジスタ（ＳＯＩ−ＭＯＳＦＥＴ）を備えた半導体装置が
知られている。
【０００３】図６は、従来のＳＯＩ−ＭＯＳＦＥＴを示
した断面構造図である。図６を参照して、従来のＳＯＩ
−ＭＯＳＦＥＴは、絶縁体基板２１上に形成されたシリ
コン層２２と、シリコン層２２の主表面上にチャネル形
成領域２５を挟むように所定の間隔を隔てて形成された
１対のソース／ドレイン領域２６および２７と、チャネ
ル領域２５上にゲート誘電体薄膜２３を介して形成され
た多結晶シリコン層からなるゲート電極２４と、ソース
／ドレイン領域２６、２７およびゲート電極２４上に形
成された寄生抵抗を低減するためのチタンシリサイド層
２９と、ゲート誘電体薄膜２３、ゲート電極２４および
ゲート電極２４上に形成されたチタンシリサイド層２９
の側壁部分に形成されたサイドウォール絶縁膜２８とを
備えている。ソース／ドレイン領域２６および２７は、
高いｎ型の不純物濃度（たとえば１０1 9 〜１０2 1 ／
ｃｍ3 ）で形成されている。チャネル形成領域２５は、
低いｐ型の不純物濃度（たとえば１０1 6 〜１０1 7 ／
ｃｍ3 ）で形成されている。ソース／ドレイン領域２６
および２７と、ゲート電極２４とによってＮＭＯＳトラ
ンジスタが構成されている。
した断面構造図である。図６を参照して、従来のＳＯＩ
−ＭＯＳＦＥＴは、絶縁体基板２１上に形成されたシリ
コン層２２と、シリコン層２２の主表面上にチャネル形
成領域２５を挟むように所定の間隔を隔てて形成された
１対のソース／ドレイン領域２６および２７と、チャネ
ル領域２５上にゲート誘電体薄膜２３を介して形成され
た多結晶シリコン層からなるゲート電極２４と、ソース
／ドレイン領域２６、２７およびゲート電極２４上に形
成された寄生抵抗を低減するためのチタンシリサイド層
２９と、ゲート誘電体薄膜２３、ゲート電極２４および
ゲート電極２４上に形成されたチタンシリサイド層２９
の側壁部分に形成されたサイドウォール絶縁膜２８とを
備えている。ソース／ドレイン領域２６および２７は、
高いｎ型の不純物濃度（たとえば１０1 9 〜１０2 1 ／
ｃｍ3 ）で形成されている。チャネル形成領域２５は、
低いｐ型の不純物濃度（たとえば１０1 6 〜１０1 7 ／
ｃｍ3 ）で形成されている。ソース／ドレイン領域２６
および２７と、ゲート電極２４とによってＮＭＯＳトラ
ンジスタが構成されている。
【０００４】次に、図６に示したＳＯＩ−ＭＯＳＦＥＴ
の動作について説明する。ゲート電極２４に正の電圧を
印加すると、ｐ型領域からなるチャネル形成領域２５の
上層部にｎ型キャリア（電子）が誘起される。すなわ
ち、チャネル形成領域２５の表面は反転し、この結果、
チャネル形成領域２５の導電型がソース／ドレイン領域
２６および２７と同じ導電型になる。これにより、ソー
ス／ドレイン領域２６とソース／ドレイン領域２７との
間に電流を流すことが可能になる。また、チャネル形成
領域２５の表面に誘起されるｎ型のキャリア濃度は、ゲ
ート電極２４に印加される電圧によって変化する。した
がって、ソース／ドレイン領域２６とソース／ドレイン
領域２７との間を流れる電流量をゲート電極２４に印加
するゲート電圧によって制御することができる。
の動作について説明する。ゲート電極２４に正の電圧を
印加すると、ｐ型領域からなるチャネル形成領域２５の
上層部にｎ型キャリア（電子）が誘起される。すなわ
ち、チャネル形成領域２５の表面は反転し、この結果、
チャネル形成領域２５の導電型がソース／ドレイン領域
２６および２７と同じ導電型になる。これにより、ソー
ス／ドレイン領域２６とソース／ドレイン領域２７との
間に電流を流すことが可能になる。また、チャネル形成
領域２５の表面に誘起されるｎ型のキャリア濃度は、ゲ
ート電極２４に印加される電圧によって変化する。した
がって、ソース／ドレイン領域２６とソース／ドレイン
領域２７との間を流れる電流量をゲート電極２４に印加
するゲート電圧によって制御することができる。
【０００５】このようなＭＯＳＦＥＴがＳＯＩ基板上に
形成されたＳＯＩ−ＭＯＳＦＥＴでは、ソース／ドレイ
ン領域２６および２７とチャネル形成領域２５との間に
形成されるｐ−ｎ接合の面積が大幅に減少する。このた
め、接合容量が低減され、回路の動作速度が高速化され
る。また、ＮＭＯＳトランジスタが他のトランジスタと
絶縁膜によって完全に絶縁されているため、ソフトウェ
アやラッチアップの抑制された高信頼性のデバイスを形
成することができる。さらに、シリコン層２２の厚みを
１０００Å以下の極めて薄い膜に形成すると、チャネル
形成領域２５の表面に誘起されるキャリアがゲート電極
により容易に制御されるようになる。この結果、極めて
短い長さのチャネル形成領域２５においても安定にトラ
ンジスタ動作を与えることが可能になる。これらの点が
ＳＯＩ−ＭＯＳＦＥＴの通常のバルクシリコン上に形成
されたトランジスタに対する特徴および優位点である。
形成されたＳＯＩ−ＭＯＳＦＥＴでは、ソース／ドレイ
ン領域２６および２７とチャネル形成領域２５との間に
形成されるｐ−ｎ接合の面積が大幅に減少する。このた
め、接合容量が低減され、回路の動作速度が高速化され
る。また、ＮＭＯＳトランジスタが他のトランジスタと
絶縁膜によって完全に絶縁されているため、ソフトウェ
アやラッチアップの抑制された高信頼性のデバイスを形
成することができる。さらに、シリコン層２２の厚みを
１０００Å以下の極めて薄い膜に形成すると、チャネル
形成領域２５の表面に誘起されるキャリアがゲート電極
により容易に制御されるようになる。この結果、極めて
短い長さのチャネル形成領域２５においても安定にトラ
ンジスタ動作を与えることが可能になる。これらの点が
ＳＯＩ−ＭＯＳＦＥＴの通常のバルクシリコン上に形成
されたトランジスタに対する特徴および優位点である。
【０００６】図７〜図１０は、図６に示した従来のＳＯ
Ｉ−ＭＯＳＦＥＴの製造プロセス（第１工程〜第４工
程）を説明するための断面構造図である。
Ｉ−ＭＯＳＦＥＴの製造プロセス（第１工程〜第４工
程）を説明するための断面構造図である。
【０００７】図６および、図７〜図１０を参照して、次
に従来のＳＯＩ−ＭＯＳＦＥＴの製造プロセスについて
説明する。
に従来のＳＯＩ−ＭＯＳＦＥＴの製造プロセスについて
説明する。
【０００８】まず、図７に示したように、絶縁体基板２
１上にシリコン層２２を形成することにより、ＳＯＩ構
造を形成する。このＳＯＩ構造は、シリコン基板（図示
せず）に酸素イオンを注入して形成するＳＩＭＯＸ（Ｓ
ｅｐａｒａｔｉｏｎ ｂｙＩＭｐｌａｎｔｅｄ ＯＸｙ
ｇｅｎ）法や多結晶シリコンをレーザや電子ビームなど
で溶融再結晶するゾーンメルティング法などがある。シ
リコン層２２上にゲート誘電体薄膜層２３ａを形成した
後、そのゲート誘電体薄膜層２３ａ上にＣＶＤ法を用い
て多結晶シリコン層２４ａを形成する。
１上にシリコン層２２を形成することにより、ＳＯＩ構
造を形成する。このＳＯＩ構造は、シリコン基板（図示
せず）に酸素イオンを注入して形成するＳＩＭＯＸ（Ｓ
ｅｐａｒａｔｉｏｎ ｂｙＩＭｐｌａｎｔｅｄ ＯＸｙ
ｇｅｎ）法や多結晶シリコンをレーザや電子ビームなど
で溶融再結晶するゾーンメルティング法などがある。シ
リコン層２２上にゲート誘電体薄膜層２３ａを形成した
後、そのゲート誘電体薄膜層２３ａ上にＣＶＤ法を用い
て多結晶シリコン層２４ａを形成する。
【０００９】次に、図８に示すように、多結晶シリコン
層２４ａ（図７参照）を写真製版技術を用いてパターニ
ングすることによって、ゲート電極２４を形成する。ゲ
ート電極２４をマスクとして、ｎ型の不純物をゲート誘
電体薄膜層２３ａを介してシリコン層２２にイオン注入
する。これにより、ｎ型のソース／ドレイン領域２６お
よび２７を形成する。このイオン注入の際に、ゲート電
極２４下に位置するシリコン層２２には、ｎ型の不純物
が導入されずにチャネル形成領域２５が残る。
層２４ａ（図７参照）を写真製版技術を用いてパターニ
ングすることによって、ゲート電極２４を形成する。ゲ
ート電極２４をマスクとして、ｎ型の不純物をゲート誘
電体薄膜層２３ａを介してシリコン層２２にイオン注入
する。これにより、ｎ型のソース／ドレイン領域２６お
よび２７を形成する。このイオン注入の際に、ゲート電
極２４下に位置するシリコン層２２には、ｎ型の不純物
が導入されずにチャネル形成領域２５が残る。
【００１０】次に、図９に示すように、全面に絶縁膜
（図示せず）をＣＶＤ法などによって形成した後、反応
性イオンエッチング法によってゲート電極２４の両側壁
部分にサイドウォール２８を形成する。
（図示せず）をＣＶＤ法などによって形成した後、反応
性イオンエッチング法によってゲート電極２４の両側壁
部分にサイドウォール２８を形成する。
【００１１】次に、図１０に示すように、全面にチタン
層２９ａを形成する。そして、熱処理を行なうことによ
って、ソース／ドレイン領域２６、２７の表面領域およ
びゲート電極２４の表面領域に位置するシリコンとチタ
ン層２９ａを反応させる。そして、チタン層２９ａのう
ちシリコンと反応しなかった部分および雰囲気ガスと反
応した部分のチタン層２９ａを除去する。これにより、
図６に示したような構造が得られる。すなわち、ソース
／ドレイン領域２６および２７とゲート電極２４との上
にチタンシリサイド層２９が形成された構造が得られ
る。
層２９ａを形成する。そして、熱処理を行なうことによ
って、ソース／ドレイン領域２６、２７の表面領域およ
びゲート電極２４の表面領域に位置するシリコンとチタ
ン層２９ａを反応させる。そして、チタン層２９ａのう
ちシリコンと反応しなかった部分および雰囲気ガスと反
応した部分のチタン層２９ａを除去する。これにより、
図６に示したような構造が得られる。すなわち、ソース
／ドレイン領域２６および２７とゲート電極２４との上
にチタンシリサイド層２９が形成された構造が得られ
る。
【００１２】
【発明が解決しようとする課題】従来のＳＯＩ−ＭＯＳ
ＦＥＴは上記のように構成されていたので、チタンシリ
サイド層２９の厚みがシリコン層２２の厚さによって限
定されていた。このため、細長い長方形（線状）の形状
を持ったゲート電極２４の抵抗をそのゲート電極２４上
に形成されるチタンシリサイド層２９では有効に低減で
きないという問題点があった。この結果、寄生抵抗が増
大し、トランジスタの動作速度が低下するという問題点
があった。
ＦＥＴは上記のように構成されていたので、チタンシリ
サイド層２９の厚みがシリコン層２２の厚さによって限
定されていた。このため、細長い長方形（線状）の形状
を持ったゲート電極２４の抵抗をそのゲート電極２４上
に形成されるチタンシリサイド層２９では有効に低減で
きないという問題点があった。この結果、寄生抵抗が増
大し、トランジスタの動作速度が低下するという問題点
があった。
【００１３】この発明は、上記のような課題を解決する
ためになされたものであり、その目的は、ゲート電極の
寄生抵抗の増加を抑えて高速動作性能を保持し得る半導
体装置およびその製造方法を提供することである。
ためになされたものであり、その目的は、ゲート電極の
寄生抵抗の増加を抑えて高速動作性能を保持し得る半導
体装置およびその製造方法を提供することである。
【００１４】
【課題を解決するための手段】請求項１に記載の半導体
装置は、絶縁基板上に形成されるものであって、絶縁基
板上に形成された主表面を有する半導体薄膜と、半導体
薄膜の主表面上にチャネル領域を挟むように所定の間隔
を隔てて形成された１対のソース／ドレイン領域と、チ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
電極と、ゲート電極上に形成された第１のシート抵抗値
を有する金属層と、１対のソース／ドレイン領域上に形
成され、第１のシート抵抗値よりも大きな第２のシート
抵抗値を有する金属シリサイド層とを備える。請求項２
は、金属層の厚みが、金属シリサイド層の厚みよりも大
きいことを規定している。請求項３は、金属層および金
属シリサイド層が異種の金属であることを規定してい
る。請求項４は、金属シリサイド層がチタンシリサイド
層であり、金属層がタングステンシリサイド層であるこ
とを規定している。
装置は、絶縁基板上に形成されるものであって、絶縁基
板上に形成された主表面を有する半導体薄膜と、半導体
薄膜の主表面上にチャネル領域を挟むように所定の間隔
を隔てて形成された１対のソース／ドレイン領域と、チ
ャネル領域上にゲート絶縁膜を介して形成されたゲート
電極と、ゲート電極上に形成された第１のシート抵抗値
を有する金属層と、１対のソース／ドレイン領域上に形
成され、第１のシート抵抗値よりも大きな第２のシート
抵抗値を有する金属シリサイド層とを備える。請求項２
は、金属層の厚みが、金属シリサイド層の厚みよりも大
きいことを規定している。請求項３は、金属層および金
属シリサイド層が異種の金属であることを規定してい
る。請求項４は、金属シリサイド層がチタンシリサイド
層であり、金属層がタングステンシリサイド層であるこ
とを規定している。
【００１５】請求項５に記載の半導体装置の製造方法
は、絶縁基板の主表面上に半導体薄膜を形成する工程
と、半導体薄膜上の主表面上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、ゲート電極上に第１のシー
ト抵抗値を有する金属層を形成する工程と、ゲート電極
および金属層をマスクとして半導体薄膜に不純物を導入
することによって、１対のソース／ドレイン領域を形成
する工程と、１対のソース／ドレイン領域上に第１のシ
ート抵抗値よりも大きな第２のシート抵抗値を有する金
属シリサイド層を形成する工程とを備える。請求項６に
おける方法では、金属層は、ゲート電極とともにパター
ニングによって形成され、金属シリサイド層は、シリサ
イド反応によってソース／ドレイン領域上に自己整合的
に形成される。請求項７の方法において、金属層の厚み
は、金属シリサイド層の厚みよりも大きい。
は、絶縁基板の主表面上に半導体薄膜を形成する工程
と、半導体薄膜上の主表面上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、ゲート電極上に第１のシー
ト抵抗値を有する金属層を形成する工程と、ゲート電極
および金属層をマスクとして半導体薄膜に不純物を導入
することによって、１対のソース／ドレイン領域を形成
する工程と、１対のソース／ドレイン領域上に第１のシ
ート抵抗値よりも大きな第２のシート抵抗値を有する金
属シリサイド層を形成する工程とを備える。請求項６に
おける方法では、金属層は、ゲート電極とともにパター
ニングによって形成され、金属シリサイド層は、シリサ
イド反応によってソース／ドレイン領域上に自己整合的
に形成される。請求項７の方法において、金属層の厚み
は、金属シリサイド層の厚みよりも大きい。
【００１６】
【作用】請求項１に係る半導体装置では、ゲート電極上
に形成される金属層のシート抵抗値がソース／ドレイン
領域上に形成される金属シリサイド層のシート抵抗値よ
りも小さくなるようにしているので、構造が線状である
ために高くなりやすいゲート電極の抵抗値が有効に低減
される。
に形成される金属層のシート抵抗値がソース／ドレイン
領域上に形成される金属シリサイド層のシート抵抗値よ
りも小さくなるようにしているので、構造が線状である
ために高くなりやすいゲート電極の抵抗値が有効に低減
される。
【００１７】請求項５に係る半導体装置の製造方法で
は、ゲート電極上に第１のシート抵抗値を有する金属層
が形成され、そのゲート電極および第１の金属層をマス
クとして半導体薄膜に不純物を導入することによって１
対のソース／ドレイン領域が形成され、その１対のソー
ス／ドレイン領域上に第１のシート抵抗値よりも大きな
シート抵抗値を有する金属シリサイド層が形成されるの
で、構造が線状であるために高くなりやすいゲート電極
の抵抗値が有効に低減される。
は、ゲート電極上に第１のシート抵抗値を有する金属層
が形成され、そのゲート電極および第１の金属層をマス
クとして半導体薄膜に不純物を導入することによって１
対のソース／ドレイン領域が形成され、その１対のソー
ス／ドレイン領域上に第１のシート抵抗値よりも大きな
シート抵抗値を有する金属シリサイド層が形成されるの
で、構造が線状であるために高くなりやすいゲート電極
の抵抗値が有効に低減される。
【００１８】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【００１９】図１は、本発明の一実施例によるＳＯＩ−
ＭＯＳＦＥＴを示した断面構造図である。
ＭＯＳＦＥＴを示した断面構造図である。
【００２０】図１を参照して、本実施例のＳＯＩ−ＭＯ
ＳＦＥＴは、絶縁基板１上に形成されたシリコン層２
と、シリコン層２の主表面上の所定領域にチャネル形成
領域７を挟むように所定の間隔を隔てて形成された１対
のソース／ドレイン領域８および９と、チャネル形成領
域７上にゲート誘電体薄膜３を介して形成されたゲート
電極６を構成する多結晶シリコン層４と、多結晶シリコ
ン層４上に形成され、多結晶シリコン層４とともにゲー
ト電極６を構成する金属層の一種であるタングステンシ
リサイド層５と、ゲート電極６を覆うように形成された
絶縁膜１１と、ソース／ドレイン領域８および９上に形
成された金属層の一種であるチタンシリサイド層１０と
を備えている。このように、本実施例では、ゲート電極
６を多結晶シリコン層４とタングステンシリサイド層５
との２層構造によって構成している。ここで、タングス
テンシリサイド層５は、その厚みが１５００Å程度に形
成されており、そのシート抵抗値は約７Ω／□となる。
ここにタングステンシリサイド層５を用いることによ
り、幅０．５μｍ、長さ１０μｍのゲート電極６を形成
した場合に、そのゲート電極６を抵抗値の１４０Ωに低
減できる。
ＳＦＥＴは、絶縁基板１上に形成されたシリコン層２
と、シリコン層２の主表面上の所定領域にチャネル形成
領域７を挟むように所定の間隔を隔てて形成された１対
のソース／ドレイン領域８および９と、チャネル形成領
域７上にゲート誘電体薄膜３を介して形成されたゲート
電極６を構成する多結晶シリコン層４と、多結晶シリコ
ン層４上に形成され、多結晶シリコン層４とともにゲー
ト電極６を構成する金属層の一種であるタングステンシ
リサイド層５と、ゲート電極６を覆うように形成された
絶縁膜１１と、ソース／ドレイン領域８および９上に形
成された金属層の一種であるチタンシリサイド層１０と
を備えている。このように、本実施例では、ゲート電極
６を多結晶シリコン層４とタングステンシリサイド層５
との２層構造によって構成している。ここで、タングス
テンシリサイド層５は、その厚みが１５００Å程度に形
成されており、そのシート抵抗値は約７Ω／□となる。
ここにタングステンシリサイド層５を用いることによ
り、幅０．５μｍ、長さ１０μｍのゲート電極６を形成
した場合に、そのゲート電極６を抵抗値の１４０Ωに低
減できる。
【００２１】チャネル形成領域７は、低いｐ型の不純物
濃度（たとえば、１０1 6 〜１０1 7 ／ｃｍ3 ）を有す
る。また、ソース／ドレイン領域８および９は、高いｎ
型の不純物濃度（たとえば１０1 9 〜１０2 1 ／ｃ
ｍ3 ）を有する。
濃度（たとえば、１０1 6 〜１０1 7 ／ｃｍ3 ）を有す
る。また、ソース／ドレイン領域８および９は、高いｎ
型の不純物濃度（たとえば１０1 9 〜１０2 1 ／ｃ
ｍ3 ）を有する。
【００２２】チタンシリサイド層１０は、３００Å程度
の厚みで形成されており、そのシート抵抗値は約２０Ω
／□である。チャネル幅１０μｍ、ゲート電極４／コン
タクトホール間の距離１μｍとすると、抵抗値は２Ωと
なる。
の厚みで形成されており、そのシート抵抗値は約２０Ω
／□である。チャネル幅１０μｍ、ゲート電極４／コン
タクトホール間の距離１μｍとすると、抵抗値は２Ωと
なる。
【００２３】ここで、ソース／ドレイン領域８および９
上に形成されるチタンシリサイド層１０の膜厚はシリコ
ン層２によって限定されるため、あまり膜厚の厚いチタ
ンシリサイド層１０を形成することができない。
上に形成されるチタンシリサイド層１０の膜厚はシリコ
ン層２によって限定されるため、あまり膜厚の厚いチタ
ンシリサイド層１０を形成することができない。
【００２４】そこで、本実施例では、上記したように、
ゲート電極６を構成する多結晶シリコン層４上にチタン
シリサイド層１０よりも膜厚の厚い（１５００Å）タン
グステンシリサイド層５を形成している。このように構
成することによって、上記したように、ゲート電極６を
幅０．５μｍ、長さ１０μｍの形状に形成した場合、ゲ
ート電極６の抵抗値を１４０Ωに低減することができ
る。これに対して、仮に、多結晶シリコン層４と多結晶
シリコン層４上に２０Ω／□のシート抵抗を有するチタ
ンシリサイド層１０を形成し、多結晶シリコン層４とそ
のチタンシリサイド層１０とによってゲート電極を構成
すると、幅０．５μｍ、長さ１０μｍのゲート電極の抵
抗値は４００Ωまで増加する。
ゲート電極６を構成する多結晶シリコン層４上にチタン
シリサイド層１０よりも膜厚の厚い（１５００Å）タン
グステンシリサイド層５を形成している。このように構
成することによって、上記したように、ゲート電極６を
幅０．５μｍ、長さ１０μｍの形状に形成した場合、ゲ
ート電極６の抵抗値を１４０Ωに低減することができ
る。これに対して、仮に、多結晶シリコン層４と多結晶
シリコン層４上に２０Ω／□のシート抵抗を有するチタ
ンシリサイド層１０を形成し、多結晶シリコン層４とそ
のチタンシリサイド層１０とによってゲート電極を構成
すると、幅０．５μｍ、長さ１０μｍのゲート電極の抵
抗値は４００Ωまで増加する。
【００２５】このように、本実施例では、ゲート電極６
を構成する多結晶シリコン層４上に形成されるタングス
テンシリサイド層５の厚みを、ソース／ドレイン領域８
および９上に形成されるチタンシリサイド層１０の厚み
（３００Å程度）よりも厚く（１５００Å）形成するこ
とによって、構造が線状であるために高くなりやすいゲ
ート電極６の抵抗値を有効に低減することができる。こ
の結果、ゲート電極６の寄生抵抗の増大を抑えて高速動
作性能を保持することができる。
を構成する多結晶シリコン層４上に形成されるタングス
テンシリサイド層５の厚みを、ソース／ドレイン領域８
および９上に形成されるチタンシリサイド層１０の厚み
（３００Å程度）よりも厚く（１５００Å）形成するこ
とによって、構造が線状であるために高くなりやすいゲ
ート電極６の抵抗値を有効に低減することができる。こ
の結果、ゲート電極６の寄生抵抗の増大を抑えて高速動
作性能を保持することができる。
【００２６】図２〜図５は、図１に示したＳＯＩ−ＭＯ
ＳＦＥＴの製造プロセス（第１工程〜第４工程）を説明
するための断面構造図である。図１、および図２〜図５
を参照して、次に本実施例のＳＯＩ−ＭＯＳＦＥＴの製
造プロセスについて説明する。
ＳＦＥＴの製造プロセス（第１工程〜第４工程）を説明
するための断面構造図である。図１、および図２〜図５
を参照して、次に本実施例のＳＯＩ−ＭＯＳＦＥＴの製
造プロセスについて説明する。
【００２７】まず、図２に示すように、絶縁体基板１上
にシリコン層２を形成することにより、ＳＯＩ構造を形
成する。このＳＯＩ構造は、ＳＩＭＯＸ法、またはゾー
ンメルティング法などによって形成される。シリコン層
２を活性領域に加工した後、シリコン層２上にゲート誘
電体薄膜層３ａを介して多結晶シリコン層４ａをＣＶＤ
法などによって形成する。多結晶シリコン層４ａ上にタ
ングステンシリサイド層５ａを形成した後、そのタング
ステンシリサイド層５ａ上に上部絶縁膜層１１０ａを形
成する。上部絶縁膜層１１０ａ上の所定領域にレジスト
パターン１２を形成する。
にシリコン層２を形成することにより、ＳＯＩ構造を形
成する。このＳＯＩ構造は、ＳＩＭＯＸ法、またはゾー
ンメルティング法などによって形成される。シリコン層
２を活性領域に加工した後、シリコン層２上にゲート誘
電体薄膜層３ａを介して多結晶シリコン層４ａをＣＶＤ
法などによって形成する。多結晶シリコン層４ａ上にタ
ングステンシリサイド層５ａを形成した後、そのタング
ステンシリサイド層５ａ上に上部絶縁膜層１１０ａを形
成する。上部絶縁膜層１１０ａ上の所定領域にレジスト
パターン１２を形成する。
【００２８】次に、図３に示すように、レジストパター
ン１２（図２参照）をマスクとして、上部絶縁膜層１１
０ａ、タングステンシリサイド層５ａおよび多結晶シリ
コン層４ａを連続的に反応性イオンエッチング法を用い
て加工する。これにより、パターニングされた多結晶シ
リコン層４およびタングステンシリサイド層５からなる
ゲート電極６と、上部絶縁膜１１ａとが形成される。上
部絶縁膜１１ａおよびゲート電極６をマスクとして、ｎ
型の不純物をゲート誘電体薄膜層３ａを介してシリコン
薄膜２にイオン注入する。これにより、ソース／ドレイ
ン領域８および９が形成される。
ン１２（図２参照）をマスクとして、上部絶縁膜層１１
０ａ、タングステンシリサイド層５ａおよび多結晶シリ
コン層４ａを連続的に反応性イオンエッチング法を用い
て加工する。これにより、パターニングされた多結晶シ
リコン層４およびタングステンシリサイド層５からなる
ゲート電極６と、上部絶縁膜１１ａとが形成される。上
部絶縁膜１１ａおよびゲート電極６をマスクとして、ｎ
型の不純物をゲート誘電体薄膜層３ａを介してシリコン
薄膜２にイオン注入する。これにより、ソース／ドレイ
ン領域８および９が形成される。
【００２９】次に、図４に示すように、全面に絶縁層
（図示せず）を形成した後、反応性イオンエッチング法
を用いて、ゲート電極６および上部絶縁膜１１ａの両側
壁部分にサイドウォール絶縁膜１１ｂを形成する。これ
により、上部絶縁膜１１ａおよびサイドウォール絶縁膜
１１ｂからなり、ゲート電極６を取囲む絶縁膜１１が形
成される。
（図示せず）を形成した後、反応性イオンエッチング法
を用いて、ゲート電極６および上部絶縁膜１１ａの両側
壁部分にサイドウォール絶縁膜１１ｂを形成する。これ
により、上部絶縁膜１１ａおよびサイドウォール絶縁膜
１１ｂからなり、ゲート電極６を取囲む絶縁膜１１が形
成される。
【００３０】次に、図５に示すように、全面にチタン層
１０ａを形成する。熱処理を施すことによってソース／
ドレイン領域８および９の表面に露出したシリコンとチ
タン層１０ａのチタンとを反応させる。この後、チタン
層１０ａのうち、シリコンと反応しなかった部分および
雰囲気ガスと反応した部分のチタン層１０ａを除去す
る。これにより、図１に示したチタンシリサイド層１０
が得られる。
１０ａを形成する。熱処理を施すことによってソース／
ドレイン領域８および９の表面に露出したシリコンとチ
タン層１０ａのチタンとを反応させる。この後、チタン
層１０ａのうち、シリコンと反応しなかった部分および
雰囲気ガスと反応した部分のチタン層１０ａを除去す
る。これにより、図１に示したチタンシリサイド層１０
が得られる。
【００３１】なお、本実施例では、ゲート電極６を構成
する多結晶シリコン層４上に形成される金属層として、
タングステンシリサイド層５を用いた例を示したが、本
発明はこれに限らず、チタンシリサイド層１０の膜厚に
比較して十分厚い膜厚に形成できしかもゲート電極６の
抵抗を低減できるものであれば、他の金属層であっても
よい。たとえば、モリブデンシリサイド、モリブデン、
タングステンなどであってもよい。また、チタンシリサ
イド層１０の代わりに上記した他の金属層を用いてもよ
い。
する多結晶シリコン層４上に形成される金属層として、
タングステンシリサイド層５を用いた例を示したが、本
発明はこれに限らず、チタンシリサイド層１０の膜厚に
比較して十分厚い膜厚に形成できしかもゲート電極６の
抵抗を低減できるものであれば、他の金属層であっても
よい。たとえば、モリブデンシリサイド、モリブデン、
タングステンなどであってもよい。また、チタンシリサ
イド層１０の代わりに上記した他の金属層を用いてもよ
い。
【００３２】また、本実施例ではＮＭＯＳトランジスタ
に適用した例を示したが、本発明はこれに限らず、ＰＭ
ＯＳトランジスタに適用しても導電型が逆になるだけで
同様の効果を得ることができる。
に適用した例を示したが、本発明はこれに限らず、ＰＭ
ＯＳトランジスタに適用しても導電型が逆になるだけで
同様の効果を得ることができる。
【００３３】
【発明の効果】以上のように請求項１に係る発明によれ
ば、ゲート電極上に形成される金属層のシート抵抗値を
ソース／ドレイン領域上に形成される金属シリサイド層
のシート抵抗値よりも小さく形成することにより、薄い
半導体薄膜を用いても十分低いゲート電極の抵抗値が得
られるので、ＳＯＩ構造の素子の高速動作性能を保持す
ることができる。
ば、ゲート電極上に形成される金属層のシート抵抗値を
ソース／ドレイン領域上に形成される金属シリサイド層
のシート抵抗値よりも小さく形成することにより、薄い
半導体薄膜を用いても十分低いゲート電極の抵抗値が得
られるので、ＳＯＩ構造の素子の高速動作性能を保持す
ることができる。
【００３４】請求項５に係る発明によれば、ゲート電極
上に第１のシート抵抗値を有する金属層を形成し、その
ゲート電極および金属層をマスクとして半導体薄膜に不
純物を導入することによって１対のソース／ドレイン領
域を形成し、その１対のソース／ドレイン領域上に第１
のシート抵抗値よりも大きなシート抵抗値を有する金属
シリサイド層を形成することにより、薄い半導体薄膜を
用いても十分低いゲート電極の抵抗値が得られ、薄膜Ｓ
ＯＩ素子の高速化が可能になる。
上に第１のシート抵抗値を有する金属層を形成し、その
ゲート電極および金属層をマスクとして半導体薄膜に不
純物を導入することによって１対のソース／ドレイン領
域を形成し、その１対のソース／ドレイン領域上に第１
のシート抵抗値よりも大きなシート抵抗値を有する金属
シリサイド層を形成することにより、薄い半導体薄膜を
用いても十分低いゲート電極の抵抗値が得られ、薄膜Ｓ
ＯＩ素子の高速化が可能になる。
【図１】本発明の一実施例によるＳＯＩ−ＭＯＳＦＥＴ
を示した断面構造図である。
を示した断面構造図である。
【図２】図１に示したＳＯＩ−ＭＯＳＦＥＴの製造プロ
セスの第１工程を説明するための断面構造図である。
セスの第１工程を説明するための断面構造図である。
【図３】図１に示したＳＯＩ−ＭＯＳＦＥＴの製造プロ
セスの第２工程を説明するための断面構造図である。
セスの第２工程を説明するための断面構造図である。
【図４】図１に示したＳＯＩ−ＭＯＳＦＥＴの製造プロ
セスの第３工程を説明するための断面構造図である。
セスの第３工程を説明するための断面構造図である。
【図５】図１に示したＳＯＩ−ＭＯＳＦＥＴの製造プロ
セスの第４工程を説明するための断面構造図である。
セスの第４工程を説明するための断面構造図である。
【図６】従来のＳＯＩ−ＭＯＳＦＥＴを示した断面構造
図である。
図である。
【図７】図６に示した従来のＳＯＩ−ＭＯＳＦＥＴの製
造プロセスの第１工程を説明するための断面構造図であ
る。
造プロセスの第１工程を説明するための断面構造図であ
る。
【図８】図６に示した従来のＳＯＩ−ＭＯＳＦＥＴの製
造プロセスの第２工程を説明するための断面構造図であ
る。
造プロセスの第２工程を説明するための断面構造図であ
る。
【図９】図６に示した従来のＳＯＩ−ＭＯＳＦＥＴの製
造プロセスの第３工程を説明するための断面構造図であ
る。
造プロセスの第３工程を説明するための断面構造図であ
る。
【図１０】図６に示した従来のＳＯＩ−ＭＯＳＦＥＴの
製造プロセスの第４工程を説明するための断面構造図で
ある。
製造プロセスの第４工程を説明するための断面構造図で
ある。
１：絶縁体基板 ２：シリコン層 ３：ゲート誘電体薄膜 ４：多結晶シリコン層 ５：タングステンシリサイド層 ６：ゲート電極 ７：チャネル形成領域 ８：ソース／ドレイン領域 ９：ソース／ドレイン領域 １０：チタンシリサイド層 １１：絶縁膜 なお、各図中、同一符号は同一または相当部分を示す。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 29/786 H01L 21/336
Claims (7)
- 【請求項１】 絶縁基板上に形成される半導体装置であ
って、 前記絶縁基板上に形成された主表面を有する半導体薄膜
と、 前記半導体薄膜の主表面上にチャネル領域を挟むように
所定の間隔を隔てて形成された１対のソース／ドレイン
領域と、 前記チャネル領域上にゲート絶縁膜を介して形成された
ゲート電極と、 前記ゲート電極上に形成された第１のシート抵抗値を有
する金属層と、 前記１対のソース／ドレイン領域上に形成され、前記第
１のシート抵抗値よりも大きな第２のシート抵抗値を有
する金属シリサイド層とを備えた、半導体装置。 - 【請求項２】 前記金属層の厚みは、前記金属シリサイ
ド層の厚みよりも大きい、請求項１に記載の半導体装
置。 - 【請求項３】 前記金属層および金属シリサイド層は、
異種の金属である、請求項１または２に記載の半導体装
置。 - 【請求項４】 前記金属シリサイド層はチタンシリサイ
ド層であり、 前記金属層はタングステンシリサイド層である、請求項
３に記載の半導体装置。 - 【請求項５】 絶縁基板の主表面上に半導体薄膜を形成
する工程と、 前記半導体薄膜上の主表面上にゲート絶縁膜を介してゲ
ート電極を形成する工程と、 前記ゲート電極上に第１のシート抵抗値を有する金属層
を形成する工程と、 前記ゲート電極および前記金属層をマスクとして前記半
導体薄膜に不純物を導入することによって、１対のソー
ス／ドレイン領域を形成する工程と、 前記１対のソース／ドレイン領域上に前記第１のシート
抵抗値よりも大きな第２のシート抵抗値を有する金属シ
リサイド層を形成する工程とを備えた、半導体装置の製
造方法。 - 【請求項６】 前記金属層は、前記ゲート電極とともに
パターニングによって形成され、 前記金属シリサイド層は、シリサイド反応によって前記
ソース／ドレイン領域上に自己整合的に形成される、請
求項５に記載の半導体装置の製造方法。 - 【請求項７】 前記金属層の厚みは、前記金属シリサイ
ド層の厚みよりも大きい、請求項５または６に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9409592A JP2796655B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9409592A JP2796655B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05291576A JPH05291576A (ja) | 1993-11-05 |
| JP2796655B2 true JP2796655B2 (ja) | 1998-09-10 |
Family
ID=14100898
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9409592A Expired - Fee Related JP2796655B2 (ja) | 1992-04-14 | 1992-04-14 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2796655B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010010215A (ja) * | 2008-06-24 | 2010-01-14 | Oki Semiconductor Co Ltd | 半導体装置の製造方法 |
-
1992
- 1992-04-14 JP JP9409592A patent/JP2796655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05291576A (ja) | 1993-11-05 |
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