JPS63211762A - 絶縁ゲ−ト型半導体装置とその製法 - Google Patents
絶縁ゲ−ト型半導体装置とその製法Info
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- JPS63211762A JPS63211762A JP4441087A JP4441087A JPS63211762A JP S63211762 A JPS63211762 A JP S63211762A JP 4441087 A JP4441087 A JP 4441087A JP 4441087 A JP4441087 A JP 4441087A JP S63211762 A JPS63211762 A JP S63211762A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はいわゆるＭＩＳ（導体−絶縁層一半導体）型ゲ
ート部構造による絶縁ゲート型半導体装置とその製法に
関わる。
ート部構造による絶縁ゲート型半導体装置とその製法に
関わる。
本発明は低不純物濃度の半導体層上にチャンネル部上で
離間する第１導電型の半導体層が含有する不純物により
自己整合的にソース領域とドレイン領域とが上述の低不
純物濃度の半導体層に形成され、この離間部内にゲート
電極がゲート絶縁膜を介して形成され、このゲート電極
直下の低不純物濃度の半導体層にこの半導体層よりも高
不純物濃度の第２導電型の領域が設けられた構成とする
。
離間する第１導電型の半導体層が含有する不純物により
自己整合的にソース領域とドレイン領域とが上述の低不
純物濃度の半導体層に形成され、この離間部内にゲート
電極がゲート絶縁膜を介して形成され、このゲート電極
直下の低不純物濃度の半導体層にこの半導体層よりも高
不純物濃度の第２導電型の領域が設けられた構成とする
。
また、本発明はこの構成による絶縁ゲート型半導体装置
を、低不純物濃度の半導体層上にチャンネル部で離間す
る第１導電型の半導体層を形成する工程と、この半導体
層を覆って絶縁層を形成する工程と、この絶縁層を異方
性エツチングして上述の第１導電型半導体層の離間部側
壁面にサイドウオールを形成する工程と、このサイドウ
オールと第１導電型の半導体層をマスクにして不純物の
イオン注入を行って第２導電型の半導体領域を選択的に
形成する工程と、上述の離間部にゲート絶縁膜を介して
ゲート電極を形成する工程とを有し、第１導電型の半導
体層下にこれよりの不純物の拡散によるソース及びドレ
イン各領域を形成する方法をとって、そのゲート部にド
レイン側の電界を緩和する反転領域すなわちデプレッシ
ョン領域を形成し、さらにサブスレッショールド（Ｓｕ
ｂｔｈｒｅ−ｓｈｏｌｄ） ｉｉｔ流の減少化を図る。
を、低不純物濃度の半導体層上にチャンネル部で離間す
る第１導電型の半導体層を形成する工程と、この半導体
層を覆って絶縁層を形成する工程と、この絶縁層を異方
性エツチングして上述の第１導電型半導体層の離間部側
壁面にサイドウオールを形成する工程と、このサイドウ
オールと第１導電型の半導体層をマスクにして不純物の
イオン注入を行って第２導電型の半導体領域を選択的に
形成する工程と、上述の離間部にゲート絶縁膜を介して
ゲート電極を形成する工程とを有し、第１導電型の半導
体層下にこれよりの不純物の拡散によるソース及びドレ
イン各領域を形成する方法をとって、そのゲート部にド
レイン側の電界を緩和する反転領域すなわちデプレッシ
ョン領域を形成し、さらにサブスレッショールド（Ｓｕ
ｂｔｈｒｅ−ｓｈｏｌｄ） ｉｉｔ流の減少化を図る。
従来の絶縁ゲート型半導体装置、例えばＬＤＤ （ライ
トリ−・ドープト・ドレイン）旧Ｓ型トランジスタは、
第３図にその路線的拡大断面図を示すように例えばｐ型
の半導体基板（１）に深さＸ、をもってｎ型の高不純物
濃度のソース領域（２ｓ）とドレイン領域（２ｄ）が選
択的拡散等によって形成され、その相対向する内側縁に
低不純物濃度のソース領域（１２ｓ）及びドレイン領域
（１２ｄ）が形成される。これら低不純￥ｙＪｔｍ度の
ソース及びドレイン各領域（１２ｓ）及び（１２ｄ）は
、それぞれチャンネル形成部にゲート絶縁ｌ１ｌ（３１
を介して、不純物がドープされた低比抵抗多結晶シリコ
ン層によるゲート電極（４）を被着し、このゲート電極
（４）のソース及びドレイン側の各側壁面に例えばＳｉ
ｎｇよりなるサイドウオール（５ｓ）及び（５ｄ）を形
成し、これらゲート電極（４）及びサイドウオール（５
ｓ）及び（５ｄ）をマスクとしてその上方よりｎ型の不
純物をイオン注入することによってサイドウオール（５
ｓ）及び（５ｄ）の各ソース及びドレイン領域（２ｓ）
及び（２ｄ）に向って厚みの減少する部分に応じた深さ
の不純物イオン注入を行って低不純物濃度のソース及び
ドレイン各領域（１２ｄ）及び（１２ｄ）の形成を行う
ようにしている。
トリ−・ドープト・ドレイン）旧Ｓ型トランジスタは、
第３図にその路線的拡大断面図を示すように例えばｐ型
の半導体基板（１）に深さＸ、をもってｎ型の高不純物
濃度のソース領域（２ｓ）とドレイン領域（２ｄ）が選
択的拡散等によって形成され、その相対向する内側縁に
低不純物濃度のソース領域（１２ｓ）及びドレイン領域
（１２ｄ）が形成される。これら低不純￥ｙＪｔｍ度の
ソース及びドレイン各領域（１２ｓ）及び（１２ｄ）は
、それぞれチャンネル形成部にゲート絶縁ｌ１ｌ（３１
を介して、不純物がドープされた低比抵抗多結晶シリコ
ン層によるゲート電極（４）を被着し、このゲート電極
（４）のソース及びドレイン側の各側壁面に例えばＳｉ
ｎｇよりなるサイドウオール（５ｓ）及び（５ｄ）を形
成し、これらゲート電極（４）及びサイドウオール（５
ｓ）及び（５ｄ）をマスクとしてその上方よりｎ型の不
純物をイオン注入することによってサイドウオール（５
ｓ）及び（５ｄ）の各ソース及びドレイン領域（２ｓ）
及び（２ｄ）に向って厚みの減少する部分に応じた深さ
の不純物イオン注入を行って低不純物濃度のソース及び
ドレイン各領域（１２ｄ）及び（１２ｄ）の形成を行う
ようにしている。
（６ｓ）及び（６ｄ）はソース及びドレイン各領域（２
ｓ）及び（２ｄ）にそれぞれオーミックに被着したソー
ス及びドレイン各電極を示す。
ｓ）及び（２ｄ）にそれぞれオーミックに被着したソー
ス及びドレイン各電極を示す。
このような構成によるＬＤＤ型旧ｓトランジスタにおい
ては、そのソース及びドレイン各領４１（２ｓ）及び（
２ｄ）の深さＸ、は例えば０．２μｍ程度の比較的深い
厚さを有し、低不純物濃度ソース及びドレイン各領域（
１２ｓ）及び（１２ｄ）の深さｘ３．は例えば０．１５
μｍ程度となる。したがって高不純物濃度のソース及び
ドレイン各領域（２ｓ）及び（２ｄ）は、低不純物濃度
の領域 （１２ｓ）及び（１２ｄ）に比し、がなり深い
のでソース及びドレイン各領域（２ｓ）及び（２ｄ）の
底部の互いの対向部においてのバンチスルー電流の発生
が問題となり、これがためにチャンネル部下には例えば
深いイオン注入によって例えばｐ型の高濃度の埋め込み
９Ｍ域（７）の形成が行われる。
ては、そのソース及びドレイン各領４１（２ｓ）及び（
２ｄ）の深さＸ、は例えば０．２μｍ程度の比較的深い
厚さを有し、低不純物濃度ソース及びドレイン各領域（
１２ｓ）及び（１２ｄ）の深さｘ３．は例えば０．１５
μｍ程度となる。したがって高不純物濃度のソース及び
ドレイン各領域（２ｓ）及び（２ｄ）は、低不純物濃度
の領域 （１２ｓ）及び（１２ｄ）に比し、がなり深い
のでソース及びドレイン各領域（２ｓ）及び（２ｄ）の
底部の互いの対向部においてのバンチスルー電流の発生
が問題となり、これがためにチャンネル部下には例えば
深いイオン注入によって例えばｐ型の高濃度の埋め込み
９Ｍ域（７）の形成が行われる。
上述したようなＬＤＤ型ＭＩＳトランジスタにおいては
、上述した領域（７）の存在によってソース及びドレイ
ン間にサブスレッショールド電流の発生を招来し、例え
ば第４図に示すドレイン電流１ｄ−ゲート電圧ｖ６特性
の本来の曲線（実線図示）におけるスレッショールド電
圧Ｖいより低い電圧ｖ Ｌｈｓで電流１ｄが流れるいわ
ゆるサブスレッショールド電流が発生することになる。
、上述した領域（７）の存在によってソース及びドレイ
ン間にサブスレッショールド電流の発生を招来し、例え
ば第４図に示すドレイン電流１ｄ−ゲート電圧ｖ６特性
の本来の曲線（実線図示）におけるスレッショールド電
圧Ｖいより低い電圧ｖ Ｌｈｓで電流１ｄが流れるいわ
ゆるサブスレッショールド電流が発生することになる。
このサブスレッショールド電流は、例えば５−ＲＡＭ
（スタティック・ランダム・アクセス・メモリ）におけ
るように、このソース及びドレイン間に挿入される抵抗
が大となる場合において出力低下を招来するという問題
点が生じる。
（スタティック・ランダム・アクセス・メモリ）におけ
るように、このソース及びドレイン間に挿入される抵抗
が大となる場合において出力低下を招来するという問題
点が生じる。
さらにまたソース及びドレイン各領域（２Ｓ）及び（２
ｄ）の深さＸ、及び低不純物濃度のソース及びドレイン
各領域（１２５）及び（１２ｄ）の深さＸＪＩが比較的
浅いことからソース及びドレイン各直列抵抗が大となり
、相互コンダクタンスＧ、を劣化させるという問題点が
ある。
ｄ）の深さＸ、及び低不純物濃度のソース及びドレイン
各領域（１２５）及び（１２ｄ）の深さＸＪＩが比較的
浅いことからソース及びドレイン各直列抵抗が大となり
、相互コンダクタンスＧ、を劣化させるという問題点が
ある。
さらにまた実際上多結晶シリコンによるゲート電極（４
）には配線パターン等がソース及びドレイン各電極（６
ｓ）及び（６ｄ）と共に例えばＡｌ配線層によって構成
されるものであるが、ゲート電極（４）に対する配線と
電極（６ｓ）及び（６ｄ）のソース及びドレイン各領域
（２ｓ）及び（２ｄ）への被着面に大きな段差が存在す
るためにこれら電極及び配線の形成に当ってのフォトリ
ソグラフィー精度等にも問題が生してくる。
）には配線パターン等がソース及びドレイン各電極（６
ｓ）及び（６ｄ）と共に例えばＡｌ配線層によって構成
されるものであるが、ゲート電極（４）に対する配線と
電極（６ｓ）及び（６ｄ）のソース及びドレイン各領域
（２ｓ）及び（２ｄ）への被着面に大きな段差が存在す
るためにこれら電極及び配線の形成に当ってのフォトリ
ソグラフィー精度等にも問題が生してくる。
本発明は上述したパンチスルー電流を阻止するための高
濃度埋め込み領域を設けることなく、あるいは比較的低
不純物濃度もしくは小領域で可能にして、これによるサ
ブスレッショールド電流の発生を回避し、さらにソース
及びドレイン各領域の直列抵抗の低下を図り、またソー
ス及びドレイン各領域に対する電極の被着面とゲート電
極への配線の被着面とがほぼ同一平面とするようにして
信頼性の向上を図る。
濃度埋め込み領域を設けることなく、あるいは比較的低
不純物濃度もしくは小領域で可能にして、これによるサ
ブスレッショールド電流の発生を回避し、さらにソース
及びドレイン各領域の直列抵抗の低下を図り、またソー
ス及びドレイン各領域に対する電極の被着面とゲート電
極への配線の被着面とがほぼ同一平面とするようにして
信頼性の向上を図る。
本発明においては第１図に示すように半導体基板（２１
）の一平面に臨んで低不純物濃度の半導体層（２２）を
設け、これの上のチャンネル形成部上で眉間する第１導
電型の半導体層（２３ｓ）及び（２３ｄ）を配置し、こ
れら半導体層（２３ｓ）及び（２３ｄ）が含有する不純
物により、これらＩｉ！（２３ｓ）及び（２３ｄ）下に
自己整合的にソース領域（２４ｓ）とドレイン領域（２
４ｄ）を低不純物の半導体Ｎ（２２）を挟んで離間する
ように形成し、両生導体ＩＩ（２３ｓ）及び（２３ｄ）
の離間部内にゲート電極（２４）をゲート絶縁膜（２５
）を介して被着形成する。また、ゲート電極直下の低不
純物濃度の半導体層（２２）にこの半導体層（２２）よ
りも高不純物濃度とされることによって形成された第２
導電型領域（２６）を設ける。
）の一平面に臨んで低不純物濃度の半導体層（２２）を
設け、これの上のチャンネル形成部上で眉間する第１導
電型の半導体層（２３ｓ）及び（２３ｄ）を配置し、こ
れら半導体層（２３ｓ）及び（２３ｄ）が含有する不純
物により、これらＩｉ！（２３ｓ）及び（２３ｄ）下に
自己整合的にソース領域（２４ｓ）とドレイン領域（２
４ｄ）を低不純物の半導体Ｎ（２２）を挟んで離間する
ように形成し、両生導体ＩＩ（２３ｓ）及び（２３ｄ）
の離間部内にゲート電極（２４）をゲート絶縁膜（２５
）を介して被着形成する。また、ゲート電極直下の低不
純物濃度の半導体層（２２）にこの半導体層（２２）よ
りも高不純物濃度とされることによって形成された第２
導電型領域（２６）を設ける。
また、本発明においてはこのような構成による絶縁ゲー
ト型半導体装置を製造するに、第２図Ａに示すように、
低不純物濃度半導体Ｍ （２２）上にチャンネル部で離
間する第１導電型の半導体層（２３ｓ＞及び（２３ｄ）
を形成する工程と、第２図Ｂに示すようにこれら第１導
電型の半導体層（２３ｓ）及び（２３ｄ）を覆って絶縁
層（２７）を形成する工程と、この絶縁層（２７）を異
方性エツチングして第２図Ｃに示すように第１導電型半
導体層（２３）の離間部側壁面にこの絶８ＭＮ（２７）
によるサイドウオール（２６ｓ）及び（２６ｄ）を形成
する工程と、これらサイドウオール（２８ｓ）及び（２
８ｄ）と第１導電型の半導体層（２３ｓ）及び（２３ｄ
）をマスクにして、低不純物濃度半導体層（２２）の中
央部に第２図りに示すようにこの半導体層（２２）の第
１導電型の不純物を打ち消し、第２導電型に変する第２
導電型の不純物のイオン注入を行って第２導電型の半導
体領域（２６）を形成する工程と、この離間部に第２図
Ｆに示すようにゲート絶縁膜（２５）を介してゲート電
極（２４）を形成する工程とを有し、第１導電型の半導
体層（２３ｓ）及び（２３ｄ）下にこれら半導体層（２
３ｓ）及び（２３ｄ）からの不純物の拡散によるいわゆ
るオートドーピングによるソース及びドレイン各領域（
２９ｓ）及び（２９ｄ）を形成する。そして、これら領
域（２９ｓ）及び（２９ｄ）間の互いに対向する端縁に
は低不純物濃度半導体Ｗ （２２）の両側の領域（２５
）が形成されていない部分による低不純物濃度領域（３
０ｓ）及び（３０ｄ）が形成される。
ト型半導体装置を製造するに、第２図Ａに示すように、
低不純物濃度半導体Ｍ （２２）上にチャンネル部で離
間する第１導電型の半導体層（２３ｓ＞及び（２３ｄ）
を形成する工程と、第２図Ｂに示すようにこれら第１導
電型の半導体層（２３ｓ）及び（２３ｄ）を覆って絶縁
層（２７）を形成する工程と、この絶縁層（２７）を異
方性エツチングして第２図Ｃに示すように第１導電型半
導体層（２３）の離間部側壁面にこの絶８ＭＮ（２７）
によるサイドウオール（２６ｓ）及び（２６ｄ）を形成
する工程と、これらサイドウオール（２８ｓ）及び（２
８ｄ）と第１導電型の半導体層（２３ｓ）及び（２３ｄ
）をマスクにして、低不純物濃度半導体層（２２）の中
央部に第２図りに示すようにこの半導体層（２２）の第
１導電型の不純物を打ち消し、第２導電型に変する第２
導電型の不純物のイオン注入を行って第２導電型の半導
体領域（２６）を形成する工程と、この離間部に第２図
Ｆに示すようにゲート絶縁膜（２５）を介してゲート電
極（２４）を形成する工程とを有し、第１導電型の半導
体層（２３ｓ）及び（２３ｄ）下にこれら半導体層（２
３ｓ）及び（２３ｄ）からの不純物の拡散によるいわゆ
るオートドーピングによるソース及びドレイン各領域（
２９ｓ）及び（２９ｄ）を形成する。そして、これら領
域（２９ｓ）及び（２９ｄ）間の互いに対向する端縁に
は低不純物濃度半導体Ｗ （２２）の両側の領域（２５
）が形成されていない部分による低不純物濃度領域（３
０ｓ）及び（３０ｄ）が形成される。
（３１ｓ）及び（３１ｄ）は各ソース及びドレイン領域
（２９ｓ）及び（２９ｄ）上の第１導電型の半導体層（
２３ｓ）及び（２３ｄ）上にオーミックに形成した例え
ば金属電極よりなるソース及びドレイン各電極を示す。
（２９ｓ）及び（２９ｄ）上の第１導電型の半導体層（
２３ｓ）及び（２３ｄ）上にオーミックに形成した例え
ば金属電極よりなるソース及びドレイン各電極を示す。
上述した本発明によれば、ゲート絶縁膜（２５）を介し
て形成されたゲート電極（２４）の被着部、すなわちゲ
ート部の領域（２６）のチャンネル形成部の両側には、
それぞれ低不純物濃度半導体層（２２）によっで形成さ
れた低不純物濃度領域（３０ｓ）及び（３０ｄ）が存在
し、これの上にＳｉＯ□等の絶縁層すなわちサイドウオ
ール（２８３）及び（２８ｄ）が形成されていることに
よって、領域（３０ｓ）及び（３０ｄ）の表面には反転
層すなわちデプレッション領域が形成される。
て形成されたゲート電極（２４）の被着部、すなわちゲ
ート部の領域（２６）のチャンネル形成部の両側には、
それぞれ低不純物濃度半導体層（２２）によっで形成さ
れた低不純物濃度領域（３０ｓ）及び（３０ｄ）が存在
し、これの上にＳｉＯ□等の絶縁層すなわちサイドウオ
ール（２８３）及び（２８ｄ）が形成されていることに
よって、領域（３０ｓ）及び（３０ｄ）の表面には反転
層すなわちデプレッション領域が形成される。
そして、各領域（２９ｓ）及び（２９ｄ）の深さは、こ
れらがそれぞれ第１導電型半導体１（２３ｓ）及び（２
３ｄ）からの不純物の拡散すなわちオートドーピングに
よって形成するようにしたので、その深さを充分薄く、
例えば０．１μ−程度に制御することができ、これら領
域（２９ｓ）及び（２９ｄ）は、これらの対向端縁側の
低不純物濃度の領域（３０ｓ）及び（３０ｄ）の深さと
同等ないしはこれより浅くすることができる。
れらがそれぞれ第１導電型半導体１（２３ｓ）及び（２
３ｄ）からの不純物の拡散すなわちオートドーピングに
よって形成するようにしたので、その深さを充分薄く、
例えば０．１μ−程度に制御することができ、これら領
域（２９ｓ）及び（２９ｄ）は、これらの対向端縁側の
低不純物濃度の領域（３０ｓ）及び（３０ｄ）の深さと
同等ないしはこれより浅くすることができる。
したがってパンチスルー電流の発生を効果的に回避する
ことができ、これがため第３図で説明したようなパンチ
スルー電流を阻止するための高濃度埋込み領域を設ける
必要がないか、あるいはほとんど設ける必要がないこと
から半導体内部を通ずるサブスレッシコールド電流の発
生を効果的に回避できる。
ことができ、これがため第３図で説明したようなパンチ
スルー電流を阻止するための高濃度埋込み領域を設ける
必要がないか、あるいはほとんど設ける必要がないこと
から半導体内部を通ずるサブスレッシコールド電流の発
生を効果的に回避できる。
ｆた、ゲート電極（２４）と第１導電型の半導体層（２
３ｓ）及び（２３ｄ）の表面をほぼ同一平面とすること
ができるので、各ソース及びドレイン各電極・（３１ｓ
）及び（３１ｄ）の被着面とゲート電極（２４）への配
線被着面とをほぼ同一の平坦面とすることができ、これ
ら電極ないしは配線の形成のための蒸着に際しての段切
れさらにはフォトリソグラフィにおける段差に基づく精
度の低下等を回避でき、信頼性の向上を図ることができ
る。
３ｓ）及び（２３ｄ）の表面をほぼ同一平面とすること
ができるので、各ソース及びドレイン各電極・（３１ｓ
）及び（３１ｄ）の被着面とゲート電極（２４）への配
線被着面とをほぼ同一の平坦面とすることができ、これ
ら電極ないしは配線の形成のための蒸着に際しての段切
れさらにはフォトリソグラフィにおける段差に基づく精
度の低下等を回避でき、信頼性の向上を図ることができ
る。
第２図を参照して本発明の一例を詳細に説明する。
まず、第２図へに示すように例えばｐ型の低不純物濃度
すなわち高比抵抗のシリコン半導体基板（２１）を設け
、その−主面（２１ａ）上に全面的にｎ型の不純物例え
ばＡｓを高濃度にドープした半導体層（２３ｓ）及び（
２３ｄ）を形成する半導体層を厚さ０．５μｍ以上の例
えば１μｍをもって周知の技術の化学的気相成長法ＣＶ
Ｄによって形成し、その一部を環状若しくはストライプ
状にフォトリソグラフィによって選択的にエツチング除
去してこれを挟んでその両側に半導体層（２３ｓ）及び
（２３ｄ）を形成する。そして、この除去部を通じて例
えばｎ型のＡｓ不純物をイオン注入して低不純物濃度の
ｎ型またはπ型の半導体層（２２）を形成する。
すなわち高比抵抗のシリコン半導体基板（２１）を設け
、その−主面（２１ａ）上に全面的にｎ型の不純物例え
ばＡｓを高濃度にドープした半導体層（２３ｓ）及び（
２３ｄ）を形成する半導体層を厚さ０．５μｍ以上の例
えば１μｍをもって周知の技術の化学的気相成長法ＣＶ
Ｄによって形成し、その一部を環状若しくはストライプ
状にフォトリソグラフィによって選択的にエツチング除
去してこれを挟んでその両側に半導体層（２３ｓ）及び
（２３ｄ）を形成する。そして、この除去部を通じて例
えばｎ型のＡｓ不純物をイオン注入して低不純物濃度の
ｎ型またはπ型の半導体層（２２）を形成する。
次に、第２図Ｂに示すように半導体７１（２３ｓ）及び
（２３ｄ）間の離間部の側壁面（４３ｓ）及び（４３ｄ
）を含んで全面的に５ｉＯ１等を例えばＣＶ［ｌによっ
て所要の厚さに被着する。
（２３ｄ）間の離間部の側壁面（４３ｓ）及び（４３ｄ
）を含んで全面的に５ｉＯ１等を例えばＣＶ［ｌによっ
て所要の厚さに被着する。
第２図Ｃに示すように異方性エツチング例えば反応性イ
オンエツチングＲＩＨによってＳ ｉ Ｏｔ ８％ 縁
層（２７）をその表面からエツチングしていき、半導体
層（２３ｓ）及び（２３ｄ）の側壁面（４３ｇ）及び（
４３ｄ）への被着部を所要の幅をもって残してサイドウ
オール（２８ｇ）及び（２８ｄ）を形成し、他部を除去
することによって窓（４４）を穿設して低不純物濃度半
導体層（２２）の中央の一部を外部に臨ましめる。
オンエツチングＲＩＨによってＳ ｉ Ｏｔ ８％ 縁
層（２７）をその表面からエツチングしていき、半導体
層（２３ｓ）及び（２３ｄ）の側壁面（４３ｇ）及び（
４３ｄ）への被着部を所要の幅をもって残してサイドウ
オール（２８ｇ）及び（２８ｄ）を形成し、他部を除去
することによって窓（４４）を穿設して低不純物濃度半
導体層（２２）の中央の一部を外部に臨ましめる。
そして第２図りに示すように、このサイドウオール（２
８ｓ）及び（２８ｄ）の内側の低不純物濃度半導体Ｎ
（２２）の表面露出部を例えば熱酸化して３４０ｇゲー
ト絶縁膜（２５）を被着形成し、その前または後にｐ型
の不純物をイオン注入によって低不純物濃度半導体１１
（２２）に−比しては高い不純物濃度をもって導入し
て低濃度第２導電型この例ではｐ型の半導体領域（２６
）を選択的に形成する。
８ｓ）及び（２８ｄ）の内側の低不純物濃度半導体Ｎ
（２２）の表面露出部を例えば熱酸化して３４０ｇゲー
ト絶縁膜（２５）を被着形成し、その前または後にｐ型
の不純物をイオン注入によって低不純物濃度半導体１１
（２２）に−比しては高い不純物濃度をもって導入し
て低濃度第２導電型この例ではｐ型の半導体領域（２６
）を選択的に形成する。
次に第２図Ｅに示すように全面的に低比抵抗すなわち不
純物が高濃度にドープされた多結晶シリコン層（４５）
をＣＶＤ法等によって形成する。
純物が高濃度にドープされた多結晶シリコン層（４５）
をＣＶＤ法等によって形成する。
次に第２図Ｆに示すようにＲＩＥエツチング等によって
半導体層（２３ｓ）及び（２３ｄ）上の図示の例ではこ
れの上にゲート絶縁膜（２５）の形成と同時に形成され
た絶縁膜（４６）上を含んでほぼ一平面を形成する位置
までエツチングする。
半導体層（２３ｓ）及び（２３ｄ）上の図示の例ではこ
れの上にゲート絶縁膜（２５）の形成と同時に形成され
た絶縁膜（４６）上を含んでほぼ一平面を形成する位置
までエツチングする。
その後、第１図に示すように、各半導体Ｎ（２３ｓ）及
び（２３ｄ）上に絶縁ｗｉ（４５）に対して電極窓あけ
を行ってソース及びドレイン各電極（３１ｓ）及び（３
１ｄ）と、図示しないがゲート電極（２４）に対する配
線の形成を行う。
び（２３ｄ）上に絶縁ｗｉ（４５）に対して電極窓あけ
を行ってソース及びドレイン各電極（３１ｓ）及び（３
１ｄ）と、図示しないがゲート電極（２４）に対する配
線の形成を行う。
尚、各部の導電型は、図示とは逆の導電型に選定するこ
ともできる。
ともできる。
上述したように本発明によれば、ソース及びドレイン各
領域（２９ｓ）及び（２９ｄ）を半導体層（２３ｓ）及
び（２３ｄ）からの不純物のオートドープによって形成
するようにしたので、これを充分薄い０．１μｍ程度に
することができ、上述したパンチスルー電流の発生を回
避でき、これによってこのパンチスルー電流を阻止する
ための深いイオン注入等による埋込み領域の形成を回避
するか、あるいは殆んど施さないようにすることができ
るのでサブスレソショールト電流の発生を回避できる。
領域（２９ｓ）及び（２９ｄ）を半導体層（２３ｓ）及
び（２３ｄ）からの不純物のオートドープによって形成
するようにしたので、これを充分薄い０．１μｍ程度に
することができ、上述したパンチスルー電流の発生を回
避でき、これによってこのパンチスルー電流を阻止する
ための深いイオン注入等による埋込み領域の形成を回避
するか、あるいは殆んど施さないようにすることができ
るのでサブスレソショールト電流の発生を回避できる。
また、ソース領域及びドレイン領域（２９ｓ）及び（２
９ｄ）はこれらを浅く形成するものであるが、これの上
に形成する半導体層（２３ｇ）及び（２３ｄ）としては
これを例えば上述したような０．５μｍ以上の厚い例え
ば１．０μｍに選定することができるので、ソース及び
ドレインの直列抵抗を充分小とすることができ、またＧ
、の向上を図ることができる。
９ｄ）はこれらを浅く形成するものであるが、これの上
に形成する半導体層（２３ｇ）及び（２３ｄ）としては
これを例えば上述したような０．５μｍ以上の厚い例え
ば１．０μｍに選定することができるので、ソース及び
ドレインの直列抵抗を充分小とすることができ、またＧ
、の向上を図ることができる。
また、ソース及びドレイン各電極（３１ｓ）及び（３１
ｄ）の被着面とゲート電極への配線被着面とがほぼ同一
平面とすることができるのでこの段差が生ずる場合にお
ける段切れあるいはフォトリソグラフィの精度の低下等
を回避でき信頼性の高い？ｌＩＳ型半導体装置を得るこ
とができる。
ｄ）の被着面とゲート電極への配線被着面とがほぼ同一
平面とすることができるのでこの段差が生ずる場合にお
ける段切れあるいはフォトリソグラフィの精度の低下等
を回避でき信頼性の高い？ｌＩＳ型半導体装置を得るこ
とができる。
第１図は本発明による絶縁ゲート型半導体装置の略路線
的拡大断面図、第２図Ａ−Ｆはその製法の一例の各工程
の路線的断面図、第３図は従来装置の断面図、第４図は
ドレイン電流−ゲート電圧特性曲線図である。 （２１）は半導体基板、（２３ｓ）及び（２３ｄ）は第
１導電型の半導体層、（２９ｓ）及び（２９ｄ）はソー
ス及びドレイン各領域、（２２）は低不純物濃度半導体
層、（２４）はゲート電極、（２５）はゲート絶縁膜、
（２６）は第２導電型の半導体領域である。
的拡大断面図、第２図Ａ−Ｆはその製法の一例の各工程
の路線的断面図、第３図は従来装置の断面図、第４図は
ドレイン電流−ゲート電圧特性曲線図である。 （２１）は半導体基板、（２３ｓ）及び（２３ｄ）は第
１導電型の半導体層、（２９ｓ）及び（２９ｄ）はソー
ス及びドレイン各領域、（２２）は低不純物濃度半導体
層、（２４）はゲート電極、（２５）はゲート絶縁膜、
（２６）は第２導電型の半導体領域である。
Claims (1)
- 【特許請求の範囲】 １、低不純物濃度の半導体層上に、チャンネル部上で離
間する第１導電型の不純物を含有する半導体層が形成さ
れ、 該第１導電型の半導体層が含有する不純物により自己整
合的にソース領域とドレイン領域とが上記低不純物濃度
の半導体層に離間して形成され、 上記第１導電型の半導体層の離間部内にゲート電極がゲ
ート絶縁膜を介して形成され、該ゲート電極直下の上記
低不純物濃度の半導体層に該半導体層よりも高不純物濃
度の第２導電型の領域が設けられてなることを特徴とす
る絶縁ゲート型半導体装置。 ２、低不純物濃度の半導体層上にチャンネル部で離間す
る第１導電型の半導体層を形成する工程と、 該第１導電型の半導体層を覆って絶縁層を形成する工程
と、 該絶縁層を異方性エッチングし、上記第１導電型半導体
層の離間部側壁面にサイドウォールを形成する工程と、 該サイドウォールと上記第１導電型の半導体層をマスク
にして第２導電型の不純物をイオン注入して上記離間部
に対応する第２導電型の半導体領域を形成する工程と、 上記離間部にゲート絶縁膜を介してゲート電極を形成す
る工程とを有し、 上記第１導電型の半導体層下に該半導体層からの不純物
の拡散によるソース及びドレイン各領域を形成すること
を特徴とする絶縁ゲート型半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4441087A JPS63211762A (ja) | 1987-02-27 | 1987-02-27 | 絶縁ゲ−ト型半導体装置とその製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4441087A JPS63211762A (ja) | 1987-02-27 | 1987-02-27 | 絶縁ゲ−ト型半導体装置とその製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63211762A true JPS63211762A (ja) | 1988-09-02 |
Family
ID=12690740
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4441087A Pending JPS63211762A (ja) | 1987-02-27 | 1987-02-27 | 絶縁ゲ−ト型半導体装置とその製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63211762A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291972A (ja) * | 1988-09-29 | 1990-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02218165A (ja) * | 1989-02-17 | 1990-08-30 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| US6051473A (en) * | 1996-11-22 | 2000-04-18 | Advanced Micro Devices, Inc. | Fabrication of raised source-drain transistor devices |
| US6204128B1 (en) | 1998-10-26 | 2001-03-20 | Matsushita Electronics Corporation | Method for fabricating semiconductor device |
| US6566216B1 (en) | 1998-12-18 | 2003-05-20 | Nec Corporation | Method of manufacturing a trench transistor |
-
1987
- 1987-02-27 JP JP4441087A patent/JPS63211762A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0291972A (ja) * | 1988-09-29 | 1990-03-30 | Toshiba Corp | 半導体装置の製造方法 |
| JPH02218165A (ja) * | 1989-02-17 | 1990-08-30 | Fujitsu Ltd | 電界効果型半導体装置の製造方法 |
| US6051473A (en) * | 1996-11-22 | 2000-04-18 | Advanced Micro Devices, Inc. | Fabrication of raised source-drain transistor devices |
| US6204128B1 (en) | 1998-10-26 | 2001-03-20 | Matsushita Electronics Corporation | Method for fabricating semiconductor device |
| US6566216B1 (en) | 1998-12-18 | 2003-05-20 | Nec Corporation | Method of manufacturing a trench transistor |
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