KR100287872B1 - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로, 짧은 채널을 갖는 MOS트랜지스터의 제조에 관한 것이다.
본 발명은 제1도전형 반도체기판(1)상에 절연막(13)을 형성하는 공정과, 상기 절연막(13)을 선택적으로 식각하여 게이트전극이 형성될 영역(14)의 기판부위를 노출시키는 공정, 상기 절연막(13) 및 노출된 기판 전면에 식각방지층(15)을 형성하는 공정, 상기 식각방지층을 에치백하여 상기 절연막(13)의 노출된 측면에 제1측벽(15)을 형성하는 공정, 상기 절연막(13)과 제1측벽(15) 및 노출된 기판 전면에 제2도전형의 불순물을 함유한 절연층(16)을 형성하는 공정, 상기 제2도전형의 불순물을 함유한 절연층(16)을 에치백하여 상기 제1측별(15)의 노출된 측면에 제2측벽(16)을 형성하는 공정, 열산화공정에 의해 상기 노출된 기판상에 게이트산화막(18)을 형성하는 공정, 상기 게이트산화막(18) 및 제2측벽(16) 전면에 제1도전층(19)을 형성하는 공정, 상기 도전층(19)을 에치백하여 상기 제2측벽(16)사이의 영역에만 제1도전층(19)을 남기는 공정, 상기 제1도전층(19)상에 제2도전층(20)을 선택적으로 형성하는 공정, 상기 절연막(13)을 제거하는 공정 및 제2도전형 불순물을 고농도로 이온 주입하여 고농도 소오스 및 드레인영역(21)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법을 제공한다.
Description
제1도는 종래의 MOS트랜지스터 제조방법을 도시한 공정순서도.
제2도는 본 발명의 MOS트랜지스터 제조방법을 도시한 공정순서도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체기판 2 : 필드산화막
13 : 절연막 14 : 게이트전극 형성영역
15 : 제1측벽 16 : 제2측벽
17 : 저농도 불순물영역 18 : 게이트산화막
19 : 제1도전층 20 : 제2도전층
21 : 고농도 소오스 및 드레인 영역
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 짧은 채널을 갖는 MOS트랜지스터의 제조방법에 관한 것이다.
종래의 LDD구조를 갖는 MOSFET의 제조방법을 제1도를 참조하여 설명하면 다음과 같다.
먼저, 제1(a)도에 도시된 바와 같이 nMOS를 형성한다고 할 경우, 필드산화막(2)에 의해 활성영역과 소자분리영역으로 구분된 P형 반도체기판(1)상에 산화공정을 통해 게이트산화막(3)을 형성한다.
이어서 제1(b)도에 도시된 바와 같이 상기 게이트산화막(3) 상에 게이트전극 형성용 도전층으로서 폴리실리콘층(4)을 형성하고 이위에 게이트 캡산화막(5)을 형성한다. 다음에 상기 게이트 캡산화막(5) 및 폴리실리콘층(4)을 게이트전극 패턴으로 패터닝한 후, 저농도 영역 형성을 위해 n형 불순물을 저농도(∼E13/㎠)로 이온주입(7)하여 제1(c)도에 도시한 바와 같이 저농도 영역(8)을 형성한다.
이어서 기판 저면에 화학기상증착법에 의해 산화막을 형성한 다음 이를 에치백(Etchback)하여 게이트전극 측면에 측벽산화막(9)을 형성한다. 이어서 고농도 소오스 및 드에인영역 형성을 위해 n형 불순물 고농도(~E15/㎠)로 이온주입(10)하여 제1(d)도에 도시된 바와 같이 고농도 소오스 및 드레인영역(11)을 형성한다.
상기 LDD구조의 MOSFET에 있어서는 게이트 채널길이(제1(d)도 참조부호12)가 게이트전극 형성을 위한 마스크크기와 거의 같게 되기 때문에 고속을 요구하는 고집적 소자에서는 사진시각공정상의 한계가 따르게 된다. 즉, 서브하프 마이크론(Sub-half micron)의 게이트 채널길이를 갖는 MOS트랜지스터의 제조가 어렵다.
본 발명은 상술한 문제를 해결하기 위한 것으로, 고속을 요구하는 짧은 채널을 갖는 MOS트랜지스터의 제조에 적당하도록 한 MOS트랜지스터 제조방법을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위한 반도체소자 제조방법은 제1도전형 반도체기판(1)상에 절연막(13)을 형성하는 공정과, 상기 절연막(13)을 선택적으로 식각하여 게이트전극이 형성될 영역(14)의 기판부위를 노출시키는 공정, 상기 절연막(13) 및 노출된 기판 전면에 식각방지층(15)을 형성하는 공정, 상기 식각방지층을 에치백하여 상기 절연막(13)의 노출된 측면에 제1측벽(15)을 형성하는 공정, 상기 절연막(13)과 제1측벽(15) 및 노출된 기판 전면에 제2도 전형의 불순물을 함유한 절연층(16)을 형성하는 공정, 상기 제2도형의 불순물을 함유한 절연층(16)을 에치백하여 상기 제1측벽(15)의 노출된 측면에 제2측벽(16)을 형성하는 공정, 열산화공정에 의해 상기 노출된 기판상에 게이트산화막(18)을 형성하는 공정, 상기 게이트산화막(18) 및 제2측벽(16) 전면에 제1도전층(19)을 형성하는 공정, 상기 도전층(19)을 에치백하여 상기 제2측벽(16)사이의 영역에만 제1도전층(19)을 남기는 공정, 상기 제1도전층(19)상에 제2도전층(20)을 선택적으로 형성하는 공정, 상기 절연막(13)을 제거하는 공정, 및 제2도전형 불순물을 고농도로 이온주입하여 고농도 소오스 및 드레인영역(21)을 형성하는 공정으로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
제2도에 본 발명의 MOS 트랜지스터 제조방법을 공정순서에 따라 도시하였다.
먼저, 제2(a)도에 도시된 바와 같이 P형 반도체기판(1)상의 소정 영역에 필드 산화막(2)을 형성하여 트랜지스터가 형성될 활성영역을 정의한 후, 기판 전면에 절연막으로서, 예컨데 CVD(Chemical Vapor Deposition)산화막(13)을 약 2000∼4000Å두께로 형성한다.
이어서, 제2(b)도에 도시된 바와 같이 상기 CVD산화막(13)을 사진식각공정에 의해 선택적으로 식각하여 게이트전극이 형성될 영역(14)의 기판부위를 노출시킨다. 이어서 상기 CVD산화막(13) 및 노출된 기판 전면에 식각방지층으로서, 예컨대 질화막(15)을 증착한 다음 에치백공정을 행하여 상기 CVD산화막(13)의 측면에 제1측벽으로서 질화막측벽(15)을 형성한 후, 상기 CVD 산화막(13)과 질화막측벽(15) 및 노출된 기판 전면에 n형 불순물을 함유한 절연층으로서, 예컨데, PSG(Phospho-silicate Glass) 막(16)을 형성하고 이를 에치백하여 상기 질화막측벽(15)의 측면에 제2측벽으로서 PSG막 측벽(16)을 형성한다. 이 PSG막 측벽(16)은 저농도 불순물영역 형성을 위한 도핑소오스가 됨과 동시에 후속공정에서 형성되는 게이트 전극에 대한 절연층의 역할을 하게 된다. 이어서 일산화공정에 의해 상기 노출된 기판상에 게이트 산화막(18)을 형성하게 되는데 이때 상기 PSG막(16)으로부터 n형 물순물인 인(P)이 기판으로 확산되어 PSG막 측벽(16) 하부의 기판영역에 저농도 불순물영역(17)이 형성되게 된다.
다음에 제2(c)도에 도시된 바와 같이 상기 게이트산화막(18) 및 PSG 막 측벽(16) 전면에 제1도전층으로서, 예컨대 폴리실리콘(19)을 증착한 후, 이를 에치백하여 상기 PSG막 측벽(16)사이의 영역에만 폴리실리콘이 나도록 한 다음 제2도전층으로서, 예컨대 살리사이드(Salicide; Self-align silTcide) 형성방법을 이용하여 상기 폴리실리콘층(19)상에 살리사이드층(20)을 형성하여 상기 폴리실리콘층(19)과 상기 살리사이드층(20)으로 이루어진 게이트전극을 형성한다. 상기 살리사이드층(22)은 그 특성에 따라 절연막인 CVD산화막(13)상에는 형성되지 않고 도전물질인 폴리실리콘층(19)상에만 셀프얼라인되어 형성되게 된다. 이어서 습식식각에 의해 상기 CVD산화막(13)제거후, n형 불순물을 약 E15/㎠의 고농도로 이온주입하여 제4(d)도에 도시된 바와같이 고농도 소오스 및 드레인영역(21)을 형성한다. 이때, 상기 살리사이드층(20) 및 질화막측벽(15)은 상기 CVD산화막의 습식식각시에 상기 PSG막 측벽(16)이 제거되는 것을 방지하는 역할을 한다.
제2(d)도에 도시한 바와 같이 본 발명의 MOS 트랜지스터의 채널길이(22)는 마스크상의 게이트전극의 폭(23)보다 PSG막 측벽(16) 폭의 2배만큼 작게 형성되게 된다.
상기 실시예에서는 NMOS 트랜지스터의 경우를 설명하였으나, 본 발명을 PMOS 트랜지스터의 제조에 적용하는 것도 가능함은 물론이다.
PMOS트랜지스터의 경우는 n형 반도체기판을 이용하며, 저농도 불순물영역 형성을 위한 도핑소오스로서 PSG 대신 BSG(Boro-silicate Glass)를 이용한다.
그리고 고농도 소오스 및 드레인영역 형성시 p형 불순물을 약 E15/㎠정도의 고농도로 이온주입을 행한다. 이외의 다른 공정은 상술한 NMOS제조공정과 동일하다.
이상 상술한 바와 같이 본 발명에 의하면, 짧은 채널을 갖는 MOS트랜지스터를 용이하게 제조할 수 있다.
따라서 짧은 채널을 필요로 하는 고속 동작이 요구되는 반도체소자 및 고집적 반도체소자의 구현이 용이해진다.
Claims (6)
- 제1도전형 반도체기판(1)상에 절연막(13)을 형성하는 공정과, 상기 절연막(13)을 선택적으로 식각하여 게이트전극이 형성될 영역(14)의 기판부위를 노출시키는 공정, 상기 절연막(13) 및 노출된 기판 전면에 식각방지층(15)을 형성하는 공정, 상기 식각방지층을 에치백하여 상기 절연막(13)의 노출된 측면에 제1측벽(15)을 형성하는 공정, 상기 절연막(13)과 제1측벽(15) 및 노출된 기판 전면에 제2도전형의 불순물을 함유한 절연층(16)을 형성하는 공정, 상기 제2도전형의 불순물을 함유한 절연층(16)을 에치백하여 상기 제1측벽(15)의 노출된 측면에 제2측벽(16)을 형성하는 공정, 열산화공정에 의해 상기 노출된 기판상에 게이트산화막(18)을 형성하는 공정, 상기 게이트산화막(18) 및 제2측벽(16) 전면에 제1도전층(19)을 형성하는 공정, 상기 도전층(19)을 에치백하여 상기 제2측벽(16)사이의 영역에만 제1도전층(19)을 남기는 공정, 상기 제1도전층(19)상에 제2도전층(20)을 선택적으로 형성하는 공정, 상기 절연막(13)을 제거하는 공정, 및 제2도전형 불순물을 고농도로 이온주입하여 고농도 소오스 및 드레인영역(21)을 형성하는 공정으로 이루어지는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 절연막(13)은 CVD산화막을 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 식각방지층(15)은 질화막으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 제2도전형의 불순물을 함유한 절연층(16)은 PSG막 또는 BSG막으로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 게이트산화막(18) 형성을 위한 열산화공정시 상기 제2도전형의 불순물을 함유한 절연층으로 이루어진 제2측벽(16)으로부터 제2도전형의 불순물이 기판으로 확산되어 제2측벽(16)의 하부에 저농도 불순물영역(17)이 형성되는 것을 특징으로 하는 반도체소자 제조방법.
- 제1항에 있어서, 상기 제2도전층(20)은 살리사이드로 형성하는 것을 특징으로 하는 반도체소자 제조방법.
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