KR100497221B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 기판의 액티브 영역에 게이트 절연막을 형성하고, 상기 게인트 절연막 상에 다결정 실리콘층을 증착하고, 상기 다결정 실리콘층을 게이트 전극의 패턴을 위한 제 1 다결정 실리콘층의 패턴과 엘리베이티드 소오스/드레인의 패턴을 위한 제 2 다결정 실리콘층의 패턴으로 각각 형성시키고, 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴 사이의 LDD 형성 영역에 LDD를 위한 불순물을 저농도로 이온주입시키고, 상기 제 1 다결정 실리콘층의 패턴 양측벽에 스페이서를 형성시키고, 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴에 소오스/드레인을 위한 불순물을 고농도로 이온주입시키고, 열처리 공정을 이용하여 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴에 이온주입된 불순물을 상기 반도체 기판으로 확산시킴으로써 상기 소오스/드레인의 접합을 형성시킨다.
따라서, 본 발명은 자기 정합 에피택셜 실리콘층의 성장을 위한 고온 공정을 사용하지 않으므로 패시트의 형성 없이 엘리베이티드 소오스/드레인 구조를 갖는 모스트랜지스터를 형성할 수 있다. 그 결과, 본 발명은 균일한 얕은 소오스/드레인의 접합 구현에 의한 숏 채널 효과를 양호하게 억제할 수 있다. 또한, 드레인 영역에서 발생된 전장이 소오스 영역으로까지 악영향을 주는 현상을 방지하여 핫 캐리어 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는, 에피택셜(Epitaxial) 실리콘층의 성장을 위한 고온 공정을 이용하지 않으면서도 엘리베이티드 소오스/드레인 구조를 갖는 모스트랜지스터의 특성을 향상시키도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화, 소형화, 고속화에 따라 숏 채널 효과(Short Channel Effect)와 핫 캐리어(Hot Carrier) 특성을 모두 만족스럽게 최적화시킬 수 있는 모스트랜지스터가 더욱 요구된다. 이에 따라, 현재의 통상적인 엘디디(LDD: Lightly Doped Drain) 구조를 갖는 모스트랜지스터에 비하여 솟 채널 효과와 핫 캐리어 특성을 향상시키기 위하여 자기 정합(Self-aligned) 에피택셜 실리콘을 이용한 엘리베이티드 소오스/드레인 기술이 반도체 소자의 제조 공정에 적용되어왔다.
종래의 반도체 소자의 제조 방법은 도 1에 도시된 바와 같이, P형 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 샐로우 트렌치 아이솔레이션 공정에 의해 아이솔레이션층(11)을 형성시키고, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 형성시키고, 상기 게이트 절연막(13)의 게이트 형성 영역 상에 도전성 재질의 게이트 전극(15)의 패턴을 형성시키고, 상기 반도체 기판(10)의 LDD 형성 영역에 N형 LDD 영역(17)을 형성시키고, 상기 게이트 전극(15)의 패턴 양측벽에 절연막 재질의 스페이서(19)를 형성시키고, 상기 게이트 전극(15)의 패턴과 상기 반도체 기판(10)의 소오스/드레인 형성 영역 상에 에피택셜 실리콘층(21)을 성장시키고, 상기 에피택셜 실리콘층(21)에 N형 불순물을 고농도로 이온주입시킨 후 열처리시킴으로써 엘리베이티드 소오스/드레인 영역(S/D)을 형성시킨다.
그러나, 이러한 종래의 반도체 소자의 제조 방법에서는 상기 에피택셜 실리콘층(21)의 성장을 위한 고온 공정이 필요하다. 또한, 상기 에피택셜 실리콘층(21)은 상기 반도체 기판(10)의 소오스/드레인 형성 영역보다도 상기 스페이서(19)의 인접 영역에서 성장 속도가 느리기 때문에 상기 에피택셜 실리콘층(21)의 에지부분에서 패시트(Facet)(22)가 유발된다. 이로써, 엘리베이티드 소오스/드레인(S/D)의 접합이 B 영역에서 주머니 형상으로 이루어진다.
그 결과, 엘리베이티드 소오스/드레인 구조를 갖는 모스트랜지스터의 장점인 균일한 얕은 소오스/드레인 접합 구현에 의한 숏 채널 효과의 억제가 불량해진다. 또한, 드레인 영역에서 발생된 전장이 소오스 영역으로까지 악영향을 주는 DBIL(Drain Induced Barrier Lowering) 현상이 유발되므로 핫 캐리어 특성이 악화된다.
따라서, 본 발명의 목적은 에피택셜 실리콘층의 성장 공정을 생략하면서도 엘리베이티드 소오스/드레인 구조를 갖는 모스트랜지스터를 형성하는데 있다.
본 발명의 다른 목적은 엘리베이티드 소오스/드레인 구조를 갖는 모스트랜지스터의 전기적인 특성을 향상시키는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 액티브 영역의 일부분 상에 게이트 절연막의 패턴을 형성시키는 단계; 상기 게이트 절연막의 패턴을 포함한 상기 반도체 기판의 전역 상에 다결정 실리콘층을 증착시키는 단계; 상기 게이트 절연막의 패턴 상에 게이트 전극의 패턴을 위한 제 1 다결정 실리콘층의 패턴을 형성시킴과 아울러 상기 제 1 다결정 실리콘층의 패턴으로부터 LDD 형성 영역만큼 이격하며 상기 반도체 기판의 액티브 영역에 제 2 다결정 실리콘층의 패턴을 형성시키는 단계; 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴을 마스크층으로 이용하여 상기 LDD 형성 영역의 반도체 기판에 LDD를 위한 불순물을 저농도로 이온주입시키는 단계;
상기 LDD 형성 영역의 반도체 기판 상에 위치하며 상기 제 1 다결정 실리콘층의 패턴의 양측벽에 절연 재질의 스페이서를 형성시키는 단계; 및 상기 이온주입된 LDD를 위한 불순물과, 상기 제 2 다결정 실리콘층의 패턴에 도핑된 불순물을 열처리 공정에 의해 확산시킴으로서 상기 반도체 기판 내에 LDD 영역의 접합과 소오스/드레인의 접합을 형성시키는 단계를 포함하는 것을 특징으로 한다.
바람직하게는, 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴을 형성시키는 단계는
상기 게이트 절연막의 패턴 상에 위치하도록 상기 다결정 실리콘층 상에 게이트 전극의 패턴을 위한 감광막의 패턴을 형성시킨 후 상기 감광막의 패턴 외측의 다결정 실리콘층을 소정의 두께만큼 식각시키는 단계; 및 상기 LDD 형성 영역의 다결정 실리콘층을 식각시킴으로써 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴으로 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 다결정 실리콘층을 소정의 두께를 조절함으로써 상기 소오스/드레인의 접합 깊이를 조절할 수 있다.
바람직하게는, 상기 다결정 실리콘층을 증착시키는 단계에서 상기 다결정 실리콘층을 도핑시킬 수가 있다.
바람직하게는, 상기 스페이서의 형성 후에 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴을 이온주입에 의해 도핑시킬 수가 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.
도 2a를 참조하면, 먼저, 제 1 도전형 반도체 기판(10)을 준비한다. 여기서, 상기 제 1 도전형을 N형으로, 상기 제 1 도전형에 반대되는 도전형인 제 2 도전형을 P형으로 정하거나 이와 반대로 상기 제 1 도전형을 P형으로, 상기 제 2 도전형을 N형으로 정할 수 있으나, 설명의 편의상 상기 제 1 도전형을 P형으로, 상기 제 2 도전형을 N형으로 정하여 본 발명을 설명하기로 한다.
그런 다음, 상기 반도체 기판(10)의 액티브 영역을 정의하기 위해 상기 반도체 기판(10)의 필드 영역에 아이솔레이션층(11)을 형성시킨다. 이때, 상기 아이솔레이션층(11)은 예를 들어 샐로우 트렌치 아이솔레이션(Shallow Trench Isolation: STI) 공정에 의해 형성시킬 수가 있다. 물론, 상기 샐로우 트렌치 아이솔레이션 공정 대신에 로코스(LOCOS: Local Oxidation Of Silicon) 공정 등을 사용하는 것도 가능하다.
이어서, 도면에 도시하지 않았으나, 상기 반도체 기판(10)의 액티브 영역에 문턱전압 조절용 이온주입 공정, 펀치스루(Punch Through) 방지용 이온주입 공정, 채널 스톱(Channel Stop)용 이온주입 공정, 웰 형성용 이온주입 공정 등과 같은 공지된 이온주입 공정을 진행할 수 있다.
이후, 상기 반도체 기판(10)의 액티브 영역 상에 게이트 절연막(13)을 형성시킨다. 이때, 상기 게이트 절연막(13)은 산화막, 질화막 또는 산화질화막과 같은 절연막의 단일층으로 구성하거나, 상기 산화막과 질화막 및 산화질화막 중 2 이상을 선택하여 적층한 다층으로 구성하여도 좋다. 바람직하게는, 상기 게이트 절연막(13)을 열 산화 공정에 의한 산화막으로 형성할 수 있다.
도 2b를 참조하면, 상기 게이트 절연막(13)이 형성된 상태에서 상기 액티브 영역의 게이트 전극 형성 영역의 게이트 절연막(13) 상에 게이트 절연막(13)의 패턴을 위한 감광막(PR1)의 패턴을 형성시킨다. 이후, 상기 감광막(PR1)의 패턴을 식각 마스크층으로 이용하여 상기 게이트 절연막(13)을 식각시킨다. 이때, 상기 반도체 기판(10)의 게이트 전극 형성 영역 상에만 상기 게이트 절연막(13)의 패턴이 형성되고, 상기 반도체 기판(10)의 액티브 영역의 나머지 영역의 표면이 노출된다.
도 2c를 참조하면, 상기 게이트 절연막(13)의 패턴이 형성된 상태에서 도 2b의 감광막(PR1)의 패턴을 제거시킨다. 이후, 화학 기상 증착(Chemical Vapor Deposition: CVD) 공정, 예를 들어 저압 화학 기상 증착 공정을 이용하여 상기 게이트 절연막(13)의 패턴과 상기 노출된 액티브 영역을 포함한 상기 반도체 기판(10)의 전역 상에 도전층, 예를 들어 다결정 실리콘층(17)을 게이트 전극을 위한 두께(T1)로 증착시킨다. 이어서, 상기 게이트 전극 형성 영역의 다결정 실리콘층(17) 상에 도 2d의 게이트 전극(171)의 패턴을 위한 감광막(PR2)의 패턴을 형성시킨다.
그 다음에, 상기 감광막(PR2)의 패턴을 식각 마스크층으로 이용하여 상기 다결정 실리콘층(17)을 일부 두께(T2)만큼 식각시킨다. 이때, 상기 게이트 전극 형성 영역 외측의 다결정 실리콘층(17)이 두께(T3)를 갖는다. 상기 두께(T3)는 도 2g의 후속 이온주입 공정에 의한 소오스/드레인 영역의 이온주입 깊이를 고려하여 조절하는 것이 바람직하다.
도 2d를 참조하면, 상기 게이트 전극 형성 영역 외측의 다결정 실리콘층(17)이 두께(T3)를 갖는 상태에서 도 2c의 감광막(PR2)의 패턴을 제거시킨다.
그런 다음, 상기 다결정 실리콘층(17) 상에 LDD 형성 영역의 반도체 기판을 노출시키기 위한 감광막(PR3)의 패턴을 형성시킨다. 이후, 상기 감광막(PR3)의 패턴을 식각 마스크층으로 이용하여 상기 LDD 형성 영역의 다결정 실리콘층(17)을 식각시킴으로써 상기 LDD 형성 영역의 반도체 기판(10)의 표면이 노출된다.
따라서, 상기 게이트 절연막(13) 상에 게이트 전극의 패턴에 해당하는 제 1 다결정 실리콘층(171)의 패턴이 형성되고 또한, 상기 제 1 다결정 실리콘층(171)의 패턴으로부터 상기 LDD 형성 영역만큼 이격하며 상기 반도체 기판(10)의 액티브 영역 상에 엘리베이티드 소오스/드레인을 위한 제 2 다결정 실리콘층(173/175)의 패턴이 형성된다.
따라서, 본 발명은 상기 제 2 다결정 실리콘층(173/175)의 패턴을 화학 기상 증착 공정에 의해 증착시키므로 종래와 달리 자기 정합 에피택셜 실리콘층의 성장을 위한 고온 공정을 진행하지 않고도 엘리베이티드 소오스/드레인을 형성 가능하게 해준다. 또한, 본 발명은 상기 제 2 다결정 실리콘층(173/175)의 패턴을 사진식각 공정에 의해 패터닝시키므로 종래와 달리 엘리베이티드 소오스/드레인에 패시트가 형성되는 것을 예방할 수 있다. 이는 엘리베이티드 소오스/드레인 구조를 갖는 모스트랜지스터의 장점인 균일한 얕은 소오스/드레인 접합 구현에 의한 숏 채널 효과의 억제를 강화시키고, 아울러 드레인 영역에서 발생된 전장이 소오스 영역으로까지 악영향을 주는 DBIL(Drain Induced Barrier Lowering) 현상을 방지하여 핫 캐리어 특성을 향상시킨다.
도 2e를 참조하면, 상기 LDD 형성 영역의 반도체 기판(10)이 노출된 상태에서 도 2d의 감광막(PR3)의 패턴을 제거시킨다. 이후, 상기 제 1 다결정 실리콘층(171)의 패턴과 상기 제 2 다결정 실리콘층(173/175)의 패턴을 마스크층으로 이용하여 상기 LDD 형성 영역의 반도체 기판(10)에 이온주입 공정에 의해 LDD를 위한 N형 불순물, 예를 들어 인(phosphorous)을 저농도로 이온주입시킨다. 물론, 상기 감광막(PR3)의 패턴이 존재하는 상태에서 상기 LDD를 위한 이온주입 공정을 진행하는 것도 가능하다.
도 2f를 참조하면, 상기 LDD를 위한 이온주입 공정이 진행된 상태에서 상기 LDD 형성 영역의 반도체 기판(10), 제 1 다결정 실리콘층(171)의 패턴, 제 2 다결정 실리콘층(173/175)의 패턴을 포함한 반도체 기판(10)의 전역 상에 절연 재질의 스페이서(23)를 위한 막을 증착시킨다.
그런 다음, 상기 막을 에치백(etch back) 공정에 의해 식각시킴으로써 상기 제 1 다결정 실리콘층(171)의 패턴과 상기 제 2 다결정 실리콘층(173/175)의 패턴의 상부면을 노출시킨다. 따라서, 상기 스페이서(23)가 상기 제 1 다결정 실리콘층(171)의 패턴과 상기 제 2 다결정 실리콘층(173/175)의 패턴 사이의 반도체 기판(10) 상에 위치하며 상기 제 1 다결정 실리콘층(171)의 양측벽에 형성된다.
도 2g를 참조하면, 상기 스페이서(23)가 형성된 상태에서 상기 제 1 다결정 실리콘층(171)의 패턴과 상기 제 2 다결정 실리콘층(173/175)의 패턴을 이온주입 공정에 의해 N형 불순물, 예를 들어 인을 고농도로 도핑시킨다. 이때, 상기 스페이서(23)는 상기 LDD 형성 영역의 반도체 기판(10)에 상기 고농도의 불순물이 이온주입되는 것을 방지하는 마스크층으로서의 역할을 담당한다.
한편, 상기 제 2 다결정 실리콘층(173/175)을 이온주입 공정에 의해 도핑시키는 대신에 도 2c의 단계에서 다결정 실리콘층(17)을 증착시키면서 도핑시킬 경우, 상기 이온주입 공정을 생략할 수가 있다.
도 2h를 참조하면, 상기 제 1 다결정 실리콘층(171)의 패턴과 상기 제 2 다결정 실리콘층(173/175)의 패턴에 상기 고농도의 불순물이 이온주입된 상태에서 열처리 공정을 이용하여 상기 제 2 다결정 실리콘층(173/175)의 패턴 내의 도핑된 불순물을 상기 반도체 기판(10)의 내부로 확산시킨다. 이에 따라, 상기 반도체 기판(10) 내에 소오스/드레인(S/D)의 접합이 형성되고 아울러 LDD 영역의 접합이 형성된다. 따라서, 반도체 소자의 게이트 전극과 엘리베이티드 소오스/드레인을 형성하기 위한 본 발명의 반도체 소자의 제조 공정이 완료된다.
따라서, 본 발명은 상기 스페이서(23)에 인접한 부분의 다결정 실리콘층(173/175)의 패턴에 패시트가 형성되어 있지 않을 뿐만 아니라 자기 정합 에피택셜 실리콘층의 형성을 위한 고온 공정이 필요하지 않으므로 균일한 얕은 소오스/드레인의 접합 구현에 의한 숏 채널 효과를 양호하게 억제할 수 있다. 또한, 드레인 영역에서 발생된 전장이 소오스 영역으로까지 악영향을 주는 DBIL(Drain Induced Barrier Lowering) 현상을 방지하여 핫 캐리어 특성을 향상시킬 수 있다.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역에 게이트 절연막을 형성하고, 상기 게인트 절연막 상에 다결정 실리콘층을 증착하고, 상기 다결정 실리콘층을 게이트 전극의 패턴을 위한 제 1 다결정 실리콘층의 패턴과 엘리베이티드 소오스/드레인의 패턴을 위한 제 2 다결정 실리콘층의 패턴으로 각각 형성시키고, 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴 사이의 LDD 형성 영역에 LDD를 위한 불순물을 저농도로 이온주입시키고, 상기 제 1 다결정 실리콘층의 패턴 양측벽에 스페이서를 형성시키고, 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴에 소오스/드레인을 위한 불순물을 고농도로 이온주입시키고, 열처리 공정을 이용하여 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴에 이온주입된 불순물을 상기 반도체 기판으로 확산시킴으로써 상기 소오스/드레인의 접합을 형성시킨다.
따라서, 본 발명은 자기 정합 에피택셜 실리콘층의 성장을 위한 고온 공정을 사용하지 않으므로 패시트의 형성 없이 엘리베이티드 소오스/드레인 구조를 갖는 모스트랜지스터를 형성할 수 있다. 그 결과, 본 발명은 균일한 얕은 소오스/드레인의 접합 구현에 의한 숏 채널 효과를 양호하게 억제할 수 있다. 또한, 드레인 영역에서 발생된 전장이 소오스 영역으로까지 악영향을 주는 현상을 방지하여 핫 캐리어 특성을 향상시킬 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래 기술에 의한 엘리베이티드(Elevated) 소오스/드레인을 갖는 모스트랜지스터를 나타낸 단면 구조도.
도 2a 내지 도 2h는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
Claims (5)
- 반도체 기판의 액티브 영역의 일부분 상에 게이트 절연막의 패턴을 형성시키는 단계;상기 게이트 절연막의 패턴을 포함한 상기 반도체 기판의 전역 상에 다결정 실리콘층을 증착시키는 단계;상기 게이트 절연막의 패턴 상에 게이트 전극의 패턴을 위한 제 1 다결정 실리콘층의 패턴을 형성시킴과 아울러 상기 제 1 다결정 실리콘층의 패턴으로부터 LDD 형성 영역만큼 이격하며 상기 반도체 기판의 액티브 영역에 제 2 다결정 실리콘층의 패턴을 형성시키는 단계;상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴을 마스크층으로 이용하여 상기 LDD 형성 영역의 반도체 기판에 LDD를 위한 불순물을 저농도로 이온주입시키는 단계;상기 LDD 형성 영역의 반도체 기판 상에 위치하며 상기 제 1 다결정 실리콘층의 패턴의 양측벽에 절연 재질의 스페이서를 형성시키는 단계; 및상기 이온주입된 LDD를 위한 불순물과, 상기 제 2 다결정 실리콘층의 패턴에 도핑된 불순물을 열처리 공정에 의해 확산시킴으로서 상기 반도체 기판 내에 LDD 영역의 접합과 소오스/드레인의 접합을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴을 형성시키는 단계는상기 게이트 절연막의 패턴 상에 위치하도록 상기 다결정 실리콘층 상에 게이트 전극의 패턴을 위한 감광막의 패턴을 형성시킨 후 상기 감광막의 패턴 외측의 다결정 실리콘층을 소정의 두께만큼 식각시키는 단계; 및상기 LDD 형성 영역의 다결정 실리콘층을 식각시킴으로써 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴으로 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 다결정 실리콘층을 소정의 두께를 조절함으로써 상기 소오스/드레인의 접합 깊이를 조절하는 것을 특징으로 하는 반도체 소자의 제 조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 다결정 실리콘층을 증착시키는 단계에서 상기 다결정 실리콘층을 도핑시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항 또는 제 2 항에 있어서, 상기 스페이서의 형성 후에 상기 제 1 다결정 실리콘층의 패턴과 상기 제 2 다결정 실리콘층의 패턴을 이온주입에 의해 도핑시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
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