KR940002758B1 - 반도체장치 및 그 제조방법 - Google Patents

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법

제1a도-c도는 종래의 제조공정도.

제2a도-e도는 본 발명에 따른 제조공정도이다.

* 도면의 주요부분에 대한 부호의 설명

11 : 반도체 기판 12 : 초기산화막

13 : 질화막 14 : 산화막

15 : 포토레지스트 16 : 게이트 산화막

17 : 폴리신리콘 17a : 게이트

본 발명은 반도체 장치에 관한 것으로, 특히 쇼트채널효과(short channel effect) 및 핫 캐리어 효과(het carrier eflect)를 개선한 LDD(Lightly Doped Drain)구조를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.

종래에는 제1a도-c도에 도시한 바와 같이 우선 질화막(2)을 이용한 LOCOS(Local Oxidation of Silicon)공정으로 P형 기판(1)상에 소자격리를 위한 필드산화막(3)을 성장시킨 후(제1a도), 질화막(2)을 제거하고 액티브 영역상에 소정부분에 게이트 산화막(4), 게이트(5)를 형성하고 노출된 P형 기판(1)에 n^-형 불순물을 이온주입한 후(제1b도), 게이트(5)의 측면에 산화막으로부터 측벽(6)을 형성하고 n⁺형 불순물을 이온주입하여 LDD구조의 소오스 및 드레인을 갖는 모스트랜지스터를 제조하였다.

그러나 이와 같은 종래의 모스트랜지스터에 있어서는 소오스 및 드레인 영역의 불순물확산시 소오스 및 드레인이 정션깊이(Juntion depth)에 상응한 만큼 측면확산(lateral diffusion)이 일어나므로 소오스와 드레인간의 채널 길이가 짧아져서 문턱전압(thresheld voltage) 보다 낮은 전압에서도 트랜지스터가 턴온(turn-on)되는 현상인 쇼트채널 효과가 증대되는 문제점이 있었으며, 또한 게이트와 드레인영역이 만나는 게이트 모서리 부분에 전계가 집중되므로 게이트에 트랩되어 항복전압이 감소하는 핫 캐리어 효과를 방지하기 위해서 LDD 구조를 형성하였으나, 종래의 LDD 구조는 수평구조로 형성되므로 핫 캐리어 효과를 충분히 방지하지 못하여 트랜지스터의 성능이 저하되는 문제점이 있었다.

본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 본 발명의 목적은 액티브영역상의 게이트 영역에 형성한 필드산화막을 이용하여 소오스 및 드레인 영역의 LDD구조를 개선한 반도체 장치를 제공하는 것이다. 본 발명의 다른 목적은 상술한 반도체 장치를 제조하는 방법을 제공하는 것이다.

이한, 본 발명을 첨부도면에 의하여 상세히 설명한다.

제2a도-e도는 본 발명에 따른 제조공정도로서, 우선 제2a도에 도시한 바와 같이 반도체 기판(11)상에 초기산화막(12), 질화막(13)을 차례로 도포하고 액티브 영역중 게이트 형성영역과 필드영역의 질화막(13)을 선택적으로 제거한 후 산화성 분위기에서 열처리하여 두껍게 열산화막(14)을 성장시킨다.

그 다음 제2b도와 같이 포토레이스트(15)를 이용하여 액티브 영역의 게이트 형성부분 열산화막(14)을 버드비크(Bird's Beak) 부분만 남기고 제한해서 식각하여 반도체 기판(11)을 노출시킨다.

그 후, 제2c도에 도시한 바와 같이 포토레지스트(15)르 제거하고 노출된 반도체 기판(1)에 게이트 산화막(16)을 성장시킨 후 전면에 폴리실리콘(17)을 도포한다.

그 다음, 제2d도와 같이 폴리실리콘(17)을 에치백(Etch Back)하여 게이트 산화막(16)에 성장된 게이트 형성부분에만 폴리실리콘(17)을 남겨 게이트(17a)를 형성하고 남아 있는 질화막(13)을 제거한 후, 게이트(17a)와 남아 있는 열산화막(14)을 마스크로 이용하여 소정의 고농도 불순물, 예를들어 n⁺형 불순물을 이온주입한다.

그 다음, 제2e도에 도시한 바와 같이 게이트(17a)의 측면과 n⁺불순물층상의 산화막(12)(14)을 제거하고 게이트(17a)를 마스크로 이용하여 노출된 기판에 소정의 저농도 불순물, 예를들어 n^-형 불순물을 이온주입하면 본 발명에 따른 LDD 구조를 갖는 반도체 장치를 제조할 수 있게 된다.

즉, 필드영역과 액티브영역의 게이트 형성부분에 열산화막을 두껍게 성장시키고 게이트 형성부분의 열산화막을 버드비크 부분만 남도록 식각하여 식각된 부분에 게이트를 형성하며, 남아 있는 열산화막과 게이트를 마스크로 하여 n⁺형 불순물영역을 형성하고, 남아 있는 게이트 형성부분의 열산화막 버드비크 부분을 제거하고 그 부분에 n^-형 불순물 주입으로 소오스 및 드레인 영역을 형성시켜 LDD 구조를 얻을 수 있게 된다.

이상에서 설명한 바와 같이, 본 발명의 반도체 장치에 있어서는 게이트전극의 소오스 및 드레인 영역보다 산화막(14)의 두께만큼 매몰되어 있어 소오스 및 드레인의 측면확산을 감소시켜 소오스 및 드레인 정션이 채널의 게이트 산화막을 기준으로 볼 때 상대적으로 얕은 정션역활을 하기 때문에 충분한 채널길이를 얻어서 쇼트채널 효과를 현저하게 줄일 수 있고, 또한 저농도 n형 불순물의 정션이 끝나는 부분, 즉 게이트전극 모서리 부분이 산화막(14)의 영향으로 완만한 곡선을 가지고 있어 전계가 집중되지 않고 고르게 분포되어 전계가 집중되는 위크 포인트(weak point)가 없어 정션 블랙다운 볼테이지(Junction break down voltage)가 증가하므로 핫 캐리어 효과를 방지 할 수 있어 소자의 특성을 향상시키는 효과가 있다.

Claims (2)

1. 액티브영역과 필드영역으로 정의된 반도체 기판(11), 반도체 기판(11)의 액티브영역에 게이트 산화막(16)으로 격리되고, 완만한 곡선으로 함몰되어 형성되는 게이트 전극(17a), 게이트전극(17a) 양측 완만한 함몰경사부분의 반도체 기판(11)에 형성되는 저농도 소오스 및 드레인 영역, 저농도 소오스 및 드레인 영역과 필드영역 사이의 액티브영역 기판표면에 형성되는 고농도 소오스 및 드레인 영역을 포함하여 구성됨을 특징으로 하는 LDD 구조의 반도체 장치.
2. 반도체 기판(11)상에서 액티브 영역상의 게이트 형성영역과 필드영역에 열산화막(14)을 성장시키는 공정과, 상기 게이트 형성영역의 열산화막(14)을 버드 비크 부분만 남기고 식각하여 반도체 기판(11)을 노출시키는 공정과, 상기 노출된 부분에 폴리실리콘으로 된 게이트(17a)를 형성하는 공정과, 상기 게이트(17a)와 남아 있는 열산화막(14)을 마스크로 하여 소오스 및 드레인 영역의 형성을 위해 소정의 도전형의 고농도 불순물을 이온 주입하는 공정과, 남아 있는 버드비크 부분의 열산화막(14)을 제거하고 소정의 도전형의 저농도 불순물을 이온주입하는 공정으로 이루어진 LDD구조의 반도체 장치의 제조방법.

Images