KR100252891B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
반도체 소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100252891B1 KR100252891B1 KR1019970062723A KR19970062723A KR100252891B1 KR 100252891 B1 KR100252891 B1 KR 100252891B1 KR 1019970062723 A KR1019970062723 A KR 1019970062723A KR 19970062723 A KR19970062723 A KR 19970062723A KR 100252891 B1 KR100252891 B1 KR 100252891B1
- Authority
- KR
- South Korea
- Prior art keywords
- gate
- gate electrode
- film
- substrate
- gate insulating
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 43
- 238000000034 method Methods 0.000 title claims abstract description 23
- 239000012535 impurity Substances 0.000 claims abstract description 40
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000002955 isolation Methods 0.000 claims abstract description 15
- 238000004519 manufacturing process Methods 0.000 claims abstract description 15
- 241000293849 Cordylanthus Species 0.000 claims abstract description 4
- 150000002500 ions Chemical class 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 6
- 238000007254 oxidation reaction Methods 0.000 claims description 6
- 238000005530 etching Methods 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 abstract description 31
- 238000005468 ion implantation Methods 0.000 abstract description 12
- 239000012212 insulator Substances 0.000 abstract 1
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000009792 diffusion process Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 208000022010 Lhermitte-Duclos disease Diseases 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000005672 electromagnetic field Effects 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28247—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon passivation or protection of the electrode, e.g. using re-oxidation
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 틸트(Tilt) 이온주입 공정으로 불순물 영역을 형성하고, 게이트 전극의 구석부위에 게이트 버즈빅(Gate Bird's Beak)을 형성하므로 소자의 수율 및 신뢰성을 향상시키기 위한 반도체 소자 및 그의 제조 방법에 관한 것이다.
본 발명의 반도체 소자는 격리 영역에 격리막을 갖는 기판상에 게이트 절연막을 형성하고, 상기 게이트 절연막상의 소정영역에 상측부위가 하측부위보다 넓은 게이트 전극을 형성하고, 상기 게이트 전극상에 상측부위가 하측부위보다 넓은 캡 게이트 절연막 형성하고, 상기 게이트 전극의 하측구석부위에 게이트 버즈빅을 형성하며, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD를 갖는 불순물 영역을 형성하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그의 제조 방법에 관한 것으로, 특히 소자의 수율 및 신뢰성을 향상시키는 반도체 소자 및 그의 제조 방법에 관한 것이다.
도 1은 종래의 기술에 따른 반도체 소자를 나타낸 구조 단면도이고, 도 2a 내지 도 2c는 종래의 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
종래의 기술에 따른 반도체 소자는 도 1에서와 같이, 격리 영역의 p형 반도체 기판(11)에 성장되는 필드 산화막(12), 상기 필드 산화막(12)을 포함한 반도체 기판(11)상에 형성되는 게이트 산화막(13), 상기 게이트 산화막(13)상의 소정영역에 직사각형의 단면 형상을 갖으며 형성되는 게이트 전극(14), 상기 게이트 전극(14)상에 직사각형의 단면 형상을 갖으며 형성되는 캡 게이트 질화막(15), 상기 게이트 전극(14)과 캡 게이트 질화막(15) 양측의 게이트 산화막(13)상에 형성되는 제 2 산화막 측벽(18)과, 상기 게이트 전극(14) 또는 상기 제 2 산화막 측벽(18)을 포함한 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 각각 형성되는 제 1, 제 2 n형 불순물 영역(17,20)으로 형성된다.
종래의 기술에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 격리 영역이 정의된 p형 반도체 기판(11)상에 초기 산화막, 제 1 질화막과, 제 1 감광막을 차례로 형성한다.
이어, 상기 제 1 감광막을 상기 격리 영역에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막을 식각한다.
그리고, 상기 제 1 감광막을 제거하고, 상기 식각된 제 1 질화막을 마스크로 이용하여 전면의 열산화 공정으로 상기 반도체 기판(11)에 필드 산화막(12)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거 한다.
이어서, 상기 필드 산화막(12)을 포함한 반도체 기판(11)상에 열산화 공정으로 게이트 산화막(13)을 성장시킨 다음, 상기 게이트 산화막(13)상에 다결정 실리콘(14a)과 제 2 질화막(15a)을 차례로 형성한다.
여기서, 상기 제 2 질화막(15a)을 HLD(High temperature Low Deposition)막으로 형성하여도 된다.
도 2b에서와 같이, 상기 제 2 질화막(15a)상에 제 2 감광막을 도포한 후, 상기 제 2 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 제 2 질화막(15a)과 다결정 실리콘(14a)을 선택적으로 식각하여 게이트 전극(14)과 캡 게이트 질화막(15)을 형성한 다음, 상기 제 2 감광막을 제거한다.
그리고, 상기 게이트 전극(14)과 캡 게이트 질화막(15)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온(16)을 일반적인 이온주입 방법으로 주입한 다음, 드라이브 인(Drive in) 확산하므로 상기 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 제 1 n형 불순물 영역(17)을 형성한다.
도 2c에서와 같이, 전면에 제 2 산화막을 형성한 다음, 에치백하여 상기 게이트 전극(14)과 캡 게이트 질화막(15) 양측의 게이트 산화막(13)상에 제 2 산화막 측벽(18)을 형성한다.
그리고, 상기 캡 게이트 질화막(15)과 제 2 산화막 측벽(18)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온(19)을 일반적인 이온주입 방법으로 주입한 후, 드라이브 인 확산함으로 상기 제 2 산화막 측벽(18)을 포함한 게이트 전극(14) 양측의 반도체 기판(11) 표면내에 제 2 n형 불순물 영역(20)을 형성한다.
여기서, 상기 저농도와 고농도 n형 불순물 이온의 주입 및 드라이브-인 확산 공정으로 LDD(Lightly Doped Drain)구조를 갖는 상기 제 1, 제 2 n형 불순물 영역(17,20)을 형성한다.
그러나 종래의 반도체 소자 및 그의 제조 방법은 LDD구조를 갖는 불순물 영역을 형성하기 위해 절연막 측벽의 형성 공정이 필요하기 때문에 공정이 복잡하여 소자의 수율이 저하되며, 두께가 얇은 게이트 산화막으로 게이트 전극과 상기 불순물 영역 사이의 오버랩 커패시턴스(Overlap Capacitance)가 증가하고 또한 상기 게이트 전극의 하측구석부위가 고전자계이기 때문에 소자의 속도가 늦어지며 핫 케리어(Hot Carrier)현상이 발생되므로 소자의 신뢰성을 저하시키는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 틸트(Tilt) 이온주입 공정으로 불순물 영역을 형성하고, 게이트 전극의 구석부위에 게이트 버즈빅(Gate Bird's Beak)을 형성하므로 소자의 수율 및 신뢰성을 향상시키는 반도체 소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래의 기술에 따른 반도체 소자를 나타낸 구조 단면도
도 2a 내지 도 2c는 종래의 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 구조 단면도
도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도면의 주요부분에 대한 부호의 설명
31: 반도체 기판 32: 필드 산화막
33: 게이트 산화막 34: 게이트 전극
35: 캡 게이트 질화막 36: 게이트 버즈빅
37: 저농도 n형 불순물 이온 38: 제 1 n형 불순물 영역
39: 고농도 n형 불순물 이온 40: 제 2 n형 불순물 영역
본 발명의 반도체 소자는 격리 영역에 격리막을 갖는 기판, 상기 기판상에 형성되는 게이트 절연막, 상기 게이트 절연막상의 소정영역에 상측부위가 하측부위보다 넓게 형성되는 게이트 전극, 상기 게이트 전극상에 상측부위가 하측부위보다 넓게 형성되는 캡 게이트 절연막, 상기 게이트 전극의 하측구석부위에 형성되는 게이트 버즈빅과, 상기 게이트 전극 양측의 반도체 기판 표면내에 LDD를 갖으며 형성되는 불순물 영역을 포함하여 구성됨을 특징으로 한다.
그리고, 본 발명의 반도체 소자의 제조 방법은 격리 영역에 격리막을 갖는 기판을 마련하는 단계, 상기 기판상에 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상의 소정부위에 상측부위가 하측부위보다 넓은 게이트 전극과 캡 게이트 절연막을 형성하는 단계, 상기 게이트 전극의 하측구석부위에 게이트 버즈빅을 형성하는 단계와, 상기 게이트 전극과 캡 게이트 절연막을 마스크로 전면에 저농도 불순물 이온의 틸트 이온주입 및 확산과 고농도 불순물 이온의 주입 및 확산으로 LDD를 갖는 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
도 3은 본 발명의 실시예에 따른 반도체 소자를 나타낸 구조 단면도이고, 도 4a 내지 도 4c는 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.
본 발명의 실시예에 따른 반도체 소자는 도 3에서와 같이, 격리 영역의 p형 반도체 기판(31)에 성장되는 필드 산화막(32), 상기 필드 산화막(12)을 포함한 반도체 기판(31)상에 형성되는 게이트 산화막(33), 상기 게이트 산화막(33)상의 소정영역에 상측부위가 하측부위보다 넓게 형성되는 게이트 전극(34), 상기 게이트 전극(34)상에 상측부위가 하측부위보다 넓게 형성되는 캡 게이트 질화막(35), 상기 게이트 전극(34)의 하측구석부위에 형성되는 게이트 버즈빅(36)과, 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 형성되는 제 1, 제 2 n형 불순물 영역(38,40)으로 형성된다.
본 발명의 실시예에 따른 반도체 소자의 제조 방법은 도 4a에서와 같이, 격리 영역이 정의된 p형 반도체 기판(31)상에 초기 산화막, 제 1 질화막과, 제 1 감광막을 차례로 형성한다.
이어, 상기 제 1 감광막을 상기 격리 영역에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 이용하여 상기 제 1 질화막을 식각한다.
그리고, 상기 제 1 감광막을 제거하고, 상기 식각된 제 1 질화막을 마스크로 이용하여 전면의 열산화 공정으로 상기 반도체 기판(31)에 필드 산화막(32)을 형성한 다음, 상기 제 1 질화막과 초기 산화막을 제거 한다.
이어서, 상기 필드 산화막(32)을 포함한 반도체 기판(31)상에 열산화 공정으로 게이트 산화막(33)을 성장시킨 다음, 상기 게이트 산화막(33)상에 다결정 실리콘(34a)과 제 2 질화막(35a)을 차례로 형성한다.
여기서, 상기 제 2 질화막(35a)을 HLD막으로 형성하여도 된다.
도 4b에서와 같이, 상기 제 2 질화막(35a)상에 제 2 감광막을 도포한 후, 상기 제 2 감광막을 게이트 전극이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
이어, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 제 2 질화막(35a)과 다결정 실리콘(34a)을 네가티브 슬로프(Negative Slope)로 식각하여 게이트 전극(34)과 캡 게이트 질화막(35)을 형성한 다음, 상기 제 2 감광막을 제거한다.
여기서, 상기 제 2 질화막(35a)과 다결정 실리콘(34a)을 네가티브 슬로프로 식각하므로 상측부위가 하측부위보다 넓은 상기 게이트 전극(34)과 캡 게이트 질화막(35)을 형성한다.
그리고, 상기 게이트 전극(34)을 포함한 전면에 열산화 공정으로 상기 게이트 전극(34)의 구석부위에 게이트 버즈빅(36)을 형성한다.
상기 게이트 전극(14)과 캡 게이트 질화막(35)을 마스크로 이용하여 전면에 저농도 n형 불순물 이온(37)을 틸트 이온주입 방법으로 주입한 다음, 드라이브 인 확산하므로 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 제 1 n형 불순물 영역(38)을 형성한다.
여기서, 상기 저농도 n형 불순물 이온(37)을 틸트 이온주입 방법으로 주입하기 때문에 상기 제 1 n형 불순물 영역(38)이 상기 게이트 전극(34)과 접하여 형성된다.
도 4c에서와 같이, 상기 캡 게이트 질화막(35)을 마스크로 이용하여 전면에 고농도 n형 불순물 이온(39)을 일반적인 이온주입 방법으로 주입한 후, 드라이브 인 확산함으로 상기 게이트 전극(34) 양측의 반도체 기판(31) 표면내에 제 2 n형 불순물 영역(40)을 형성한다.
여기서, 상기 고농도 n형 불순물 이온(39)을 일반적인 이온주입 방법으로 주입하기 때문에 상기 제 2 n형 불순물 영역(40)이 상기 게이트 전극(34)과 접하지 않고 형성된다.
여기서, 상기 저농도와 고농도 n형 불순물 이온의 주입 및 드라이브-인 확산 공정으로 LDD구조를 갖는 제 1, 제 2 n형 불순물 영역(38,40)을 형성한다.
본 발명의 반도체 소자 및 그의 제조 방법은 하측구석부위에 게이트 버즈빅이 형성된 게이트 전극을 네가티브 슬로프로 식각하여 형성하며, 상기 게이트 전극을 마스크로 저농도 불순물 이온을 틸트 이온주입 방법으로 주입하고 고농도 불순물 이온을 일반적인 이온주입 방법으로 주입하므로, 절연막 측벽의 형성 공정없이 LDD구조를 갖는 불순물 영역을 형성하여 공정이 단순하므로 소자의 수율이 향상되고, 상기 게이트 전극의 하측구석부위에 형성된 게이트 버즈빅으로 게이트 전극과 상기 불순물 영역 사이의 오버랩 커패시턴스가 감소하며 또한 상기 게이트 전극의 구석부위의 전자계의 저하로 소자의 속도가 증가하고 핫 케리어 현상을 제거하므로 소자의 신뢰성을 향상시키는 효과가 있다.
Claims (4)
- 격리 영역에 격리막을 갖는 기판;상기 기판상에 형성되는 게이트 절연막;상기 게이트 절연막상의 소정영역에 상측부위가 하측부위보다 넓게 형성되는 게이트 전극;상기 게이트 전극상에 상측부위가 하측부위보다 넓게 형성되는 캡 게이트 절연막;상기 게이트 전극의 하측구석부위에 형성되는 게이트 버즈빅;상기 게이트 전극 양측의 반도체 기판 표면내에 LDD를 갖으며 형성되는 불순물 영역을 포함하여 구성됨을 특징으로 하는 반도체 소자.
- 격리 영역에 격리막을 갖는 기판을 마련하는 단계;상기 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막상의 소정부위에 상측부위가 하측부위보다 넓은 게이트 전극과 캡 게이트 절연막을 형성하는 단계;상기 게이트 전극의 하측구석부위에 게이트 버즈빅을 형성하는 단계;상기 게이트 전극과 캡 게이트 절연막을 마스크로 전면에 저농도 불순물 이온의 틸트 이온주입 및 확산과 고농도 불순물 이온의 주입 및 확산으로 LDD를 갖는 불순물 영역을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 2 항에 있어서,상기 게이트 절연막상에 도전층과 절연막을 차례로 형성하는 단계;상기 도전층과 절연막 각각을 네가티브 슬로프로 식각하여 상기 게이트 절연막상의 소정부위에 상측부위가 하측부위보다 넓은 게이트 전극과 캡 게이트 절연막을 형성하는 단계를 더 포함함을 특징으로 하는 반도체 소자의 제조 방법.
- 상기 제 2 항에 있어서,상기 게이트 버즈빅을 상기 게이트 전극의 열산화 공정으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970062723A KR100252891B1 (ko) | 1997-11-25 | 1997-11-25 | 반도체 소자 및 그의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970062723A KR100252891B1 (ko) | 1997-11-25 | 1997-11-25 | 반도체 소자 및 그의 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990042023A KR19990042023A (ko) | 1999-06-15 |
| KR100252891B1 true KR100252891B1 (ko) | 2000-04-15 |
Family
ID=19525548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970062723A KR100252891B1 (ko) | 1997-11-25 | 1997-11-25 | 반도체 소자 및 그의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100252891B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100607731B1 (ko) * | 2002-09-17 | 2006-08-01 | 동부일렉트로닉스 주식회사 | 반도체 게이트 라인 형성 방법 |
| KR100744671B1 (ko) * | 2005-06-27 | 2007-08-01 | 주식회사 하이닉스반도체 | 반도체 소자의 미세 패턴 형성방법 |
-
1997
- 1997-11-25 KR KR1019970062723A patent/KR100252891B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990042023A (ko) | 1999-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100302187B1 (ko) | 반도체장치제조방법 | |
| JPH10125772A (ja) | 半導体装置の構造及び製造方法 | |
| KR100252891B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| JPH07326752A (ja) | モスフェット（ｍｏｓｆｅｔ）及びその製造方法 | |
| US20010023106A1 (en) | Method for fabricating high voltage transistor | |
| JPH11220128A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| KR100302612B1 (ko) | 모스 트랜지스터 제조방법 | |
| KR100220251B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR940002758B1 (ko) | 반도체장치 및 그 제조방법 | |
| KR100268931B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR0152937B1 (ko) | 반도체 소자 제조방법 | |
| KR0186019B1 (ko) | 트랜치 캐패시터 셀 공정방법 | |
| KR19990049060A (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100253562B1 (ko) | 고속소자용 트랜지스터 제조방법 | |
| KR100268867B1 (ko) | 반도체소자및그의제조방법 | |
| KR100287873B1 (ko) | 반도체 소자의 제조방법 | |
| KR100223936B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100244264B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100364794B1 (ko) | 반도체소자의 제조방법 | |
| KR100264079B1 (ko) | 반도체 소자 제조방법 | |
| KR920000634B1 (ko) | 모오스 트랜지스터의 제조방법 | |
| KR100263464B1 (ko) | 반도체 소자 격리방법 | |
| KR100327419B1 (ko) | 반도체소자제조방법 | |
| KR0156103B1 (ko) | 반도체 소자의 제조방법 | |
| KR0125296B1 (ko) | 모스펫(mosfet) 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20080102 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |