JPH10125772A - 半導体装置の構造及び製造方法 - Google Patents
半導体装置の構造及び製造方法Info
- Publication number
- JPH10125772A JPH10125772A JP9261436A JP26143697A JPH10125772A JP H10125772 A JPH10125772 A JP H10125772A JP 9261436 A JP9261436 A JP 9261436A JP 26143697 A JP26143697 A JP 26143697A JP H10125772 A JPH10125772 A JP H10125772A
- Authority
- JP
- Japan
- Prior art keywords
- region
- semiconductor device
- protrudent
- trench
- regions
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 52
- 238000004519 manufacturing process Methods 0.000 title description 15
- 239000000758 substrate Substances 0.000 claims abstract description 26
- 239000012535 impurity Substances 0.000 claims description 13
- 238000009792 diffusion process Methods 0.000 claims description 8
- 238000002955 isolation Methods 0.000 abstract description 3
- 238000000034 method Methods 0.000 description 17
- 150000004767 nitrides Chemical class 0.000 description 12
- 125000006850 spacer group Chemical group 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823481—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type isolation region manufacturing related aspects, e.g. to avoid interaction of isolation region with adjacent structure
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 フィールド酸化膜を最小の面積を有するよう
にした半導体装置の構造及び製造方法を提供すること。 【解決手段】 半導体基板の表面に低い位置にある低面
小領域とその低面小領域より高い位置に段差を設けて形
成させた突出小領域とを交互になるように配置し、その
突出小領域と、低面小領域とにそれぞれ素子を形成させ
たことを特徴とする。要するに、隣接する素子の間に段
差を形成させ、その段差の側面にもフィールド酸化膜を
形成させた。
にした半導体装置の構造及び製造方法を提供すること。 【解決手段】 半導体基板の表面に低い位置にある低面
小領域とその低面小領域より高い位置に段差を設けて形
成させた突出小領域とを交互になるように配置し、その
突出小領域と、低面小領域とにそれぞれ素子を形成させ
たことを特徴とする。要するに、隣接する素子の間に段
差を形成させ、その段差の側面にもフィールド酸化膜を
形成させた。
Description
【０００１】
【発明が属する技術分野】本発明は、半導体装置に関す
るもので、特に高集積トランジスタを形成することがで
きる半導体装置の構造及び製造方法に関するものであ
る。
るもので、特に高集積トランジスタを形成することがで
きる半導体装置の構造及び製造方法に関するものであ
る。
【０００２】
【従来の技術】以下、添付図面に基づき従来の半導体装
置の構造及び製造方法を説明する。図１は、従来の半導
体装置の構造を示す構造断面図である。従来の半導体装
置の構造は、活性領域とフィールド領域とが分離された
半導体基板１１のフィールド領域にフィールド酸化膜１
５を形成し、活性領域にゲートゲート電極１９がゲート
絶縁膜１６をベースにして形成されている。ゲート絶縁
膜１６とゲート電極１９の両側面に側壁スペーサ２１が
形成され、半導体基板１１のゲート電極１９と側壁スペ
ーサ２１の両側の部分にＬＤＤ構造のソース／ドレイン
不純物拡散領域２２が形成されている。
置の構造及び製造方法を説明する。図１は、従来の半導
体装置の構造を示す構造断面図である。従来の半導体装
置の構造は、活性領域とフィールド領域とが分離された
半導体基板１１のフィールド領域にフィールド酸化膜１
５を形成し、活性領域にゲートゲート電極１９がゲート
絶縁膜１６をベースにして形成されている。ゲート絶縁
膜１６とゲート電極１９の両側面に側壁スペーサ２１が
形成され、半導体基板１１のゲート電極１９と側壁スペ
ーサ２１の両側の部分にＬＤＤ構造のソース／ドレイン
不純物拡散領域２２が形成されている。
【０００３】図２、図３は、上記構造の従来の半導体装
置の製造方法を示す工程断面図である。図２（ａ）に示
すように、半導体基板１１上に後の工程で基板の表面に
加えられるストレスを低減させるために初期酸化膜１２
を形成し、その上に窒化膜１３を堆積する。次に、窒化
膜１３上に第１感光膜１４を塗布して、それを露光及び
現像工程で図２（ｂ）に示すように一定の幅でパターニ
ングする。そのパターニングされた第１感光膜１４をマ
スクにして窒化膜１３を選択的に除去して活性領域とフ
ィールド領域を定める。窒化膜１３の除去された部分が
フィールド領域になり、その以外の部分は活性領域にな
る。さらに、第１感光膜１４をマスクにして前記フィー
ルド領域にイオン注入を実施することによりフィールド
領域の絶縁性を増加させる。注入されるイオンの濃度を
高め、臨界電圧値を増加させる。
置の製造方法を示す工程断面図である。図２（ａ）に示
すように、半導体基板１１上に後の工程で基板の表面に
加えられるストレスを低減させるために初期酸化膜１２
を形成し、その上に窒化膜１３を堆積する。次に、窒化
膜１３上に第１感光膜１４を塗布して、それを露光及び
現像工程で図２（ｂ）に示すように一定の幅でパターニ
ングする。そのパターニングされた第１感光膜１４をマ
スクにして窒化膜１３を選択的に除去して活性領域とフ
ィールド領域を定める。窒化膜１３の除去された部分が
フィールド領域になり、その以外の部分は活性領域にな
る。さらに、第１感光膜１４をマスクにして前記フィー
ルド領域にイオン注入を実施することによりフィールド
領域の絶縁性を増加させる。注入されるイオンの濃度を
高め、臨界電圧値を増加させる。
【０００４】フィールドイオン注入時にマスクとして使
用した第１感光膜１４を除去し、窒化膜１３をマスクに
して酸化工程を実施し、フィールド領域にフィールド酸
化膜１５を形成する。そして、窒化膜１３と初期酸化膜
１２を除去し、フィールド酸化膜１５を含んだ全面にゲ
ート絶縁膜１６とゲート電極用ポリシリコン層１７を形
成する。次いで、ポリシリコン層１７上に第２感光膜１
８を塗布して、それを露光及び現像工程でパターニング
する。
用した第１感光膜１４を除去し、窒化膜１３をマスクに
して酸化工程を実施し、フィールド領域にフィールド酸
化膜１５を形成する。そして、窒化膜１３と初期酸化膜
１２を除去し、フィールド酸化膜１５を含んだ全面にゲ
ート絶縁膜１６とゲート電極用ポリシリコン層１７を形
成する。次いで、ポリシリコン層１７上に第２感光膜１
８を塗布して、それを露光及び現像工程でパターニング
する。
【０００５】次いで、図３（ｄ）に示すように、パター
ニングされた第２感光膜１８をマスクにして前記ポリシ
リコン層１７とゲート絶縁膜１６を選択的に除去してゲ
ート電極１９を形成し、そのゲート電極１９をマスクに
して基板全面に低濃度不純物イオンを注入して基板１１
に低濃度不純物領域２０を形成する。最後に、前記ゲー
ト電極１９を含んだ全面に絶縁膜（図示せず）を堆積し
てエッチバック工程を実施し、図３ｅに示すように、ゲ
ート絶縁膜１６及びゲート電極１９の両側面に側壁スペ
ーサ２１を形成した上で、ゲート電極１９と側壁スペー
サ２１をマスクにして両側の半導体基板１１に高濃度不
純物イオンを注入し、ＬＤＤ構造を有するソース／ドレ
イン不純物拡散領域２２を形成する。
ニングされた第２感光膜１８をマスクにして前記ポリシ
リコン層１７とゲート絶縁膜１６を選択的に除去してゲ
ート電極１９を形成し、そのゲート電極１９をマスクに
して基板全面に低濃度不純物イオンを注入して基板１１
に低濃度不純物領域２０を形成する。最後に、前記ゲー
ト電極１９を含んだ全面に絶縁膜（図示せず）を堆積し
てエッチバック工程を実施し、図３ｅに示すように、ゲ
ート絶縁膜１６及びゲート電極１９の両側面に側壁スペ
ーサ２１を形成した上で、ゲート電極１９と側壁スペー
サ２１をマスクにして両側の半導体基板１１に高濃度不
純物イオンを注入し、ＬＤＤ構造を有するソース／ドレ
イン不純物拡散領域２２を形成する。
【０００６】
【発明が解決しようとする課題】しかし、このような従
来の半導体装置の構造及び製造方法は、素子分離領域と
なるフィールド酸化膜の占める面積が大きいため、高集
積化に適しない。本発明は、上記のような問題を解決す
るためのもので、フィールド酸化膜を最小の面積を有す
るようにした半導体装置の構造及び製造方法を提供する
とにある。
来の半導体装置の構造及び製造方法は、素子分離領域と
なるフィールド酸化膜の占める面積が大きいため、高集
積化に適しない。本発明は、上記のような問題を解決す
るためのもので、フィールド酸化膜を最小の面積を有す
るようにした半導体装置の構造及び製造方法を提供する
とにある。
【０００７】
【課題を解決するための手段】上記のような目的を達す
るための本発明の半導体装置は、半導体基板の表面に低
い位置にある低面小領域とその低面小領域より高い位置
に段差を設けて形成させた突出小領域とを交互になるよ
うに配置し、その突出小領域と、低面小領域とにそれぞ
れ素子を形成させたことを特徴とするものである。その
際、素子を分離するフィールド領域は、突出小領域と低
面小領域との境界にあっては段差を形成させたその側面
に、同一平面にあっては基板方向に垂直にフィールド絶
縁膜形成させる。上記構造を有する本発明の半導体装置
の製造方法は、半導体基板に突出小領域と低面小領域と
からなる活性領域を形成する段階と、前記活性領域と活
性領域との間に、突出小領域と低面小領域との境界にあ
ってはその側面に、同一平面にあっては基板方向に垂直
にフィールド絶縁膜を形成させる段階とを備えることを
特徴とする。
るための本発明の半導体装置は、半導体基板の表面に低
い位置にある低面小領域とその低面小領域より高い位置
に段差を設けて形成させた突出小領域とを交互になるよ
うに配置し、その突出小領域と、低面小領域とにそれぞ
れ素子を形成させたことを特徴とするものである。その
際、素子を分離するフィールド領域は、突出小領域と低
面小領域との境界にあっては段差を形成させたその側面
に、同一平面にあっては基板方向に垂直にフィールド絶
縁膜形成させる。上記構造を有する本発明の半導体装置
の製造方法は、半導体基板に突出小領域と低面小領域と
からなる活性領域を形成する段階と、前記活性領域と活
性領域との間に、突出小領域と低面小領域との境界にあ
ってはその側面に、同一平面にあっては基板方向に垂直
にフィールド絶縁膜を形成させる段階とを備えることを
特徴とする。
【０００８】
【発明の実施の形態】以下、添付図面に基づき本発明の
半導体装置の構造及び製造方法を詳細に説明する。図４
は、本発明の第１実施形態による半導体装置の斜視図で
ある。図に示すように、半導体基板３１に一方向にトレ
ンチ３３が形成されている。そのトレンチ３３の両側は
突条となっている。トレンチ３３の底面並びに突条の表
面は平らにされ、それぞれにトランジスタが形成され
る。すなわち、トレンチの底が低面領域となり、突条の
表面部が突出領域となる。その突条の幅とトレンチ３３
の幅はほぼ等しい。トレンチ３３の側壁にフィールド酸
化膜４０を形成させるとともに、突条の表面並びにトレ
ンチの低面を小領域に区切るように、突条とトレンチそ
れぞれにトレンチ３３、突条の長手方向と直角方向に一
定間隔でフィールド酸化膜４０を形成させている。そし
て、突出領域と低面領域のフィールド酸化膜４０によっ
て分離されている突出小領域と低面小領域、すなわち活
性領域のそれぞれにゲート電極４３が形成され、そのゲ
ート電極４３の両側にソース／ドレイン不純物拡散領域
４４が形成されている。
半導体装置の構造及び製造方法を詳細に説明する。図４
は、本発明の第１実施形態による半導体装置の斜視図で
ある。図に示すように、半導体基板３１に一方向にトレ
ンチ３３が形成されている。そのトレンチ３３の両側は
突条となっている。トレンチ３３の底面並びに突条の表
面は平らにされ、それぞれにトランジスタが形成され
る。すなわち、トレンチの底が低面領域となり、突条の
表面部が突出領域となる。その突条の幅とトレンチ３３
の幅はほぼ等しい。トレンチ３３の側壁にフィールド酸
化膜４０を形成させるとともに、突条の表面並びにトレ
ンチの低面を小領域に区切るように、突条とトレンチそ
れぞれにトレンチ３３、突条の長手方向と直角方向に一
定間隔でフィールド酸化膜４０を形成させている。そし
て、突出領域と低面領域のフィールド酸化膜４０によっ
て分離されている突出小領域と低面小領域、すなわち活
性領域のそれぞれにゲート電極４３が形成され、そのゲ
ート電極４３の両側にソース／ドレイン不純物拡散領域
４４が形成されている。
【０００９】図５は、図４のＡ−Ａ’線上の本実施形態
の半導体装置の構造を示す構造断面図である。図に示す
ように、本実施形態の半導体装置の構造は、半導体基板
３１に一定の深さにトレンチ３３が一定の間隔で形成さ
れ、その間に突条を形成させる。トレンチ３３の側面に
チャンネルストップ領域３７とフィールド酸化膜４０が
形成されている。そして、トレンチ３３に形成された低
面領域と突条の突出領域のそれぞれの所定の領域にゲー
ト絶縁膜４１とゲート電極４３とを形成する。それぞれ
の活性領域のゲート電極４３の両側にはソース／ドレイ
ン不純物拡散領域４４が形成されている。
の半導体装置の構造を示す構造断面図である。図に示す
ように、本実施形態の半導体装置の構造は、半導体基板
３１に一定の深さにトレンチ３３が一定の間隔で形成さ
れ、その間に突条を形成させる。トレンチ３３の側面に
チャンネルストップ領域３７とフィールド酸化膜４０が
形成されている。そして、トレンチ３３に形成された低
面領域と突条の突出領域のそれぞれの所定の領域にゲー
ト絶縁膜４１とゲート電極４３とを形成する。それぞれ
の活性領域のゲート電極４３の両側にはソース／ドレイ
ン不純物拡散領域４４が形成されている。
【００１０】上記構造の本実施形態の半導体装置の製造
方法を説明する。図６、７は、本発明の半導体装置の製
造方法を示す工程断面図である。まず、図６（ａ）に示
すように、半導体基板３１上の全面に感光膜３２を塗布
して、それを露光及び現像工程でパターニングし、その
パターニングされた感光膜３２をマスクにして半導体基
板３１内に一定の深さに複数のトレンチ３３を形成す
る。
方法を説明する。図６、７は、本発明の半導体装置の製
造方法を示す工程断面図である。まず、図６（ａ）に示
すように、半導体基板３１上の全面に感光膜３２を塗布
して、それを露光及び現像工程でパターニングし、その
パターニングされた感光膜３２をマスクにして半導体基
板３１内に一定の深さに複数のトレンチ３３を形成す
る。
【００１１】次いで、感光膜３２を除去し、トレンチ３
３を含んだ半導体基板３１の全面にＣＶＤ法を利用して
第１絶縁膜３４を図６（ｂ）に示すように形成する。こ
の第１絶縁膜３４は、基板がｎ型である場合にはＢＳＧ
（Boron Silicate Glass）、又ｐ型である場合にはＰ
ＳＧ（Phosphrous Silicate Glass ）の不純物がドー
プされた絶縁膜である。次に、その第１絶縁膜３４をエ
ッチバックして前記トレンチ３３の側面に、図６（ｃ）
に示すように、側壁スペーサ３５を形成する。そして、
その側壁スペーサ３５を含んだ全面にＣＶＤ法で第２絶
縁膜３６を形成する。この第２絶縁膜３６は、ドーパン
トの外方拡散の防止を目的とするドープされない絶縁膜
である。
３を含んだ半導体基板３１の全面にＣＶＤ法を利用して
第１絶縁膜３４を図６（ｂ）に示すように形成する。こ
の第１絶縁膜３４は、基板がｎ型である場合にはＢＳＧ
（Boron Silicate Glass）、又ｐ型である場合にはＰ
ＳＧ（Phosphrous Silicate Glass ）の不純物がドー
プされた絶縁膜である。次に、その第１絶縁膜３４をエ
ッチバックして前記トレンチ３３の側面に、図６（ｃ）
に示すように、側壁スペーサ３５を形成する。そして、
その側壁スペーサ３５を含んだ全面にＣＶＤ法で第２絶
縁膜３６を形成する。この第２絶縁膜３６は、ドーパン
トの外方拡散の防止を目的とするドープされない絶縁膜
である。
【００１２】次いで、図７（ｄ）に示すように、側壁ス
ペーサ３５及び第２絶縁膜３６に熱処理を施してチャン
ネルストップ領域３７を形成して側壁スペーサ３５と第
２絶縁膜３６を除去する。このチャンネルストップ領域
３７は、半導体基板３１のトレンチ３３の側面に熱処理
時に熱拡散によって形成される。さらに、全面にパッド
酸化膜３８及び窒化膜３９を順次に堆積し、窒化膜３９
上に感光膜（図示せず）を塗布した後、それを露光及び
現像工程でパターニングし、そのパターニングされた感
光膜をマスクにして窒化膜３９の一部、すなわちトレン
チを形成する段の上下の部分を部分的に除去する。
ペーサ３５及び第２絶縁膜３６に熱処理を施してチャン
ネルストップ領域３７を形成して側壁スペーサ３５と第
２絶縁膜３６を除去する。このチャンネルストップ領域
３７は、半導体基板３１のトレンチ３３の側面に熱処理
時に熱拡散によって形成される。さらに、全面にパッド
酸化膜３８及び窒化膜３９を順次に堆積し、窒化膜３９
上に感光膜（図示せず）を塗布した後、それを露光及び
現像工程でパターニングし、そのパターニングされた感
光膜をマスクにして窒化膜３９の一部、すなわちトレン
チを形成する段の上下の部分を部分的に除去する。
【００１３】そして、図７（ｅ）に示すように、その残
された窒化膜３９をマスクにしてＬＯＣＯＳ工程を施
し、フィールド酸化膜４０を形成する。それと同時に側
壁及びトレンチに対して垂直な方向にも一定の間隔でフ
ィールド酸化膜４０を形成する。次いで、窒化膜３９と
パッド酸化膜３８を除去し、フィールド酸化膜４０を含
んだ全面にゲート絶縁膜４１とゲート電極用ポリシリコ
ン層４２を形成する。次いで、ポリシリコン層４２上に
感光膜（図示せず）を塗布してそれを露光及び現像工程
でパターニングし、そのパターニングされた感光膜をマ
スクにしてポリシリコン層４２とゲート絶縁膜４１を選
択的に除去して、図７（ｆ）に示すように、ゲート電極
４３を形成する。そのゲート電極４３をマスクにして不
純物イオンを注入して前記ゲート電極４３の両側の半導
体基板３１にソース／ドレイン不純物拡散領域４４を形
成する。
された窒化膜３９をマスクにしてＬＯＣＯＳ工程を施
し、フィールド酸化膜４０を形成する。それと同時に側
壁及びトレンチに対して垂直な方向にも一定の間隔でフ
ィールド酸化膜４０を形成する。次いで、窒化膜３９と
パッド酸化膜３８を除去し、フィールド酸化膜４０を含
んだ全面にゲート絶縁膜４１とゲート電極用ポリシリコ
ン層４２を形成する。次いで、ポリシリコン層４２上に
感光膜（図示せず）を塗布してそれを露光及び現像工程
でパターニングし、そのパターニングされた感光膜をマ
スクにしてポリシリコン層４２とゲート絶縁膜４１を選
択的に除去して、図７（ｆ）に示すように、ゲート電極
４３を形成する。そのゲート電極４３をマスクにして不
純物イオンを注入して前記ゲート電極４３の両側の半導
体基板３１にソース／ドレイン不純物拡散領域４４を形
成する。
【００１４】図８は、本発明の第２実施形態による半導
体装置の斜視図である。先の実施形態は、トレンチを一
定の方向に長く形成させることによって突条を平行に形
成させ、突出領域と低面領域とがそれぞれ一列に並びそ
れらが多数平行していたが、この第２実施形態において
は、図に示すように、突出領域と低面領域とが互違いに
市松模様となるように形成されている。すなわち、それ
ぞれの突出領域と低面領域とが第１実施形態の小領域に
相当し、それぞれの領域にゲート電極、不純物領域を形
成させて素子を形成させる。このように、突出領域と低
面領域の配置が異なる以外第１実施形態と格別の違いは
ない。また、その製造方法も基本的に第１実施形態と同
じである。
体装置の斜視図である。先の実施形態は、トレンチを一
定の方向に長く形成させることによって突条を平行に形
成させ、突出領域と低面領域とがそれぞれ一列に並びそ
れらが多数平行していたが、この第２実施形態において
は、図に示すように、突出領域と低面領域とが互違いに
市松模様となるように形成されている。すなわち、それ
ぞれの突出領域と低面領域とが第１実施形態の小領域に
相当し、それぞれの領域にゲート電極、不純物領域を形
成させて素子を形成させる。このように、突出領域と低
面領域の配置が異なる以外第１実施形態と格別の違いは
ない。また、その製造方法も基本的に第１実施形態と同
じである。
【００１５】
【発明の効果】以上で説明したように、本発明の半導体
装置は、接合分離のために成長させるフィールド酸化膜
を垂直方向に成長させ、接合降伏を防止するために接合
同士に維持しなければならない最小限の間隙を垂直方向
に維持することにより、分離のために必要な面積を減少
させることができるという効果がある。
装置は、接合分離のために成長させるフィールド酸化膜
を垂直方向に成長させ、接合降伏を防止するために接合
同士に維持しなければならない最小限の間隙を垂直方向
に維持することにより、分離のために必要な面積を減少
させることができるという効果がある。
【図１】 従来の半導体装置の構造を示す構造断面図で
ある。
ある。
【図２】 従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図３】 従来の半導体装置の製造方法を示す工程断面
図である。
図である。
【図４】 本発明の第１実施形態による半導体装置の斜
視図である。
視図である。
【図５】 図４のＡ−Ａ’線上の構造を示す構造断面図
である。
である。
【図６】 第１実施形態の半導体装置の製造方法を示す
工程断面図である。
工程断面図である。
【図７】 第１実施形態の半導体装置の製造方法を示す
工程断面図である。
工程断面図である。
【図８】 本発明の第２実施形態による半導体装置の斜
視図である。
視図である。
３１ 半導体基板 ３２ 感光膜 ３３ トレンチ ３４ 第１絶縁
膜 ３５ 側壁スペーサ ３６ 第２絶縁
膜 ３７ チャンネルストップ領域 ３８ パッド酸
化膜 ３９ 窒化膜 ４０ フィール
ド酸化膜 ４１ ゲート絶縁膜 ４２ ポリシリ
コン層 ４３ ゲート電極 ４４ ソース／
ドレイン不純物領域
膜 ３５ 側壁スペーサ ３６ 第２絶縁
膜 ３７ チャンネルストップ領域 ３８ パッド酸
化膜 ３９ 窒化膜 ４０ フィール
ド酸化膜 ４１ ゲート絶縁膜 ４２ ポリシリ
コン層 ４３ ゲート電極 ４４ ソース／
ドレイン不純物領域
Claims (5)
- 【請求項１】 半導体基板に突出小領域と低面小領域と
が少なくとも隣り合せになるように配置した複数の活性
領域と、 前記活性領域と活性領域との間のフィールド領域に形成
させるとともに、段差のある部分ではその段差の側面に
も形成させたフィールド絶縁膜と、を備えることを特徴
とする半導体装置の構造。 - 【請求項２】 前記突出小領域と低面小領域の活性領域
が対角線方向に交互に形成されることを特徴とする請求
項１に記載の半導体装置の構造。 - 【請求項３】 半導体基板に突出小領域と低面小領域と
が少なくとも隣り合せになるように配置した複数の活性
領域と、 前記活性領域と活性領域との間のフィールド領域に形成
させるとともに、段差のある部分ではその段差の側面に
も形成させたフィールド絶縁膜と、 前記活性領域上に形成されるゲート電極と、 活性領域のゲート電極の両側に形成される不純物拡散領
域と、 を備えることを特徴とする半導体装置の構造。 - 【請求項４】 前記段差を形成させた側面のフィールド
絶縁膜に対応する半導体基板にチャンネルストップ領域
を形成させたことを特徴とする請求項１に記載の半導体
装置の構造。 - 【請求項５】 半導体基板に突出小領域と低面小領域と
からなる活性領域を形成する段階と、 前記活性領域と活性領域との間に、突出小領域と低面小
領域との境界にあってはその側面に、同一平面にあって
は基板方向に垂直にフィールド絶縁膜を形成させる段階
と、を備えることを特徴とする半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960047452A KR100223915B1 (ko) | 1996-10-22 | 1996-10-22 | 반도체 소자의 구조 및 제조방법 |
| KR47452/1996 | 1996-10-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125772A true JPH10125772A (ja) | 1998-05-15 |
| JP3200701B2 JP3200701B2 (ja) | 2001-08-20 |
Family
ID=19478421
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26143697A Expired - Fee Related JP3200701B2 (ja) | 1996-10-22 | 1997-09-26 | 半導体装置の構造及び製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6001692A (ja) |
| JP (1) | JP3200701B2 (ja) |
| KR (1) | KR100223915B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196622A (ja) * | 2005-01-12 | 2006-07-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010251573A (ja) * | 2009-04-16 | 2010-11-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6346438B1 (en) * | 1997-06-30 | 2002-02-12 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor device |
| US6051465A (en) * | 1997-07-30 | 2000-04-18 | Matsushita Electronics Corporation | Method for fabricating nonvolatile semiconductor memory device |
| TW469650B (en) | 1998-03-20 | 2001-12-21 | Seiko Epson Corp | Nonvolatile semiconductor memory device and its manufacturing method |
| US7186622B2 (en) * | 2004-07-15 | 2007-03-06 | Infineon Technologies Ag | Formation of active area using semiconductor growth process without STI integration |
| US7298009B2 (en) * | 2005-02-01 | 2007-11-20 | Infineon Technologies Ag | Semiconductor method and device with mixed orientation substrate |
| US7223650B2 (en) * | 2005-10-12 | 2007-05-29 | Intel Corporation | Self-aligned gate isolation |
| US8530355B2 (en) * | 2005-12-23 | 2013-09-10 | Infineon Technologies Ag | Mixed orientation semiconductor device and method |
| US20070190795A1 (en) * | 2006-02-13 | 2007-08-16 | Haoren Zhuang | Method for fabricating a semiconductor device with a high-K dielectric |
| US9406564B2 (en) | 2013-11-21 | 2016-08-02 | Infineon Technologies Ag | Singulation through a masking structure surrounding expitaxial regions |
| US9704969B1 (en) * | 2015-12-31 | 2017-07-11 | Taiwan Semiconductor Manufacturing Co., Ltd. | Fin semiconductor device having multiple gate width structures |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206159A (ja) * | 1989-02-06 | 1990-08-15 | Nec Corp | 半導体装置の製造方法 |
| JPH0376225A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07254651A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 半導体集積回路装置 |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580330A (en) * | 1984-06-15 | 1986-04-08 | Texas Instruments Incorporated | Integrated circuit isolation |
| JPS63239864A (ja) * | 1986-11-28 | 1988-10-05 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5049515A (en) * | 1990-03-09 | 1991-09-17 | Intel Corporation, Inc. | Method of making a three-dimensional memory cell with integral select transistor |
| US5293061A (en) * | 1990-04-09 | 1994-03-08 | Seiko Instruments Inc. | Semiconductor device having an isolation layer region on the side wall of a groove |
| US5212397A (en) * | 1990-08-13 | 1993-05-18 | Motorola, Inc. | BiCMOS device having an SOI substrate and process for making the same |
| US5180680A (en) * | 1991-05-17 | 1993-01-19 | United Microelectronics Corporation | Method of fabricating electrically erasable read only memory cell |
| JPH0567791A (ja) * | 1991-06-20 | 1993-03-19 | Mitsubishi Electric Corp | 電気的に書込および消去可能な半導体記憶装置およびその製造方法 |
| JP3017860B2 (ja) * | 1991-10-01 | 2000-03-13 | 株式会社東芝 | 半導体基体およびその製造方法とその半導体基体を用いた半導体装置 |
| US5292683A (en) * | 1993-06-09 | 1994-03-08 | Micron Semiconductor, Inc. | Method of isolating semiconductor devices and arrays of memory integrated circuitry |
| US5414287A (en) * | 1994-04-25 | 1995-05-09 | United Microelectronics Corporation | Process for high density split-gate memory cell for flash or EPROM |
| KR0161398B1 (ko) * | 1995-03-13 | 1998-12-01 | 김광호 | 고내압 트랜지스터 및 그 제조방법 |
| DE19600423C2 (de) * | 1996-01-08 | 2001-07-05 | Siemens Ag | Elektrisch programmierbare Speicherzellenanordnung und Verfahren zu deren Herstellung |
| JPH09312391A (ja) * | 1996-05-22 | 1997-12-02 | Toshiba Corp | 半導体装置およびその製造方法 |
| US5808319A (en) * | 1996-10-10 | 1998-09-15 | Advanced Micro Devices, Inc. | Localized semiconductor substrate for multilevel transistors |
| US5780340A (en) * | 1996-10-30 | 1998-07-14 | Advanced Micro Devices, Inc. | Method of forming trench transistor and isolation trench |
| US6140163A (en) * | 1997-07-11 | 2000-10-31 | Advanced Micro Devices, Inc. | Method and apparatus for upper level substrate isolation integrated with bulk silicon |
| US5898189A (en) * | 1997-08-04 | 1999-04-27 | Advanced Micro Devices, Inc. | Integrated circuit including an oxide-isolated localized substrate and a standard silicon substrate and fabrication method |
-
1996
- 1996-10-22 KR KR1019960047452A patent/KR100223915B1/ko not_active IP Right Cessation
-
1997
- 1997-09-09 US US08/926,027 patent/US6001692A/en not_active Expired - Fee Related
- 1997-09-26 JP JP26143697A patent/JP3200701B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-19 US US09/421,089 patent/US6294803B1/en not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02206159A (ja) * | 1989-02-06 | 1990-08-15 | Nec Corp | 半導体装置の製造方法 |
| JPH0376225A (ja) * | 1989-08-18 | 1991-04-02 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH07254651A (ja) * | 1994-03-16 | 1995-10-03 | Toshiba Corp | 半導体集積回路装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006196622A (ja) * | 2005-01-12 | 2006-07-27 | Nec Electronics Corp | 不揮発性半導体記憶装置及び不揮発性半導体記憶装置の製造方法 |
| JP2007294857A (ja) * | 2006-03-28 | 2007-11-08 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010251573A (ja) * | 2009-04-16 | 2010-11-04 | Toshiba Corp | 不揮発性半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6294803B1 (en) | 2001-09-25 |
| KR100223915B1 (ko) | 1999-10-15 |
| JP3200701B2 (ja) | 2001-08-20 |
| KR19980028403A (ko) | 1998-07-15 |
| US6001692A (en) | 1999-12-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06252359A (ja) | 半導体装置の製造方法 | |
| JP3200701B2 (ja) | 半導体装置の構造及び製造方法 | |
| JP2619340B2 (ja) | 半導体素子の高電圧トランジスタ構造及びその製造方法 | |
| JP3030637B2 (ja) | 薄膜トランジスタ及びその製造方法 | |
| JPH098321A (ja) | 半導体素子のトランジスター構造及びその製造方法 | |
| KR19980052470A (ko) | 트랜지스터의 구조 및 제조 방법 | |
| JP3049496B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| KR100281272B1 (ko) | 반도체소자의 소자분리 절연막 형성방법 | |
| JPH04103127A (ja) | 半導体装置の素子の分離方法 | |
| KR100198676B1 (ko) | 반도체 소자의 트랜지스터의 구조 및 제조방법 | |
| KR100234692B1 (ko) | 트랜지스터 및 그 제조방법 | |
| US5950095A (en) | Semiconductor memory cell fabrication method | |
| KR100220251B1 (ko) | 반도체 소자 및 그의 제조방법 | |
| KR100223936B1 (ko) | 트랜지스터 및 그의 제조 방법 | |
| JPH0485968A (ja) | Ｍｏｓ型半導体装置およびその製造方法 | |
| KR100226496B1 (ko) | 반도체장치의 제조방법 | |
| KR100252767B1 (ko) | 반도체장치 및 그제조방법 | |
| JPH0832058A (ja) | 半導体装置の製造方法 | |
| KR0125296B1 (ko) | 모스펫(mosfet) 제조방법 | |
| JPH11238812A (ja) | マスクｒｏｍセル及びその製造方法 | |
| KR19990049060A (ko) | 트랜지스터 및 그의 제조 방법 | |
| KR100503358B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100223811B1 (ko) | 반도체 소자 및 제조방법 | |
| KR19990004401A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR100268931B1 (ko) | 반도체 소자 및 그의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |