JPH0832058A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【目的】 実効チャネル長の制御を確実に行うことがで
きるようにする。 【構成】 半導体基板１上に、ゲート絶縁膜２を介して
ゲート電極３を形成する工程と、このゲート電極３の、
チャネル長方向と交叉する側面に絶縁膜によるサイドウ
オール１３を、ゲート電極３のチャネル長方向の幅Ｌ0
とその側面のサイドウオール１３の幅ｃとを含めた幅が
所定の幅となる成膜方法によって形成する工程と、ゲー
ト電極３とその側面のサイドウオール１３とをドーピン
グマスクとしてソースないしはドレイン領域を形成する
工程とをとって目的とする半導体装置すなわちＭＩＳＦ
ＥＴを有する半導体装置を作製する。
きるようにする。 【構成】 半導体基板１上に、ゲート絶縁膜２を介して
ゲート電極３を形成する工程と、このゲート電極３の、
チャネル長方向と交叉する側面に絶縁膜によるサイドウ
オール１３を、ゲート電極３のチャネル長方向の幅Ｌ0
とその側面のサイドウオール１３の幅ｃとを含めた幅が
所定の幅となる成膜方法によって形成する工程と、ゲー
ト電極３とその側面のサイドウオール１３とをドーピン
グマスクとしてソースないしはドレイン領域を形成する
工程とをとって目的とする半導体装置すなわちＭＩＳＦ
ＥＴを有する半導体装置を作製する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置特に絶縁ゲ
ート型電界効果トランジスタを有する半導体装置の製造
方法に係わる。
ート型電界効果トランジスタを有する半導体装置の製造
方法に係わる。
【０００２】
【従来の技術】絶縁ゲート型電界効果トランジスタ（以
下ＭＩＳＦＥＴという）を有する半導体装置は、図１５
にその断面図を示すように、半導体基板１上にゲート絶
縁膜２を形成し、これの上にゲート電極３を形成して、
このゲート電極３をマスクとして不純物ドーピング例え
ばイオン注入のマスクとしてこのゲート電極３と自己整
合するようにソースないしはドレイン領域（以下Ｓ／Ｄ
領域という）４が形成される。このＳ／Ｄ領域４は、実
際には、例えば不純物のイオン注入後の、アニールによ
ってゲート電極３下に所定幅だけ入り込んで形成され
る。
下ＭＩＳＦＥＴという）を有する半導体装置は、図１５
にその断面図を示すように、半導体基板１上にゲート絶
縁膜２を形成し、これの上にゲート電極３を形成して、
このゲート電極３をマスクとして不純物ドーピング例え
ばイオン注入のマスクとしてこのゲート電極３と自己整
合するようにソースないしはドレイン領域（以下Ｓ／Ｄ
領域という）４が形成される。このＳ／Ｄ領域４は、実
際には、例えば不純物のイオン注入後の、アニールによ
ってゲート電極３下に所定幅だけ入り込んで形成され
る。
【０００３】このように、ゲート電極３をマスクとして
Ｓ／Ｄ領域４が形成されることから、ゲート電極３のチ
ャネル長方向の幅、すなわちゲート長が、製造条件のば
らつきによってばらつくとき、Ｓ／Ｄ領域４間の間隔に
よって決まる実効チャネル長Ｌeff にもばらつきが生じ
る。
Ｓ／Ｄ領域４が形成されることから、ゲート電極３のチ
ャネル長方向の幅、すなわちゲート長が、製造条件のば
らつきによってばらつくとき、Ｓ／Ｄ領域４間の間隔に
よって決まる実効チャネル長Ｌeff にもばらつきが生じ
る。
【０００４】一方、ＭＩＳＦＥＴにおいて、その微細化
に伴う短チャネル効果は、ゲート電極のゲート長のばら
つきを反映して特性のばらつきとして現れる。図１６
は、ゲート長に対するしきい値電圧Ｖthの関係を示した
ものである。今、ゲート長Ｌ0のゲート電極を加工する
場合に、このゲート長Ｌ0 に±３σの加工のばらつきが
あるとすると、その特性すなわちしきい値電圧Ｖthは、
図１６中範囲Ａのばらつきが生じることになる。そこ
で、回路設計においては、この範囲Ａを予め見込んでこ
の範囲Ａの特性に対してその動作を保証する回路設計を
必要とするものであるため、回路特性としてはこの回路
本来の特性すなわち回路の実力より劣ったものとして設
計される。このしきい値電圧Ｖthの制御性は、特に低電
圧化において問題となるところである。
に伴う短チャネル効果は、ゲート電極のゲート長のばら
つきを反映して特性のばらつきとして現れる。図１６
は、ゲート長に対するしきい値電圧Ｖthの関係を示した
ものである。今、ゲート長Ｌ0のゲート電極を加工する
場合に、このゲート長Ｌ0 に±３σの加工のばらつきが
あるとすると、その特性すなわちしきい値電圧Ｖthは、
図１６中範囲Ａのばらつきが生じることになる。そこ
で、回路設計においては、この範囲Ａを予め見込んでこ
の範囲Ａの特性に対してその動作を保証する回路設計を
必要とするものであるため、回路特性としてはこの回路
本来の特性すなわち回路の実力より劣ったものとして設
計される。このしきい値電圧Ｖthの制御性は、特に低電
圧化において問題となるところである。
【０００５】上述したような、ゲート電極のゲート長す
なわちそのゲート電極の線幅のばらつきに起因する特性
のばらつきは、昨今のチャネル長がいわゆるサブミクロ
ン化に入る世代においてますます深刻化してきている。
なわちそのゲート電極の線幅のばらつきに起因する特性
のばらつきは、昨今のチャネル長がいわゆるサブミクロ
ン化に入る世代においてますます深刻化してきている。
【０００６】また一方、例えばいわゆるゲートアレイ
（以下Ｇ／Ａと記す）は、例えばその基本セルの一例の
概略平面図を図１７に示し、そのＡ−Ａ線上の断面図を
図１８に示すように、半導体基板１上にそれぞれゲート
絶縁膜３を介して例えば第１および第２のゲート電極３
１および３２が形成され、これらを挟んでその両側下に
Ｓ／Ｄ領域４が上述したように第１および第２のゲート
電極３１および３２をマスクとして不純物の例えばイオ
ン注入がなされて形成される。尚、実際にはその例えば
基本セルの形成部を囲んで膜厚が大に形成された絶縁分
離層６いわゆる LOCOS（Local Oxidation of Silicon）
が形成される。すなわち、各Ｓ／Ｄ領域はこの絶縁分離
層６によって囲まれた領域に形成される。また、図にお
いてＧはこのＧ／Ａのパターン設計のいわゆるグリッド
の位置を示す。
（以下Ｇ／Ａと記す）は、例えばその基本セルの一例の
概略平面図を図１７に示し、そのＡ−Ａ線上の断面図を
図１８に示すように、半導体基板１上にそれぞれゲート
絶縁膜３を介して例えば第１および第２のゲート電極３
１および３２が形成され、これらを挟んでその両側下に
Ｓ／Ｄ領域４が上述したように第１および第２のゲート
電極３１および３２をマスクとして不純物の例えばイオ
ン注入がなされて形成される。尚、実際にはその例えば
基本セルの形成部を囲んで膜厚が大に形成された絶縁分
離層６いわゆる LOCOS（Local Oxidation of Silicon）
が形成される。すなわち、各Ｓ／Ｄ領域はこの絶縁分離
層６によって囲まれた領域に形成される。また、図にお
いてＧはこのＧ／Ａのパターン設計のいわゆるグリッド
の位置を示す。
【０００７】通常このＧ／Ａにおいては、その各基本セ
ルおよびこれを構成するゲートの配置位置、寸法等が決
められて設計されることから、基本セル内でのゲート相
互、あるいは基本セル相互での特性が異なる構成をとる
ことは、全体のパターンの変更、設計変更を必要とする
ものであり、実際には容易ではない。
ルおよびこれを構成するゲートの配置位置、寸法等が決
められて設計されることから、基本セル内でのゲート相
互、あるいは基本セル相互での特性が異なる構成をとる
ことは、全体のパターンの変更、設計変更を必要とする
ものであり、実際には容易ではない。
【０００８】
【発明が解決しようとする課題】本発明は、例えば上述
した短チャネル効果のばらつきの問題の解決をはかり、
実効チャネル長の制御を確実に行うことができるように
する。すなわち、本発明の１の目的は、ゲート電極形成
時に生じるその線幅のばらつき、すなわちゲート長のば
らつきを補償して、一定の実効チャネル長を有する半導
体装置を確実に作製できるようにする。
した短チャネル効果のばらつきの問題の解決をはかり、
実効チャネル長の制御を確実に行うことができるように
する。すなわち、本発明の１の目的は、ゲート電極形成
時に生じるその線幅のばらつき、すなわちゲート長のば
らつきを補償して、一定の実効チャネル長を有する半導
体装置を確実に作製できるようにする。
【０００９】さらに、本発明の他の１の目的は、上述し
たＧ／Ａ等におけるように、共通の半導体基板に複数の
ゲートを所定のゲート長、配置等をもって形成する場合
等において、その少なくとも一部のゲートに関する特性
すなわち実効チャネル長を他のゲートと異なる構成とす
ることができるようにする。
たＧ／Ａ等におけるように、共通の半導体基板に複数の
ゲートを所定のゲート長、配置等をもって形成する場合
等において、その少なくとも一部のゲートに関する特性
すなわち実効チャネル長を他のゲートと異なる構成とす
ることができるようにする。
【００１０】
【課題を解決するための手段】第１の本発明による方法
は、図１にその要部の概略断面図を示すように、半導体
基板１上に、ゲート絶縁膜２を介してゲート電極３を形
成する工程と、このゲート電極３の、チャネル長方向と
交叉する側面に絶縁膜によるサイドウオール１３を、ゲ
ート電極３のチャネル長方向の幅Ｌ0 とその側面のサイ
ドウオール１３の幅ｃとを含めた幅が所定の幅となる成
膜方法によって形成する工程と、ゲート電極３とその側
面のサイドウオール１３とを不純物のドーピングマスク
としてソースないしはドレイン領域を形成する工程とを
とって目的とする半導体装置すなわちＭＩＳＦＥＴを有
する半導体装置を作製する。
は、図１にその要部の概略断面図を示すように、半導体
基板１上に、ゲート絶縁膜２を介してゲート電極３を形
成する工程と、このゲート電極３の、チャネル長方向と
交叉する側面に絶縁膜によるサイドウオール１３を、ゲ
ート電極３のチャネル長方向の幅Ｌ0 とその側面のサイ
ドウオール１３の幅ｃとを含めた幅が所定の幅となる成
膜方法によって形成する工程と、ゲート電極３とその側
面のサイドウオール１３とを不純物のドーピングマスク
としてソースないしはドレイン領域を形成する工程とを
とって目的とする半導体装置すなわちＭＩＳＦＥＴを有
する半導体装置を作製する。
【００１１】第２の本発明による方法は、上述の本発明
方法において、図２にその要部の概略断面図を示すよう
に、そのゲート電極３の形成と同時に、このゲート電極
３の側部にこのゲート電極３のサイドウォール１３が形
成された側面と所要の間隔を保持して対向する段部５を
形成する。
方法において、図２にその要部の概略断面図を示すよう
に、そのゲート電極３の形成と同時に、このゲート電極
３の側部にこのゲート電極３のサイドウォール１３が形
成された側面と所要の間隔を保持して対向する段部５を
形成する。
【００１２】第３の本発明による方法は、図３にその一
例の概略平面図を示し、図４に図３のＡ−Ａ線上の断面
図を示すように、半導体基板１上に、それぞれゲート絶
縁膜２を介して所定の寸法をもって複数のゲート電極３
（図示の例では第１および第２のゲート電極３１および
３２）を形成すると同時に該ゲート電極と同一構造の段
部５を形成する工程と、ゲート電極３のそのチャネル長
方向と交叉する側面にサイドウオール１３を形成する工
程と、ゲート電極３とその側面のサイドウオール１３と
をドーピングマスクとしてＳ／Ｄ領域４を形成する工程
とをとる。そして、この場合、その段部５は、ゲート電
極３のうちの選択されたゲート電極３例えばＧ／Ａにお
いて選択された基本セルの電極３１および３２の各一側
面に対向して形成する第１の態様をとるかあるいは段部
５とゲート電極との距離が、他の段部のゲート電極との
距離と異なる距離に選定する第２の態様の少なくともい
づれか一方の態様をとる。
例の概略平面図を示し、図４に図３のＡ−Ａ線上の断面
図を示すように、半導体基板１上に、それぞれゲート絶
縁膜２を介して所定の寸法をもって複数のゲート電極３
（図示の例では第１および第２のゲート電極３１および
３２）を形成すると同時に該ゲート電極と同一構造の段
部５を形成する工程と、ゲート電極３のそのチャネル長
方向と交叉する側面にサイドウオール１３を形成する工
程と、ゲート電極３とその側面のサイドウオール１３と
をドーピングマスクとしてＳ／Ｄ領域４を形成する工程
とをとる。そして、この場合、その段部５は、ゲート電
極３のうちの選択されたゲート電極３例えばＧ／Ａにお
いて選択された基本セルの電極３１および３２の各一側
面に対向して形成する第１の態様をとるかあるいは段部
５とゲート電極との距離が、他の段部のゲート電極との
距離と異なる距離に選定する第２の態様の少なくともい
づれか一方の態様をとる。
【００１３】尚、半導体基板１とはその全体が半導体に
よって構成される場合はもとより、例えば絶縁ないしは
半絶縁基板上に半導体層が形成された構成による基板を
も含んで指称するものである。
よって構成される場合はもとより、例えば絶縁ないしは
半絶縁基板上に半導体層が形成された構成による基板を
も含んで指称するものである。
【００１４】
【作用】本発明においては、ゲート電極３の側面にサイ
ドウオール１３を形成し、これをマスクとしてＳ／Ｄ領
域４を形成することによって、ゲートと自己整合するＳ
／Ｄ領域４を形成し、これらＳ／Ｄ領域４間の間隔によ
って実効チャネル長Ｌef f を設定するものであり、この
ようにして、本発明においては図１に示すように、チャ
ネル長をゲート電極３のチャネル長方向の幅Ｌ0 とサイ
ドウオール１３の幅ｃとを含めた幅すなわちＬ0 ＋２ｃ
とする。
ドウオール１３を形成し、これをマスクとしてＳ／Ｄ領
域４を形成することによって、ゲートと自己整合するＳ
／Ｄ領域４を形成し、これらＳ／Ｄ領域４間の間隔によ
って実効チャネル長Ｌef f を設定するものであり、この
ようにして、本発明においては図１に示すように、チャ
ネル長をゲート電極３のチャネル長方向の幅Ｌ0 とサイ
ドウオール１３の幅ｃとを含めた幅すなわちＬ0 ＋２ｃ
とする。
【００１５】そして、第１および第２の本発明方法にお
いては、このサイドウオール１３の幅すなわちゲート電
極３の側面に対する成膜の厚さ、したがってその幅ｃ
が、ゲート電極３のチャネル長方向の幅Ｌ0 の大小と逆
の関係で変動する成膜態様をとることによって上述のＬ
0 ＋２ｃがＬ0 の変動によっても幅ｃの変動によって常
にほぼ一定に設定されて、最終的に形成されるＳ／Ｄ領
域４間の間隔すなわち有効チャネル長Ｌeff が一定の長
さとなるようにするものである。
いては、このサイドウオール１３の幅すなわちゲート電
極３の側面に対する成膜の厚さ、したがってその幅ｃ
が、ゲート電極３のチャネル長方向の幅Ｌ0 の大小と逆
の関係で変動する成膜態様をとることによって上述のＬ
0 ＋２ｃがＬ0 の変動によっても幅ｃの変動によって常
にほぼ一定に設定されて、最終的に形成されるＳ／Ｄ領
域４間の間隔すなわち有効チャネル長Ｌeff が一定の長
さとなるようにするものである。
【００１６】また、第３の本発明方法においては、例え
ばＧ／Ａにおけるように、複数のゲートが決められた配
置位置、寸法等によって配置される構成を採る場合など
において、その一部のゲート電極に対して段部５を対向
して配置するとか、この段部５のゲート電極との間隔を
選定することによって、サイドウオール１３の成膜の特
性を変えてその幅ｃを変えるものであり、このようにし
て少なくとも一部のゲートに関する特性、具体的には実
効チャネル長を変えるようにするものである。
ばＧ／Ａにおけるように、複数のゲートが決められた配
置位置、寸法等によって配置される構成を採る場合など
において、その一部のゲート電極に対して段部５を対向
して配置するとか、この段部５のゲート電極との間隔を
選定することによって、サイドウオール１３の成膜の特
性を変えてその幅ｃを変えるものであり、このようにし
て少なくとも一部のゲートに関する特性、具体的には実
効チャネル長を変えるようにするものである。
【００１７】
【実施例】本発明方法の一実施例を図６〜図１１を参照
して説明する。この例では、製造条件の変動（ばらつ
き）等によって共通の半導体基板１に平行配列して形成
する複数のゲートに関して、各ゲートの実効チャネル長
の変動を回避する場合である。
して説明する。この例では、製造条件の変動（ばらつ
き）等によって共通の半導体基板１に平行配列して形成
する複数のゲートに関して、各ゲートの実効チャネル長
の変動を回避する場合である。
【００１８】図６に示すように、例えばＳｉよりなる半
導体基板１上に、例えば基体１の表面を熱酸化して形成
したＳｉＯ2 膜よりなるゲート絶縁膜２を形成し、これ
の上に例えば全面的に多結晶Ｓｉ層をＣＶＤ（化学的気
相成長）法等によって成膜してゲート電極を構成する電
極層３Ａを形成する。そして、この電極層３Ａをフォト
リソグラフィによってパターン化してゲート電極を形成
する。このために、電極層３Ａ上に、フォトレジスト層
５１を全面的に塗布し、露光マスク５２を介して所定の
パターン露光を行う。
導体基板１上に、例えば基体１の表面を熱酸化して形成
したＳｉＯ2 膜よりなるゲート絶縁膜２を形成し、これ
の上に例えば全面的に多結晶Ｓｉ層をＣＶＤ（化学的気
相成長）法等によって成膜してゲート電極を構成する電
極層３Ａを形成する。そして、この電極層３Ａをフォト
リソグラフィによってパターン化してゲート電極を形成
する。このために、電極層３Ａ上に、フォトレジスト層
５１を全面的に塗布し、露光マスク５２を介して所定の
パターン露光を行う。
【００１９】その後、図７に示すように、フォトレジス
ト層５１に対して現像処理を行って目的とするゲート電
極の形成部上にフォトレジスト層５１を残して他部を除
去する。図示の例では、ポジティブ型のフォトレジスト
を用いた場合で、この場合露光部が現像によって除去さ
れる。
ト層５１に対して現像処理を行って目的とするゲート電
極の形成部上にフォトレジスト層５１を残して他部を除
去する。図示の例では、ポジティブ型のフォトレジスト
を用いた場合で、この場合露光部が現像によって除去さ
れる。
【００２０】このフォトレジスト層５１をエッチングマ
スクとして、電極層３Ａと必要に応じてゲート絶縁膜２
をＲＩＥ（反応性イオンエッチング）等によってエッチ
ングしてパターン化し、ゲート電極３を形成する。
スクとして、電極層３Ａと必要に応じてゲート絶縁膜２
をＲＩＥ（反応性イオンエッチング）等によってエッチ
ングしてパターン化し、ゲート電極３を形成する。
【００２１】ゲート電極層３Ａの多結晶Ｓｉ層はそのＣ
ＶＤに際して不純物ドーピングを行うとか、その後に例
えばイオン注入による不純物ドーピングを行うことによ
って低比抵抗化される。
ＶＤに際して不純物ドーピングを行うとか、その後に例
えばイオン注入による不純物ドーピングを行うことによ
って低比抵抗化される。
【００２２】これらゲート電極３は、そのフォトリソグ
ラフィで共通の露光マスク５２が用いられることから、
その電極間ピッチは正確に形成されるが、各ゲート電極
３に関する線幅、すなわち最終的に形成するゲートのチ
ャネル長方向に関する幅Ｌ0には露光に際しての光量の
ばらつき、現像条件のばらつき等によるばらつきが生じ
る場合がある。
ラフィで共通の露光マスク５２が用いられることから、
その電極間ピッチは正確に形成されるが、各ゲート電極
３に関する線幅、すなわち最終的に形成するゲートのチ
ャネル長方向に関する幅Ｌ0には露光に際しての光量の
ばらつき、現像条件のばらつき等によるばらつきが生じ
る場合がある。
【００２３】次に、各ゲート電極３のチャネル長方向と
交叉する側面この例では全ゲート電極３に関してそのチ
ャネル長方向と交叉する両側面に、図１０に示すよう
に、絶縁膜によるサイドウオール１３を形成する。この
ために、図９に示すように、各ゲート電極３の上面およ
び側面を覆って絶縁膜１３Ａ例えばＳｉＯ2 膜をＣＶＤ
法等によって被着形成する。このＣＶＤ法によって形成
したＳｉＯ2 絶縁膜１３Ａは各電極３の上面に厚さａで
成膜されるとともに、各ゲート電極３間の基板１上に厚
さｂで、また各ゲート電極３の側面に厚さｃをもって全
露出面に渡って被着形成する。
交叉する側面この例では全ゲート電極３に関してそのチ
ャネル長方向と交叉する両側面に、図１０に示すよう
に、絶縁膜によるサイドウオール１３を形成する。この
ために、図９に示すように、各ゲート電極３の上面およ
び側面を覆って絶縁膜１３Ａ例えばＳｉＯ2 膜をＣＶＤ
法等によって被着形成する。このＣＶＤ法によって形成
したＳｉＯ2 絶縁膜１３Ａは各電極３の上面に厚さａで
成膜されるとともに、各ゲート電極３間の基板１上に厚
さｂで、また各ゲート電極３の側面に厚さｃをもって全
露出面に渡って被着形成する。
【００２４】そして、この絶縁膜１３Ａをその上面から
全面的に、基板１の板面に垂直方向に高いエッチング性
を示すＲＩＥ等の異方性エッチングによってゲート電極
３の上面に被着されている絶縁膜１３Ａの厚さａに相当
する厚さのエッチバックを行う。このようにすると、基
板１の板面に垂直方向の実質的厚さが大となっているゲ
ート電極３の側面に被着されている絶縁膜１３Ａのみを
残して他部をエッチング除去することができ、図１０に
示すように、ゲート電極３の側面に形成された厚さｃに
相当する幅を有するサイドウオール１３を形成すること
ができる。
全面的に、基板１の板面に垂直方向に高いエッチング性
を示すＲＩＥ等の異方性エッチングによってゲート電極
３の上面に被着されている絶縁膜１３Ａの厚さａに相当
する厚さのエッチバックを行う。このようにすると、基
板１の板面に垂直方向の実質的厚さが大となっているゲ
ート電極３の側面に被着されている絶縁膜１３Ａのみを
残して他部をエッチング除去することができ、図１０に
示すように、ゲート電極３の側面に形成された厚さｃに
相当する幅を有するサイドウオール１３を形成すること
ができる。
【００２５】次に、図１１に示すように、ゲート電極３
およびその側面のサイドウオール１３を含めてこれらを
マスクとしてすなわちチャネル長方向のマスク長Ｌ
M が、Ｌ M ＝Ｌ＋２ｃのマスクによって半導体基板１に
例えばイオン注入による不純物例えばＰ（りん）または
ボロン（Ｂ）等のドーピングを行い、その後の熱処理に
よって注入不純物の活性化等を行ってｎ型またはｐ型の
不純物拡散層によるＳ／Ｄ領域４を形成する。この場
合、この拡散層すなわちＳ／Ｄ領域４は、ゲート電極３
下に幅Ｌ0Vに渡って入り込むようにする。
およびその側面のサイドウオール１３を含めてこれらを
マスクとしてすなわちチャネル長方向のマスク長Ｌ
M が、Ｌ M ＝Ｌ＋２ｃのマスクによって半導体基板１に
例えばイオン注入による不純物例えばＰ（りん）または
ボロン（Ｂ）等のドーピングを行い、その後の熱処理に
よって注入不純物の活性化等を行ってｎ型またはｐ型の
不純物拡散層によるＳ／Ｄ領域４を形成する。この場
合、この拡散層すなわちＳ／Ｄ領域４は、ゲート電極３
下に幅Ｌ0Vに渡って入り込むようにする。
【００２６】このように形成した各ゲート電極３に関す
る実効チャネル長すなわちＳ／Ｄ領域４間の間隔Ｌeff
は、各ゲート電極３のゲート長Ｌ0 に多少のばらつきが
存在する場合においても均一に形成される。
る実効チャネル長すなわちＳ／Ｄ領域４間の間隔Ｌeff
は、各ゲート電極３のゲート長Ｌ0 に多少のばらつきが
存在する場合においても均一に形成される。
【００２７】次に、このように実効チャネル長Ｌeff が
均一に形成されることについて説明する。 今、図１２
Ａに示すように、所定のピッチＰをもって形成され、各
ゲート電極３のゲート長が所定の長さＬ0 で、ゲート電
極３間の間隔がＳ0 の上に絶縁膜１３Ａを形成する場合
において、図１２Ｂに示すように、図１２Ａと同一ピッ
チＰを保持するものの、ゲート電極３のパターン化にお
けるばらつきによってゲート電極３の線幅すなわちゲー
ト長がＬ1 （図示の例ではＬ1 ＜Ｌ0 ）に変動した場合
を考えると、このときのゲート電極３の間隔は、Ｓ
1 （Ｓ1 ＞Ｓ0 ）に変化する。このとき、いづれの場合
も上述したように、そのピッチＰは一定であることか
ら、下記（数１）の関係となる。
均一に形成されることについて説明する。 今、図１２
Ａに示すように、所定のピッチＰをもって形成され、各
ゲート電極３のゲート長が所定の長さＬ0 で、ゲート電
極３間の間隔がＳ0 の上に絶縁膜１３Ａを形成する場合
において、図１２Ｂに示すように、図１２Ａと同一ピッ
チＰを保持するものの、ゲート電極３のパターン化にお
けるばらつきによってゲート電極３の線幅すなわちゲー
ト長がＬ1 （図示の例ではＬ1 ＜Ｌ0 ）に変動した場合
を考えると、このときのゲート電極３の間隔は、Ｓ
1 （Ｓ1 ＞Ｓ0 ）に変化する。このとき、いづれの場合
も上述したように、そのピッチＰは一定であることか
ら、下記（数１）の関係となる。
【００２８】
【数１】Ｌ0 ＋Ｓ0 ＝Ｌ1 ＋Ｓ1
【００２９】ところで、一般に図１３に示すように、基
体４１上に間隔Ｓをもって段部４２が配列形成された面
上に、ＣＶＤ法によって膜４３例えばＳｉＯ2 膜を成膜
する場合、段部４２の上面への堆積厚ａを一定に設定す
ると、段部４２の間隔Ｓの変化に対する段部４２の側面
に堆積する膜厚ｃの関係、すなわち成膜特性は図１４に
示すようになる。
体４１上に間隔Ｓをもって段部４２が配列形成された面
上に、ＣＶＤ法によって膜４３例えばＳｉＯ2 膜を成膜
する場合、段部４２の上面への堆積厚ａを一定に設定す
ると、段部４２の間隔Ｓの変化に対する段部４２の側面
に堆積する膜厚ｃの関係、すなわち成膜特性は図１４に
示すようになる。
【００３０】そこで、図１２ＡおよびＢにおける絶縁膜
１３Ａの成膜特性が例えば図１４で示す成膜特性を示す
ものとし、電極３間の間隔Ｓ0 とＳ1 との関係が、図１
４の成膜特性において直線性を示す領域にあるように選
定すれば、図１２Ａで示した間隔Ｓ0 の状態で、ゲート
電極３の側面への成膜の厚さは図１４で示す厚さｃ0と
なり、図１２Ｂで示す間隔Ｓ1 に変化すると、図１４で
示されるように、ゲート電極３の側面への成膜の厚さ
は、厚さｃ0 より大なる厚さｃ1 へと変化する。
１３Ａの成膜特性が例えば図１４で示す成膜特性を示す
ものとし、電極３間の間隔Ｓ0 とＳ1 との関係が、図１
４の成膜特性において直線性を示す領域にあるように選
定すれば、図１２Ａで示した間隔Ｓ0 の状態で、ゲート
電極３の側面への成膜の厚さは図１４で示す厚さｃ0と
なり、図１２Ｂで示す間隔Ｓ1 に変化すると、図１４で
示されるように、ゲート電極３の側面への成膜の厚さ
は、厚さｃ0 より大なる厚さｃ1 へと変化する。
【００３１】つまり、この成膜特性の選定によって、ゲ
ート電極３の幅がＬ0 からＬ1 （Ｌ 1 ＜Ｌ0 ）に変動す
るとき、ゲート電極３間の間隔がＳ0 からＳ1 （Ｓ1 ＞
Ｓ0）に変動することから、厚さｃ0 からｃ1 （ｃ1 ＞
ｃ0 ）に変動するようにできるものであり、したがっ
て、ゲート電極３のチャネル長方向の長さと、そのサイ
ドウオール１３の幅を含めたマスク長ＬM を図１２のＡ
およびＢに関して、下記（数２）で示すように一定に設
定することができる。
ート電極３の幅がＬ0 からＬ1 （Ｌ 1 ＜Ｌ0 ）に変動す
るとき、ゲート電極３間の間隔がＳ0 からＳ1 （Ｓ1 ＞
Ｓ0）に変動することから、厚さｃ0 からｃ1 （ｃ1 ＞
ｃ0 ）に変動するようにできるものであり、したがっ
て、ゲート電極３のチャネル長方向の長さと、そのサイ
ドウオール１３の幅を含めたマスク長ＬM を図１２のＡ
およびＢに関して、下記（数２）で示すように一定に設
定することができる。
【００３２】
【数２】ＬM ＝Ｌ0 ＋２ｃ0 ＝Ｌ1 ＋２ｃ1
【００３３】このようにして、上述の本発明によれば、
ゲート電極３の線幅すなわちチャネル長方向の長さに変
動が生じても、Ｓ／Ｄ領域４を形成するための図１０で
示すマスク長ＬM を一定に保持することができることか
ら、これをマスクとしてイオン注入して形成した図１１
で示したＳ／Ｄ領域４間の間隔すなわち有効チャネル長
Ｌeff は常に一定に形成することができることになる。
ゲート電極３の線幅すなわちチャネル長方向の長さに変
動が生じても、Ｓ／Ｄ領域４を形成するための図１０で
示すマスク長ＬM を一定に保持することができることか
ら、これをマスクとしてイオン注入して形成した図１１
で示したＳ／Ｄ領域４間の間隔すなわち有効チャネル長
Ｌeff は常に一定に形成することができることになる。
【００３４】上述した例においては、ゲート電極３に隣
合って他のゲート電極３が所定のピッチＰをもって配列
される構成の半導体装置を製造する場合について説明し
たが、例えばゲート電極３が他と独立して形成される場
合、あるいは最外側に位置するゲート電極３において、
これに隣合ってゲート電極が形成されない場合等におい
ては、いわばダミーのゲート電極となる段部５を形成す
る。
合って他のゲート電極３が所定のピッチＰをもって配列
される構成の半導体装置を製造する場合について説明し
たが、例えばゲート電極３が他と独立して形成される場
合、あるいは最外側に位置するゲート電極３において、
これに隣合ってゲート電極が形成されない場合等におい
ては、いわばダミーのゲート電極となる段部５を形成す
る。
【００３５】この場合の一実施例を図２に示す。この場
合、例えば図２において中央に位置するゲート電極３に
対し、これを挟んでその両側にＳ／Ｄ領域４を形成する
場合であり、この場合においても、図６〜図１１で説明
したと同様の方法を採ることだできるものであるが、こ
の場合図６〜図１１に示す両側のゲート電極３が、ゲー
ト電極として用いられるものではなく、単に目的とする
半導体装置を得るための段部５として構成されるもので
ある。
合、例えば図２において中央に位置するゲート電極３に
対し、これを挟んでその両側にＳ／Ｄ領域４を形成する
場合であり、この場合においても、図６〜図１１で説明
したと同様の方法を採ることだできるものであるが、こ
の場合図６〜図１１に示す両側のゲート電極３が、ゲー
ト電極として用いられるものではなく、単に目的とする
半導体装置を得るための段部５として構成されるもので
ある。
【００３６】また、例えばゲート電極３の形成、すなわ
ちゲート電極層３Ａのフォトリソグラフィによるパター
ン化に際して、図６および図７で説明したように、フォ
トレジスト層５１に対するパターン露光および現像を行
う場合、図６で示されるように、そのパターンが同一間
隔ＤM によって形成される場合は、その間隔ＤM におけ
る露光は均一になされるが、この間隔ＤM が大なる部分
が存在するが場合、もしくは上述したように、最外側に
位置するゲート電極３において、これに隣合ってゲート
電極が形成されない場合等においては、間隔ＤM が小な
る部分もしくは隣り合う電極が存在する部分に比し、そ
の露光量が大となり光の滲みによって現像後の電極の線
幅が不均一となる。これに対し、上述したダミーのゲー
ト電極となる段部５を間隔ＤM が大となる部分、あるい
は上述したように最外側に配置される電極の外側に段部
５を配置することによって露光量の均一化等をはかるこ
とができるという効果を得ることができる。
ちゲート電極層３Ａのフォトリソグラフィによるパター
ン化に際して、図６および図７で説明したように、フォ
トレジスト層５１に対するパターン露光および現像を行
う場合、図６で示されるように、そのパターンが同一間
隔ＤM によって形成される場合は、その間隔ＤM におけ
る露光は均一になされるが、この間隔ＤM が大なる部分
が存在するが場合、もしくは上述したように、最外側に
位置するゲート電極３において、これに隣合ってゲート
電極が形成されない場合等においては、間隔ＤM が小な
る部分もしくは隣り合う電極が存在する部分に比し、そ
の露光量が大となり光の滲みによって現像後の電極の線
幅が不均一となる。これに対し、上述したダミーのゲー
ト電極となる段部５を間隔ＤM が大となる部分、あるい
は上述したように最外側に配置される電極の外側に段部
５を配置することによって露光量の均一化等をはかるこ
とができるという効果を得ることができる。
【００３７】上述の本発明方法によれば、共通の半導体
基板、あるいは異なる半導体基板において、所定の有効
チャネル長Ｌeff を有するゲートを形成することができ
る。
基板、あるいは異なる半導体基板において、所定の有効
チャネル長Ｌeff を有するゲートを形成することができ
る。
【００３８】上述の本発明においては、上述したように
ゲート電極３間の間隔もしくはゲート電極３と段部５と
の間隔と成膜の特性の利用によって、均一な有効チャネ
ル長を得るようにした場合であるが、他の本発明方法に
おいては、同様の特性を利用することによって、例えば
Ｇ／Ａにおいて、決められた特性を有するＧ／Ａを得る
ように、所定の配置、寸法に設定されて形成されるＭＩ
ＳＦＥＴを有してなる半導体装置において、その基本的
配置、寸法に変更を来すことなく多数形成された基本セ
ルの一部を他のセルと異なる特性に選定することができ
る。
ゲート電極３間の間隔もしくはゲート電極３と段部５と
の間隔と成膜の特性の利用によって、均一な有効チャネ
ル長を得るようにした場合であるが、他の本発明方法に
おいては、同様の特性を利用することによって、例えば
Ｇ／Ａにおいて、決められた特性を有するＧ／Ａを得る
ように、所定の配置、寸法に設定されて形成されるＭＩ
ＳＦＥＴを有してなる半導体装置において、その基本的
配置、寸法に変更を来すことなく多数形成された基本セ
ルの一部を他のセルと異なる特性に選定することができ
る。
【００３９】この場合の本発明方法の一例を図３〜図５
を参照して説明する。この場合、共通の半導体基板１に
複数の基本セルが配列されるものであるが各図において
１つの基本セルを代表的に示している。すなわち、図３
はＧ／Ａの一部の基本セルの概略平面図で、図４はその
Ａ−Ａ線上の概略断面図である。また、図５は、図３お
よび図４における基本セルの特性とは異なる特性とする
基本セルにおける断面図を示すものである。いづれもそ
の基本的配置は、前述した図１７および図１８で説明し
たと同様のものである。すなわち、この例においても、
半導体基板１上にそれぞれゲート絶縁膜３を介して基本
セルを構成する例えば第１および第２のゲート電極３１
および３２が形成され、各ゲート電極３１および３２に
はそのチャネル長方向に交叉する両側面にサイドウオー
ル１３が形成された構成を採る。すなわち、この場合に
おいても、図９および図１０で説明したと同様の方法に
よって所定のパターンに各セルのゲート電極３１および
３２を形成し、その後全面的に例えばＣＶＤ法によって
ＳｉＯ2 による絶縁膜を形成し、異方性エッチングによ
ってエッチバックして、サイドウオール１３を形成す
る。そして第１および第２のゲート電極３１および３２
を例えばイオン注入マスクとして不純物のイオン注入が
なされてＳ／Ｄ領域４が形成される。また実際には各基
本セルの形成部を囲んで膜厚が大に形成された絶縁分離
層６いわゆる LOCOSが形成される。すなわち、各Ｓ／Ｄ
領域はこの絶縁分離層６によって囲まれた領域に形成さ
れる。また、図においてＧはこのＧ／Ａのパターン設計
のいわゆるグリッドの位置を示す。
を参照して説明する。この場合、共通の半導体基板１に
複数の基本セルが配列されるものであるが各図において
１つの基本セルを代表的に示している。すなわち、図３
はＧ／Ａの一部の基本セルの概略平面図で、図４はその
Ａ−Ａ線上の概略断面図である。また、図５は、図３お
よび図４における基本セルの特性とは異なる特性とする
基本セルにおける断面図を示すものである。いづれもそ
の基本的配置は、前述した図１７および図１８で説明し
たと同様のものである。すなわち、この例においても、
半導体基板１上にそれぞれゲート絶縁膜３を介して基本
セルを構成する例えば第１および第２のゲート電極３１
および３２が形成され、各ゲート電極３１および３２に
はそのチャネル長方向に交叉する両側面にサイドウオー
ル１３が形成された構成を採る。すなわち、この場合に
おいても、図９および図１０で説明したと同様の方法に
よって所定のパターンに各セルのゲート電極３１および
３２を形成し、その後全面的に例えばＣＶＤ法によって
ＳｉＯ2 による絶縁膜を形成し、異方性エッチングによ
ってエッチバックして、サイドウオール１３を形成す
る。そして第１および第２のゲート電極３１および３２
を例えばイオン注入マスクとして不純物のイオン注入が
なされてＳ／Ｄ領域４が形成される。また実際には各基
本セルの形成部を囲んで膜厚が大に形成された絶縁分離
層６いわゆる LOCOSが形成される。すなわち、各Ｓ／Ｄ
領域はこの絶縁分離層６によって囲まれた領域に形成さ
れる。また、図においてＧはこのＧ／Ａのパターン設計
のいわゆるグリッドの位置を示す。
【００４０】そして、基本的には、図５に示すように、
その各ゲート電極３１，３２とその両側面のサイドウオ
ール１３の幅を含めたチャネル長方向の長さ、すなわち
Ｓ／Ｄ領域４の形成時のマスク長ＬMOが、図１７および
図１８での第１および第２のゲート電極３１および３２
のチャネル長方向の線幅すなわちマスク長ＬM と一致す
るように構成する。
その各ゲート電極３１，３２とその両側面のサイドウオ
ール１３の幅を含めたチャネル長方向の長さ、すなわち
Ｓ／Ｄ領域４の形成時のマスク長ＬMOが、図１７および
図１８での第１および第２のゲート電極３１および３２
のチャネル長方向の線幅すなわちマスク長ＬM と一致す
るように構成する。
【００４１】そして、一部の基本セルに関して、図３と
Ａ−Ａ線上の断面図である図４に示すように、ゲート電
極３１および３２の両外側にこれら電極３１および３２
と所要の距離をもってその側面に対向して段部５を形成
する。これら段部５は、前述の例と同様に各ゲート電極
３１および３２の形成と同時に形成するものであって、
したがって各ゲート電極３１および３２と同様にサイド
ウオール１３が形成された同一構成をもって形成され
る。
Ａ−Ａ線上の断面図である図４に示すように、ゲート電
極３１および３２の両外側にこれら電極３１および３２
と所要の距離をもってその側面に対向して段部５を形成
する。これら段部５は、前述の例と同様に各ゲート電極
３１および３２の形成と同時に形成するものであって、
したがって各ゲート電極３１および３２と同様にサイド
ウオール１３が形成された同一構成をもって形成され
る。
【００４２】したがって、本発明方法では、このサイド
ウオール１３の形成における上述の例えばＳｉＯ2 のＣ
ＶＤ法による成膜において段部５が側部に配置された図
３および図４で示すゲート電極３１および３２の外側面
に小なる間隔Ｓをもって対向して段部５が存在している
場合と、図５で示すように、段部５が存在しない場合と
では、図１３および図１４で説明した理由からＳｉＯ2
膜の厚さＣが相違し、電極３１および３２の外側の側面
でのサイドウォール１３の各厚さの厚さｃ1 とＣ0 と
が、Ｃ1 ＜Ｃ0 となる。
ウオール１３の形成における上述の例えばＳｉＯ2 のＣ
ＶＤ法による成膜において段部５が側部に配置された図
３および図４で示すゲート電極３１および３２の外側面
に小なる間隔Ｓをもって対向して段部５が存在している
場合と、図５で示すように、段部５が存在しない場合と
では、図１３および図１４で説明した理由からＳｉＯ2
膜の厚さＣが相違し、電極３１および３２の外側の側面
でのサイドウォール１３の各厚さの厚さｃ1 とＣ0 と
が、Ｃ1 ＜Ｃ0 となる。
【００４３】したがって、図４に示す段部５を形成した
基本セルと、図５に示す段部５を形成しない基本セルと
の各電極３１および３２とその両側のサイドウオール１
３を含むチャネル長方向の長さＬM1とＬM0とはＬM1＜Ｌ
M0となるので、これらをマスクとして例えばイオン注入
し、アニールして形成した拡散層によるＳ／Ｄ領域４の
各有効チャネル長Ｌeff1およびＬeff0は、マスク下への
Ｓ／Ｄ領域４の入り込み幅Ｌｄをほぼ一定にすることが
できることから、Ｌeff1＜Ｌeff0とすることができる。
したがって、共通の基本的構成において、異なる特性の
基本セルを構成することができる。
基本セルと、図５に示す段部５を形成しない基本セルと
の各電極３１および３２とその両側のサイドウオール１
３を含むチャネル長方向の長さＬM1とＬM0とはＬM1＜Ｌ
M0となるので、これらをマスクとして例えばイオン注入
し、アニールして形成した拡散層によるＳ／Ｄ領域４の
各有効チャネル長Ｌeff1およびＬeff0は、マスク下への
Ｓ／Ｄ領域４の入り込み幅Ｌｄをほぼ一定にすることが
できることから、Ｌeff1＜Ｌeff0とすることができる。
したがって、共通の基本的構成において、異なる特性の
基本セルを構成することができる。
【００４４】尚、図３〜図５で説明した例では、段部５
を設けるか設けないかによって特性の異なる基本セルを
形成した場合であるが、更に段部５の配置位置すなわち
上述の間隔Ｓを変えることによって特性の異なる少なく
とも２種以上のセルを形成することもできる。
を設けるか設けないかによって特性の異なる基本セルを
形成した場合であるが、更に段部５の配置位置すなわち
上述の間隔Ｓを変えることによって特性の異なる少なく
とも２種以上のセルを形成することもできる。
【００４５】また、上述した例では、異なる基本セルに
関して段部５を設けるとか、設けないとか、段部５の配
置間隔を変える場合について説明したが、同一の基本セ
ル内で、上述の第１および第２のゲート電極３１および
３２に関して相互に異なる特性とする場合に本発明方法
を適用することもできる。
関して段部５を設けるとか、設けないとか、段部５の配
置間隔を変える場合について説明したが、同一の基本セ
ル内で、上述の第１および第２のゲート電極３１および
３２に関して相互に異なる特性とする場合に本発明方法
を適用することもできる。
【００４６】また、上述した例ではＧ／Ａにおいて、異
なる特性の基本セルもしくはゲートを形成した場合であ
るが、Ｇ／Ａに限られるものではなく、異なる特性ＭＩ
ＳＦＥＴを有する各種半導体装置を得る場合に本発明を
適用することができる。
なる特性の基本セルもしくはゲートを形成した場合であ
るが、Ｇ／Ａに限られるものではなく、異なる特性ＭＩ
ＳＦＥＴを有する各種半導体装置を得る場合に本発明を
適用することができる。
【００４７】
【発明の効果】上述したように、本発明方法では、ゲー
ト電極３の側面にサイドウオール１３を形成し、このサ
イドウオールとゲート電極とを含んだマスクによってＳ
／Ｄ領域４を形成する不純物ドーピングを行うことによ
って、ゲートと自己整合するＳ／Ｄ領域４を形成し、こ
れらＳ／Ｄ領域４間の間隔によって実効チャネル長を設
定するものであり、第１および第２の本発明方法におい
ては、このサイドウオール１３を形成する成膜を、この
サイドウオール１３の幅ｃすなわちゲート電極３の側面
に対する成膜の厚さｃが、ゲート電極３のチャネル長方
向の幅Ｌ0 の大小と逆の関係で変動する成膜態様をとる
ことによってサイドウオールとゲート電極との各チャネ
ル長方向の幅の和を常にほぼ一定に設定したので、ゲー
ト電極３のチャネル長の変動を補償してＳ／Ｄ領域４間
の間隔すなわち有効チャネル長Ｌef f を常に一定の長さ
とすることができるものである。
ト電極３の側面にサイドウオール１３を形成し、このサ
イドウオールとゲート電極とを含んだマスクによってＳ
／Ｄ領域４を形成する不純物ドーピングを行うことによ
って、ゲートと自己整合するＳ／Ｄ領域４を形成し、こ
れらＳ／Ｄ領域４間の間隔によって実効チャネル長を設
定するものであり、第１および第２の本発明方法におい
ては、このサイドウオール１３を形成する成膜を、この
サイドウオール１３の幅ｃすなわちゲート電極３の側面
に対する成膜の厚さｃが、ゲート電極３のチャネル長方
向の幅Ｌ0 の大小と逆の関係で変動する成膜態様をとる
ことによってサイドウオールとゲート電極との各チャネ
ル長方向の幅の和を常にほぼ一定に設定したので、ゲー
ト電極３のチャネル長の変動を補償してＳ／Ｄ領域４間
の間隔すなわち有効チャネル長Ｌef f を常に一定の長さ
とすることができるものである。
【００４８】したがって、前述した微細化に伴う短チャ
ネル効果の、ゲート電極のゲート長すなわちそのゲート
電極の線幅のばらつきに起因する特性のばらつきを効果
的に回避できるものである。
ネル効果の、ゲート電極のゲート長すなわちそのゲート
電極の線幅のばらつきに起因する特性のばらつきを効果
的に回避できるものである。
【００４９】また、第３の本発明方法においては、複数
のＭＩＳＦＥＴすなわち例えばＧ／Ａにおけるように、
複数のゲートが例えば決められた配置位置、寸法等によ
って配置される構成を採る場合において、その一部のゲ
ート電極に対して段部５を対向して配置するとか、この
段部５のゲート電極との間隔を選定することによって、
サイドウオール１３の成膜の特性を変えてその幅ｃを変
えるものであり、このようにして少なくとも一部のゲー
トに関する特性を変えることができるものである。
のＭＩＳＦＥＴすなわち例えばＧ／Ａにおけるように、
複数のゲートが例えば決められた配置位置、寸法等によ
って配置される構成を採る場合において、その一部のゲ
ート電極に対して段部５を対向して配置するとか、この
段部５のゲート電極との間隔を選定することによって、
サイドウオール１３の成膜の特性を変えてその幅ｃを変
えるものであり、このようにして少なくとも一部のゲー
トに関する特性を変えることができるものである。
【００５０】上述したように、本発明によれば、チャネ
ル長の制御を効果的に行うことができるものであり、目
的とする特性のＭＩＳＦＥＴを有する半導体装置を確実
に得ることができるものである。
ル長の制御を効果的に行うことができるものであり、目
的とする特性のＭＩＳＦＥＴを有する半導体装置を確実
に得ることができるものである。
【図１】本発明方法による半導体装置の一例の要部の断
面図である。
面図である。
【図２】本発明方法による半導体装置の一例の要部の断
面図である。
面図である。
【図３】本発明方法による半導体装置の一例の要部の平
面図である。
面図である。
【図４】図３に示す半導体装置の断面図である。
【図５】本発明方法による半導体装置の一例の要部の断
面図である。
面図である。
【図６】本発明方法の一例の一工程図である。
【図７】本発明方法の一例の一工程図である。
【図８】本発明方法の一例の一工程図である。
【図９】本発明方法の一例の一工程図である。
【図１０】本発明方法の一例の一工程図である。
【図１１】本発明方法の一例の一工程図である。
【図１２】本発明方法の成膜態様を示す断面図である。
Ａは電極間間隔が小なる状態の断面図である。Ｂは電極
間間隔が大なる状態の断面図である。
Ａは電極間間隔が小なる状態の断面図である。Ｂは電極
間間隔が大なる状態の断面図である。
【図１３】段部と成膜の状態を示す断面図である。
【図１４】成膜の厚さの、段部の間隔に対する依存性を
示す図である。
示す図である。
【図１５】従来方法による半導体装置の断面図である。
【図１６】ゲート長としきい値電圧Ｖthとの関係を示す
図である。
図である。
【図１７】従来方法による半導体装置の平面図である。
【図１８】図１７のＡ−Ａ線上の断面図である。
１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ ソースないしはドレイン領域 １３ サイドウオール ３１ 第１のゲート電極 ３２ 第２のゲート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 // Ｈ０１Ｌ 27/118 Ｈ０１Ｌ 21/265 Ａ 21/82 Ｍ
Claims (3)
- 【請求項１】 半導体基板上に、ゲート絶縁膜を介して
ゲート電極を形成する工程と、 該ゲート電極の、チャネル長方向と交叉する側面に絶縁
膜によるサイドウオールを、上記ゲート電極のチャネル
長方向の幅と上記側面のサイドウオールの幅とを含めた
幅が所定の幅となる成膜方法によって形成する工程と、 上記ゲート電極と上記サイドウオールとを不純物のドー
ピングマスクとしてソースないしはドレイン領域を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項２】 ゲート電極の形成と同時に、該ゲート電
極の側部に上記ゲート電極の上記サイドウォールを形成
する側面と所要の間隔を保持して対向する段部を形成す
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 半導体基板上に、それぞれゲート絶縁膜
を介して所定の寸法をもって複数のゲート電極を形成す
ると同時に該ゲート電極と同一構造の段部を形成する工
程と、 上記ゲート電極のチャネル長方向と交叉する側面にサイ
ドウオールを形成する工程と、 上記ゲート電極と上記サイドウオールとをドーピングマ
スクとしてソースないしはドレイン領域を形成する工程
とを有し、 上記段部は、一部のゲート電極に対向して形成する第１
の態様とするか、あるいは、ゲート電極との距離を少な
くとも一部の段部について異なる距離とする第２の態様
とするかの少なくとも一方の態様とすることを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15888894A JPH0832058A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15888894A JPH0832058A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832058A true JPH0832058A (ja) | 1996-02-02 |
Family
ID=15681580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15888894A Pending JPH0832058A (ja) | 1994-07-11 | 1994-07-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0832058A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504192B2 (en) | 2000-12-20 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2004319814A (ja) * | 2003-04-17 | 2004-11-11 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| EP1946360A2 (en) * | 2005-10-07 | 2008-07-23 | International Business Machines Corporation | Structure and method for forming asymmetrical overlap capacitance in field effect transistors |
-
1994
- 1994-07-11 JP JP15888894A patent/JPH0832058A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6504192B2 (en) | 2000-12-20 | 2003-01-07 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2004319814A (ja) * | 2003-04-17 | 2004-11-11 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| EP1946360A2 (en) * | 2005-10-07 | 2008-07-23 | International Business Machines Corporation | Structure and method for forming asymmetrical overlap capacitance in field effect transistors |
| JP2009512192A (ja) * | 2005-10-07 | 2009-03-19 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電界効果トランジスタにおいて非対称のオーバーラップ容量を形成するための構造及び方法 |
| EP1946360A4 (en) * | 2005-10-07 | 2009-11-11 | Ibm | STRUCTURE AND METHOD FOR FORMING ASYMMETRIC OVERLAPPING CAPACITY IN FIELD EFFECT TRANSISTORS |
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