JPH0349236A - Ｍｏｓトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、ＭＯＳトランジスタの製造方法に関し、更に
詳しくは、オフセットドレイン型の高耐る。

［発明の概要］ 本発明は、ＭＯＳ）ランジスタの製造方法において、 第１導電型のシリコン半導体基体上に形成された第２導
電型のシリコン半導体領域に、ゲート絶縁膜を介してゲ
ート電極と、ドレイン領域上に該ゲート絶縁膜を除去し
てシリコンを含むドレイン電極を形成する工程と、前記
ゲート電極と前記ドレイン電極をマスクにして第１導電
型の低濃度不純物領域を少なくともドレイン側に形成す
る工程と、前記ドレイン電極から不純物を拡散して第１
導電型の高濃度不純物領域を形成する工程とを具備する
ことにより、 ドレイン側のパンチスルーを防止し、耐圧の向上を図っ
たものである。

［従来の技術］ 従来、この種のオフセットドレイン型のＭＯＳトランジ
スタとしては、例えば第２図に示すような構造が知られ
ている５゜かかるＭＯＳトランジスタを製造する場合、
先ず、ｐ型のシリコン基板にｎウェル２を形成し、次に
ｎウェル２表面の所定位置にゲート絶縁膜３を介して多
結晶シリコンで成るゲート電極４を形成する。そして、
ゲート電極４のソース側、ドレイン側にボロン（Ｒ）を
拡散させてＰ°層から成るソース５．ドレイン６を形成
する。また、ゲート電極４とドレイン６との間のｎウェ
ル２には、ドレイン６にかかる電界を緩和するために、
ドレイン６と接続し、巨つＰ−層で成るオフセット部６
ａを形成している。

なお、図中７はフィールド酸化膜である。

さらに、このようなＭＯＳ）ランジスタの製造方法とし
ては、特開昭６０−６６４５９号公報。

特開昭５６−４５０７６号公報等に記載の技術が知られ
ている。

［発明が解決しようとする課題］ しかしながら、このような従来のＭＯＳ）ランジスタの
製造方法にあっては、チャネル基やｎウェルの深さが短
くなるにつれて、（ドレイン）（ソース）間、あるいは
例えばドレインとｐ型のシリコン基板間でパンチスルー
が生じ、それによって耐圧が低くなってしまうという問
題点を有していた。

本発明は、このような従来の問題点に着目して創案され
たものであって、ドレインのパンチスルー耐圧を向上し
、ショートチャネル効果を防止するＭＯＳ）ランジスタ
の製造方法を得んとするらのである。

［課題を解決するための手段］ そこで、本発明は、第１導電型のシリコン半導体基体上
に形成された第２導電型のシリコン半導体領域に、ゲー
ト絶縁膜を介してゲート電極と、ドレイン領域上に該ゲ
ート絶縁膜を除去してシリコンを含むドレイン電極を形
成する工程と、前記ゲート電極と前記ドレイン電極をマ
スクにして第１導電型の低濃度不純物領域を少なくとも
ドレイン側に形成する工程と、前記ドレイン電極から不
純物を拡散して第１導電型の高濃度不純物領域を形成す
る工程とを具備することを、その解決手段としている。

［作用］ ドレイン領域上にゲート絶縁膜を除去してシリコンを含
むドレイン電極を形成し、このドレイン電極から不純物
を拡散して第１導電型の高濃度不純物領域を形成するこ
とにより、高濃度不純物領域の深さが短くできるため、
第１導電型の高濃度不純物領域と第１導電型のシリコン
半導体基体との間のパンチスルーを防止できる。

また、ゲート電極とドレイン電極をマスクにして第１導
電型の低濃度不純物領域を少なくともドレイン側に形成
するため、ショートチャネル効果を防止することが可能
となる。

［実施例］ 以下、本発明に係るＭＯＳトランジスタの製造方法の詳
細を図面に示す実施例に基づいて説明する。

第１図Ａ〜第１図Ｈは、本発明に係るＭＯＳトランジス
タの製造方法をｐ型のシリコン基板のｎウェルに設ける
ｐチャネルＭＯＳトランジスタに適用した実施例の工程
を示す断面図である。

先ず、第１図Ａに示すように、第１導電型としてのｐ型
のシリコン基板１０表面の一部に酸化膜１１をマスクと
してリンＣＰ＞を選択拡散して第２導電型のｎウェル１
２を形成する。

次に、第１図Ｂに示すように、熱酸化によりゲート絶縁
膜１３を形成する。そして、チャネルストップ用イオン
（リン）打込みを行ないチャネルストッパ（１”）１４
を形成した後、所定のマスクパターンを形成してフィー
ルド酸化膜１３ａの酸化を行なう。

次いで、第１図Ｃに示すように、ゲート電極を形成する
位置のゲート絶縁膜ｊ３を選択的にエツチングして開口
部＋３ｂを形成する。

そして、第１図りに示すように、多結晶シリコン膜１５
をＣＶｒ）法により膜厚２０００人程度変形成し、ボロ
ン（Ｒ）をドープしてｐ型の導電型にする。

さらに、多結晶シリコン膜１５の上にレジスト（図示省
略する）を配してバターニングを行ない、第１図Ｅに示
すように、ゲート絶縁膜１３の開口部１３ｂの上にドレ
イン電極１５ａ残るように、該レジストをマスクとして
エツチング除去する。

そして、熱酸化を行なって、ドレイン電極＋５ａの表面
に５ｉＯｚ膜！６を形成する。

次に、第１図Ｆに示すように、ＣＶＤ法により、ゲート
用多結品ンリコン膜Ｉ７を膜厚４０００人程度形成積さ
せ、リン（Ｐ）を導入しておく。

次に、ゲート用多結晶シリコン膜１７上にレジスト（図
示省略する）を配してパターニングを行ない、第１図Ｇ
に示すように、ゲート電極１７ａを形成する。さらに、
全面に低濃度でボロン（Ｒ）のイオン注入を行ない、ド
レイン電極１５ａの両脇のｎウェル１２にオフセット部
となる低濃度不純物領域１８．１８を、ソース側に低濃
度不純物領域１９を形成する。

そして、第１図Ｈに示すように、レジスト２０でパター
ンを配し、ソース領域及びドレイン電極＋５ａ上にボロ
ン（Ｒ）を高濃度でイオン注入を行なう。これにより、
ドレイン電極１５ａの下にはｐ型の高濃度不純物領域２
１が形成され、また、ソース側にはｐ型高濃度不純物領
域（ソース領域）２２が形成される。なお、ドレイン側
の高濃度不純物領域２１と低濃度不純物領域曹８は、上
記した低濃度のボロンのイオン注入と、高濃度でのイオ
ン注入とにより、十分なコンタクトがとれ、電極用多結
晶シリコンの導通性を向上する。

また、ドレインは、多結晶ソリコンでなるドレイン電極
１５ａ中に形成され、該ドレイン電極１５ａの下方に形
成される高濃度不純物領域２１は、その深さが浅く形成
されるため、ドレイン耐圧が向上する。

以上、本発明をｐ型シリコン基板のｎウェルにｐチャネ
ルＭＯＳトランジスタを形成する場合に適用して説明し
たが、上記実施例に限られず、各種の設計変更が可能で
ある。

また、導電型も上記実施例に限られるものではない。

さらに、上記実施例においては、低濃度不純物領域１８
．１９を形成したが、ドレイン側のみに形成する構成し
てもよい。

１０・・・シリコン基板、１１・・・酸化膜、Ｉ２・・
ｎウェル、１３・・・ゲート絶縁膜、１５−・・多結晶
シリコン膜、１５ａ・・・ドレイン電極、１６・・・５
ｉＯｚ膜、１７・・・多結晶シリコン膜、１７ａ・・・
ゲート電極、１８・・・低濃度不純物領域、２０・・・
レノスト、２１・・・高濃度不純物領域。

［発明の効果］ 以上の説明から明らかなように、本発明に係るＭＯＳト
ランジスタの製造方法によれば、ドレインのパンチスル
ーを防止し、耐圧を向上させる効果がある。

また、ショートチャネル効果を防止すると共に、高濃度
不純物領域と低濃度不純物領域とのコンタクトを向上さ
せる効果がある。

【図面の簡単な説明】

第１図Ａ〜第１図Ｈは本発明に係るＭＯＳトランジスタ
の製造方法の実施例を示す断面図、第２図は従来例を示
す断面図である。 外Ｉ　る 突バト伊１の工程２示オ訴面因 第１図Ａ （実　燈　砂ｌｊ　） 第１図Ｂ （実　　力ｉ七　　　イダリ　） 第１図Ｅ （＊　瀞　伊１） 第１図Ｆ （突　旋　砂ｊ） 第１図Ｃ ３ （実流　例） 第１図Ｄ （え　た　イテ１） 第１図Ｇ 第１ 図Ｈ

Claims (1)

【特許請求の範囲】
1. （１）第１導電型のシリコン半導体基体上に形成された
   第２導電型のシリコン半導体領域に、ゲート絶縁膜を介
   してゲート電極と、ドレイン領域上に該ゲート絶縁膜を
   除去してシリコンを含むドレイン電極を形成する工程と
   、 前記ゲート電極と前記ドレイン電極をマスクにして第１
   導電型の低濃度不純物領域を少なくともドレイン側に形
   成する工程と、 前記ドレイン電極から不純物を拡散して第１導電型の高
   濃度不純物領域を形成する工程とを具備することを特徴
   とするＭＯＳトランジスタの製造方法。